JPH0773118A

JPH0773118A - 遅延時間補償装置

Info

Publication number: JPH0773118A
Application number: JP5218891A
Authority: JP
Inventors: Yukio Kamaya; 幸男釜谷; Tetsuro Itakura; 哲朗板倉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-09-02
Filing date: 1993-09-02
Publication date: 1995-03-17

Abstract

(57)【要約】【目的】信号スキューによる位相ズレを自動的に吸収
し、さらに位相ズレの時間的な変化にも追従でき、ＬＳ
Ｉ内から基板間までシステム全体で統一的に採用できる
遅延時間補償装置を提供すること。【構成】本発明の遅延時間補償装置は、伝送信号が伝
送路中を伝送される伝送遅延時間を測定する伝送遅延時
間測定手段４と、この測定結果に応じて、前記伝送信号
が前記伝送路を通過するのに要する時間を調整するため
の遅延時間を決定し、この遅延時間に対応する制御信号
を出力する制御手段５と、この制御信号に応じて、ある
定まった遅延時間経過した後に前記伝送信号を前記伝送
路に出力する可変遅延手段２とを備えたことを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送経路上に発生する
伝送遅延時間による信号スキューの違いを補正する遅延
時間補償装置に関する。

【０００２】

【従来の技術】通信、情報分野においてはその扱う情報
量の増大とともに、装置に要求されるスループットおよ
び遅延時間短縮の要求はますます大きくなってゆく。ま
た、各種サービスの付加も重要な要求である。これらを
考えると、装置は高速、かつ複雑なものになってくる。
この場合、装置全体の実装は大きな課題の一つである。

【０００３】例えば、同期式の装置全体を複数基板上に
実現する場合を考えると、基板間の同期回路が必要とな
る。図３６には、ある領域Ａから信号（例えば、クロッ
ク）を別の領域Ｂ，Ｃ，…，Ｚに転送する状況を示して
いる。領域Ａからの各領域への距離は一般には異なって
いるので、各領域までの信号遅延時間の差すなわちクロ
ックスキューは各々、τ_B ，τ_C ，…，τ_Z となって一
般的には異なっている。したがって、各領域Ｂ，Ｃ，
…，Ｚでのクロックの位相を揃えるには、各クロックス
キューτ_B ，τ_C ，…，τ_Z の最大値に対する残りの遅
延時間の差を遅延線で実現する方法などが実際には使わ
れている。

【０００４】しかるに、この方法では各遅延時間（スキ
ュー）を実測あるいは計算等で求めておいて、それに応
じた遅延線を用意する必要がある。これは個別領域の数
が増加すると作業は困難である。さらに、この遅延線が
長くなると、管理上あるいはスペース上、不都合であ
る。また、環境の変化に伴うスキューの変動に対して
は、遅延線、システムのすべてを同一環境に設置する
か、さもなくば、再度、測定、調整が必要である。これ
らは、手間と設備（環境）の設定に対して維持管理費用
の増大を招く。

【０００５】一方、最近、プロセッサーやメモリー素子
の高速、高スループット化など、ＬＳＩ内での高スルー
プットが実現されてきており、さらにはＬＳＩ間の高速
化をねらったマルチ・チップ・モジュール（ＭＣＭ）の
技術、あるいは基板間でのスループット向上をねらった
高密度同軸パッケージ技術なども現れてきている。この
ように、いろいろなレベルで高速伝送技術が要求されて
おり、スキューの対策は各レベルで常に現れる。たとえ
ば、素子の微細化が進めば、素子自体は小面積になり、
単位遅延時間は小さくなるが、その分配線遅延の影響が
占める割合は大きくなってクロック信号のような広い範
囲への信号分配においてはスキューは大きな問題となる
であろう。このようなミクロな領域でのスキューの測定
は、上記したような測定器による方法では極めて困難で
あろう。

【０００６】それゆえ、ＬＳＩ内のスキューの測定およ
び補償の機構はＬＳＩ内に配備されるのが望ましい。同
様に、ＬＳＩ間、基板間など各レベル毎でこのような機
構が求められてくるであろう。このような多様なレベル
でのスキュー対策に一貫性のある方法があると都合がよ
い。

【０００７】

【発明が解決しようとする課題】上記のように、従来、
１つの領域からの他の領域へ信号を伝送する場合に、他
の領域の受信端での信号の位相を保証する手段とし用い
ていた遅延線では、それが長くなると、管理上あるいは
スペース上、不都合であるという問題点、あるいは個別
領域の数が増加すると遅延の長さの調整作業が困難にな
ってくるという問題点、さらには、環境の変化に伴うス
キューの変動に対する保証には困難性があり、維持管理
費用の増大をも招くという問題点があった。

【０００８】また、微細化された素子においては、上記
したような方法では、伝送遅延時間の把握自体が困難に
なってくるという問題点があった。本発明は、上記問題
点に鑑みてなされたものであり、信号スキューによる位
相ズレを自動的に吸収し、さらに位相ズレの時間的な変
化にも追従でき、ＬＳＩ内から基板間までシステム全体
で統一的に採用できる遅延時間補償装置を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明の遅延時間補償装置は、伝送信号が伝送路中
を伝送される伝送遅延時間を測定する伝送遅延時間測定
手段と、この測定結果に応じて、前記伝送信号が前記伝
送路を通過するのに要する時間を調整するための遅延時
間を決定し、この遅延時間に対応する制御信号を出力す
る制御手段と、この制御信号に応じて、ある定まった遅
延時間経過した後に前記伝送信号を前記伝送路に出力す
る可変遅延手段とを備えたことを特徴とする。

【００１０】ここで、前記遅延時間補償装置には、前記
伝送遅延時間測定手段の特性および前記可変遅延手段の
特性の校正をする校正手段をさらに備えても良い。ま
た、送信側に、送信側から受信側への送信用伝送路遅延
と受信側から送信側への帰還用伝送路遅延の和を検出す
る第１の伝送遅延時間測定手段を設け、受信側に、それ
ら伝送路遅延の差を検出する第２の伝送遅延時間測定手
段を設け、前記和および差から前記送信用伝送路遅延を
求めるように構成しても良い。

【００１１】また、前記伝送遅延時間測定手段は、複数
の所定の周波数を用いて伝送路遅延を測定するように構
成しても良い。さらに、１つの信号を１つの領域から複
数の領域に伝える場合、複数の領域から１つの領域へそ
れぞれ信号を伝える場合、信号を双方向的に伝える場合
など、信号の伝わる経路が複数ある場合は、前記遅延時
間補償装置を各領域あるいは各伝送路に対応して設ける
のが好ましい。この場合、前記制御手段は、共有化する
ことが可能である。

【００１２】

【作用】本発明の遅延時間補償装置では、前記伝送遅延
時間測定手段は、前記伝送路の伝送遅延時間を測定す
る。前記制御手段は、所望の時間、例えば一定の値から
この伝送遅延時間を引いたものを前記所定の遅延時間と
して決定し、対応する前記制御信号を前記可変遅延手段
に与える。前記可変遅延手段は、この制御信号に応答し
て、入力した信号に前記所定の遅延時間を付与して出力
する。

【００１３】前記可変遅延手段に入力した前記信号は、
前記可変遅延手段および前記伝送路を通過して受信側に
伝わるのに、（前記所定の遅延時間）＋（伝送遅延時
間）なる時間を要する。例えば前記一定の値から前記伝
送遅延時間を引いたものを前記所定の遅延時間として決
定した場合、前記信号が受信側に伝わるのに要する時間
は、｛（前記所定の遅延時間）−（伝送遅延時間）｝＋（伝
送遅延時間）から、あらかじめ設定した前記所定の遅延時間となる。

【００１４】従って、本発明によれば、信号が伝送路を
伝わる時間を、すなわち受信端での信号の位相を、当該
伝送路の遅延時間には依存しない一定の値に設定するこ
とができる。

【００１５】また、前記遅延時間補償装置を各領域ある
いは各伝送路に対応して設けた場合、各遅延時間補償装
置は関連する伝送路の遅延時間をそれぞれ保証する。従
って、各遅延時間補償装置の各々の可変遅手段の遅延時
間を適宜調整することによって、各伝送路の遅延時間に
かかわらず、信号が各伝送路を伝わるのに要する時間を
すべて同一にすることが可能となる。すなわち、伝送遅
延による信号の位相ズレを自動的に補償し、各領域の信
号の位相を揃えて、伝送路長などの違いによるスキュー
を吸収することが可能となる。

【００１６】

【実施例】以下、図面を参照しながら、本発明の各実施
例について説明する。［第１の実施例］図１には、本発明の第１の実施例を示
す。この実施例は、図中の領域Ａの信号を領域Ｂに伝送
する場合についての一例であり、当該伝送における伝送
遅延を測定し、その結果に基づいて領域Ａ内で当該信号
に所定の遅延を与えることによって、実際の伝送遅延時
間が所望の値になるように調整するものである。なお、
本実施例の構成は、後述する他の実施例の基本となるも
のである。まず、図１に示す実施例の構成について説明
する。本実施例の遅延時間補償装置は、可変遅延部２、
位相差検出部４、プロセッサ５、メモリ６、切り替えス
イッチ１５を備えるものである。また、図１のように領
域Ａから領域Ｂへの信号用の伝送路７の他に、伝送遅延
を検出するために用いる伝送路７´を設けてある。な
お、伝送路は、具体的には配線あるいはケーブルであ
り、この点は後述する各実施例についても同様である・
図１において、切り替えスイッチ１５は適宜切り替えて
用いる。この切り替えスイッチ１５がα側に設定された
場合は、信号は信号源１を発して、切り替えスイッチ１
４、端点９、当該切り替えスイッチ１５、総延長ｄの伝
送路７を通過して領域Ｂの端点８に伝送される。一方、
β側に切り替えられた場合は、信号は信号源１を発し
て、切り替えスイッチ１４、端点９、前記可変遅延部
２、スイッチ１５、伝送路７を通過する。

【００１７】上記経路で図中の領域Ａの信号を領域Ｂに
伝送する場合、信号源１の端点９での位相と受信端点８
の位相との間には位相ズレが生じ、その量はスイッチ１
５の状態によって異なる。スイッチ１５がα側の場合
は、スイッチ１５の遅延と伝送路７の遅延τの和に相当
する位相ズレが生じ、一方、スイッチ１５がβ側の場合
は、可変遅延部２の遅延、スイッチ１５の遅延、および
伝送路７の遅延τの和に相当する位相ズレが生じる。可
変遅延部２による遅延時間は、後述する制御信号Ｖc に
よって０からＲ［秒］まで変化できるとし、Ｒは前記伝
送路遅延τよりも十分大きく設定できるとする。

【００１８】次に、上記構成において伝送路遅延τを実
測するための手順を示す。まず、スイッチ１５はα側に
設定し、可変遅延部２では初期遅延時間として“０”を
設定するものとする。可変遅延部２の出力は、位相差検
出部４の一方の入力に入る。一方、受信端点８の信号は
そのまま伝送路７と同じ材質、同じ長さの伝送路７′を
通って位相差検出部４のもう一方の入力に入る。位相差
検出部４の２つの入力の位相差に応じた出力Ｖo はシス
テム全体の制御を司るプロセッサ５に入る。プロセッサ
５では可変遅延部２への制御信号Ｖc を変えていってＶ
o が０になるＶc をみつけると、その時の可変遅延部２
の遅延が伝送路の遅延τの２倍になっている。

【００１９】次に、スイッチ１５をβにする。そして、
プロセッサ５は可変遅延部２が遅延時間τ_init−τを発
生するように制御信号Ｖc を可変遅延部２に与える。な
お、τ_init（＞０）は伝送遅延τよりも大きく設定して
おく。これにより、信号源１の端点９での位相に対し
て、受信端点８での信号位相は伝送路遅延τに依存せ
ず、一定の設定遅延τ_initに応じた位相差になる。

【００２０】なお、信号源としては伝送遅延測定用の信
号源１′を使用しても良い。また、１回測定した遅延量
をメモリ６に蓄えて置いて、このメモリ６の内容を可変
遅延部２の制御信号として用いても良い。ただし、信号
源１′、切り替えスイッチ１４、メモリ６を省くことは
自由であり、この点に関しては後述する他の実施例につ
いても同様である。

【００２１】ここで、図３６のように、領域Ａの信号源
からの信号をＢ以外の領域へも伝送する場合、受信端点
での位相は伝送路の遅延の違いに応じて異なる。本発明
はそのような場合に適用することが可能であり、伝送し
たい領域ごとに可変遅延部２および位相差検出部４を設
け、各可変遅延部２の遅延量を対応する伝送路遅延に応
じて加減することによって、すべての受信端点での位相
を揃えることが可能となる。すなわち、遅延線の挿入な
どのような伝送路の物理的な遅延そのものに変更を加え
ることなく、各領域への伝送遅延に基づくスキューを大
幅に削減できるわけである。

【００２２】続いて、上記のような位相差検出部４と可
変遅延部２の基本的動作をさらに詳しく説明する。ま
ず、可変遅延部２の制御入力Ｖc と遅延量の特性の同定
について説明する。上記特性を求めるために、ここでは
位相検出部４の入力信号の位相差あるいは遅延時間差Δ
τと出力値Ｖo とは比例関係にあることが分かっている
ものとする。可変遅延部２の校正を行うために、スイッ
チ１５はα側に設定する。このとき、プロセッサ５は制
御信号Ｖc を少しずつ変化させながら、位相差検出部４
の出力Ｖo をモニタしてゆく。その様子を図２の（ａ）
に示す。

【００２３】ここで可変遅延部２の初期遅延を“０”
（このときＶc ＝０）としている。図中のＡ点で示され
るように、Ｖc ＝０のときには位相差検出部４の出力は
伝送遅延τの往復分２τに相当する遅延の差がＶt とな
って現れていると考えられる。次に、Ｖc を０から徐々
に大きくしてゆくと可変遅延部２の遅延時間がそれにつ
れて大きくなって、位相差としては小さくなってゆく。
そして、可変遅延部２の遅延時間が２τと等しくなった
ところ（このときＶc ＝Ｖx ）で、位相差は０となる
（Ｂ点）。さらにＶc を大きくすると、可変遅延部２の
遅延が伝送路遅延を越える状態になり、このときのＶo
は負の状態に対応する。

【００２４】このようにして、プロセッサ５は図２
（ａ）のような関係を得ることができる。このグラフ
は、Ｖc に対する２τ−｛可変遅延部２の遅延時間｝の
関係を示しているから、Ａ点を原点にして、さらに、Ｖ
c 軸で折り返せば、図２（ｂ）に示すように、｛可変遅
延部２の遅延時間｝を制御入力Ｖc の関数としてうるこ
とができる。ここで、Ｖc ＝Ｖx に対応する遅延時間を
２τとみなす。なお、最大可変遅延時間はＲであるか
ら、０＜２・τ＜Ｒ（１）が成り立っていなければならない。

【００２５】プロセッサ５はさらに、図２（ｂ）から図
３（ａ）に示すその逆関数を得ることができる。これに
より、プロセッサは可変遅延部２に必要な遅延時間を生
成するための制御信号値Ｖc を知ることができる。それ
ゆえ、図２（ｂ）で知った２τの半分すなわちτよりも
大きいτ_initを設定して、上述したようにτ_init−τな
る遅延時間を可変遅延部２に出力させるべく、制御信号
Ｖc を発生することができる。

【００２６】そこで、スイッチ１５をβの状態にしてそ
のＶc 値を制御信号として可変遅延部２に与えれば、端
点９−端点８間の遅延時間差は伝送遅延τに関わらず、
τ_initとなる。

【００２７】なお、ここで可変遅延部２の初期値として
Ｖc ＝０のとき遅延０が実現できるとしていたが、これ
は必ずしも本質的ではない。なぜなら、Ｖc ＝０のとき
の遅延時間を知りたい場合、Ｖc ＝０としたまま、スイ
ッチ１５をα，βで切り替えてみれば、そこでの位相差
検出部４の出力Ｖo の差が可変遅延部２の遅延時間に相
当するから、この分をオフセットとして図３を構成しな
おすのは容易であるからである。また、図３（ａ）のよ
うに制御信号Ｖc の変域もここでは０からＶomax とし
ているが、これも一般的な場合にそのまま拡張できる。
一般的には、図３（ｂ）に示したような特性を可変遅延
部２に与えることで適用できる。この図に示すように可
変遅延部２の特性で必要なことは、ｉ）単調性（単調増加、単調減少） ii）｜ｄmax −ｄmin ｜＞τ かつｄmin ＜２τ＜ｄmax （２）の２点である。ここで、ｄｍａｘ，ｄｍｉｎは、それぞ
れ可変遅延部２の最大遅延時間、最小遅延時間である。

【００２８】また、条件（１）が成立していることさえ
保証されれば、上記の手続きの中には、伝送遅延時間τ
を絶対単位系（すなわち時間）で測定する必要はない。
あくまでも、図２（ａ），（ｂ）、および図３（ａ）で
の座標軸上の相対関係（すなわち関連する他の物理量）
でτを補償できる。

【００２９】ここに、図２および図３（ａ）の関数、あ
るいは制御信号値Ｖc などをメモリ６に記憶させておけ
ば、以降は必要に応じてこのメモリ６から情報を取り出
すことによりプロセッサ５から可変遅延部２を制御する
こともできる。

【００３０】次に、前記位相差検出部４について説明す
る。上記したように、可変遅延部２の校正において基準
となるものの一つは位相差検出部４の線形性であった。
ここでは、特にこの線形性について説明する。図４に
は、図１のスイッチ１５がα状態にある場合、すなわ
ち、可変遅延部２の校正を行う場合を示している。ここ
で、位相差検出部４は、位相差検出器１３、ループフィ
ルタ１４、および増幅器１５を備える。位相差検出器１
３は掛け算器などであり、ループフィルタ１４は高周波
成分を削除するローパスフィルタである。また、増幅器
１５は位相差検出部４全体の利得Ａを代表させたもので
ある。

【００３１】まず、入力信号の波形が完全な方形波であ
る場合について説明する。図５には位相差検出器１３の
２つの入力波形と出力波形の関係を示した。入力はとも
に完全に同じ周波数を持つ。それらの周期はＴとする。
２つの入力信号の遅延差をτ₀ とすると、出力は２つの
入力の異なる部分に比例したデューティ比が得られるか
ら、ループフィルタ１４の出力から得られるＤＣ成分
も、上記遅延差τ₀ に比例した出力が得られる。つま
り、遅延差τ₀ と位相差検出部４の出力とは、図７
（ａ）に示すような関係になる。

【００３２】一方、正弦波入力の場合は次のようにな
る。すなわち、正弦波はクロック波形がなまった形の近
似とみなすこともできるので、この場合は図６に示すよ
うに、ｃｏｓ（ω_c ・ｔ）・ｃｏｓ（ω_c ・ｔ−φ）＝（１／２）・｛ｃｏｓ（φ）−ｃｏｓ（２・ω_c ・ｔ−φ）｝（ただし、φ＝ω_c ・τ）となるから、ＤＣ成分はｃｏｓ（φ）に比例する。つま
り、φが小さいときでもφの１次ではなくむしろ２次関
数である。この関係は、図７（ｂ）に示すようになる。
結局、上記の位相差検出部４が線形であるとは波形が方
形波に近いときに近似できる関係である。

【００３３】次に、上記近似ができない一般的な場合に
おいて、位相差検出部４の特性を知る方法について述べ
る。ここでは、基準として可変遅延部２の特性を既知と
して位相差検出部４の校正をクロック波形の影響も含め
て行う。この場合は図４に示した構成で、プロセッサ５
は可変遅延部２の制御信号Ｖc を変えながら、位相差検
出部４の出力Ｖo をモニタしてゆく。ここで、可変遅延
部２の制御信号Ｖc と遅延時間ｄの関係が図８（ａ）の
ようであるとする。

【００３４】プロセッサ５はこの可変遅延部２の特性を
知っているから、図８（ｂ）に示したような可変遅延部
２の遅延ｄに対する位相差検出部４の出力Ｖo の関係を
得る。ここで、掛け算器による位相差検出器１３ではそ
の出力が位相差に対して偶の関係があるから、Ｖo の導
関数が“０”となる遅延時間ｄが２τを与える。次に、
図８（ｂ）の曲線をｄ軸の負の方向に２τずらせば、図
（ｃ）に示すような位相差検出部４における入力信号の
遅延時間差ｄ´に対する出力信号Ｖo の関係が得られ
る。

【００３５】なお、入力クロックは２つの入力信号の遅
延時間差を測定するに充分なほど低周波であるのが好ま
しい。すなわち、図９に示すように、伝送路遅延差Δτ
はＴ／２以下でなければならない。

【００３６】ところで、図１と等価な構成として図１０
が考えられる。ここでは、同じ特性を有する２つのの可
変遅延部２₁ ，２₂ を用い、その代わりにスイッチ１５
を削除したものである。上記のスイッチ状態αは、可変
遅延部２₂ を使うときに対応し（このとき可変遅延部２
₁ の遅延時間は“０”）、スイッチ状態βは可変遅延部
２₁ を使うときに対応する（このとき可変遅延部２₂ の
遅延時間は“０”）。この場合の動作については明らか
であるので、詳細な説明は省略する。

【００３７】このように、必要に応じてスイッチ１５を
α状態にして可変遅延部２の校正を行っておけば、後は
β状態で使うので、後述する各実施例の説明では、スイ
ッチ１５をα側に設定する状態を省略して、β状態につ
いてのみ示すこととし、スイッチ１５も省略するものと
する。すなわち、以降、図１１の構成を基本として用い
る。また、後述する各実施例の説明では、校正に関する
説明も省略する。［第２の実施例］次に、本発明の第２の実施例に係る遅
延時間補償装置について説明する。図１２には、第１の
実施例の信号位相差補償装置を領域Ａから、領域Ｂ，Ｃ
の２カ所に信号を分配する場合に適用する例を示してい
る。すなわち、本実施例は、図１あるいは図１１に示す
構成を２系統分備えるものである。

【００３８】本実施例の遅延時間補償装置は、プロセッ
サ５、可変遅延部２０１，２０２（ＶＤ，ＶＤ´）、位
相差検出部４０１，４０２（φ，φ´）、メモリ６、レ
ジスタ１６，１６′を備える。ここに、領域Ｂに対する
第１の位相補償系統は、プロセッサ５、メモリ６、レジ
スタ１６、クロック１、スイッチ１４、可変遅延部２０
１、位相差検出部４０１、伝送路７０１，７０１′から
なり、一方、領域Ｃに対する第２の位相補償系統は、プ
ロセッサ５、メモリ６、レジスタ１６´、クロック１、
スイッチ１４，可変遅延部２０２、位相差検出部４０
２、伝送路７０２，７０２′からなる。

【００３９】なお、レジスタ１６，１６′は各系統での
伝送路遅延τ，τ′を補償するための前記制御信号Ｖc
を記憶しておくためのものである。また、本実施例で
は、プロセッサ５は制御信号ＣＬで系統を選択した上
で、前記制御信号Ｖc を出力する。

【００４０】ここに、上記の領域Ｂおよび領域Ｃの各々
に対する個々の系統に関する構成および動作は、第１の
実施例で詳細に説明した図１の遅延時間補償装置と同様
であるので、ここでの詳細な説明は省略する。

【００４１】上記構成において、第１の位相補償系統を
用いて領域Ｂへの伝送路７０１の伝送路遅延τ_B を測定
するとともに、第２の位相補償系統を用いて領域Ｃへの
伝送路７０２の伝送路遅延τ_C を測定する。次に、プロ
セッサ５は、可変遅延部２０１が遅延時間τ_init−τ_B
を発生するように所定の制御信号Ｖc を可変遅延部２０
１に与え、可変遅延部２０２が遅延時間τ_init−τ_C を
発生するように所定の制御信号Ｖc を可変遅延部２０２
に与える。ただし、遅延時間τ_initの値は、τ_B および
τ_C の大きいほうに、適当なマージンを加えた値にする
と望ましい。

【００４２】これにより、領域Ｂにおける受信端点８０
１および領域Ｃにおける受信端点８０２での信号位相
は、各伝送路７０１，７０２の伝送路遅延τ_B ，τ_C に
依存せず、一定の設定遅延τ_initに応じた同一の位相に
なる。

【００４３】本発明は、信号を３領域以上に分配する場
合も同様に適用できる。なお、レジスタ１６，１６′を
省いて、プロセッサ５が制御信号Ｖc を保持するように
構成しても良い。［第３の実施例］次に、本発明の第３の実施例に係る遅
延時間補償装置について説明する。図１に示す第１の実
施例では、伝送路７および伝送路７′での遅延時間がほ
ぼ等しいと場合における受信領域での位相補償を行うも
のであったが、本実施例は２つの伝送路７，７′の遅延
時間が等しくない場合にも適用できるように構成したも
のである。

【００４４】図１３には、各伝送路７，７´の各々の伝
送路遅延を測定するための構成の一例を示す。ここで、
クロック信号は、伝送路７，７′を通り、伝送路遅延は
それぞれτ，τ′であるとする。

【００４５】本実施例は図１の実施例とほぼ同様の構成
を有するが、本実施例の図１の実施例に対する相違点
は、受信領域Ｂにも位相差検出部４３を設けるととも
に、各領域に双方向バッファ１２，１２′、スイッチ１
７，１８を設けた点である。バッファ１２，１２′、お
よびスイッチ１７，１８の切り替えは、プロセッサ５か
らのＳＥＬ信号によって行う。領域Ｂのバッファ１
２′、およびスイッチ１８には、伝送路１０を用いて上
記ＳＥＬ信号を伝える。ここで、信号源１´を用いる場
合の切り替えスイッチ１４は省略してある。

【００４６】本実施例では、位相差検出部が２系統ある
ので、前述したような可変遅延部２との校正は、２つの
位相差検出部４，４３について行う。以下、この構成で
上記伝送路遅延τ，τ′を求める手順について説明す
る。

【００４７】まず、ＳＥＬ信号により、図１４のように
系を構成する。すなわち、可変遅延部２から出力された
クロックは、そのまま位相差検出部４の一方の入力に入
るとともに、伝送路７を通って送られてきたクロックは
スイッチ１８で位相差検出部４３を介さずに直接伝送路
７′を通って位相差検出部４の他方の入力に入る。この
場合、位相差検出部４の出力Ｖo は“τ＋τ′”に相当
する遅延を示している。つまり、図１４は“τ＋τ′”
を測定する構成である。

【００４８】次に、ＳＥＬ信号を切り替えて、図１５の
ような構成にする。ここでは可変遅延部２の出力を２つ
に分岐して一方を伝送路７を介して受信側の位相差検出
部４３の一方の入力に入れ、他方を伝送路７′を介して
位相差検出部４３の他方の入力に入れる。このとき、伝
送路１０´から得られる位相差検出部４３の出力Ｖo″
は、“τ−τ′”を示している。

【００４９】このようにして、“τ＋τ′”と“τ−
τ′”が得られたことによって、これらからτ，τ′を
求めることができる。伝送路７の伝送路遅延τが得られ
たら、プロセッサ５は、可変遅延部２が遅延時間τ_init
−τを発生するように所定の制御信号Ｖc を与える。こ
れにより、領域Ｂにおける受信端点８での信号位相は、
伝送路７の伝送路遅延τに依存せず、一定の設定遅延τ
_initに応じた位相差になる。

【００５０】このように、本実施例によれば、送信側か
ら受信側への送信用伝送路と受信側から送信側への帰還
用伝送路の各伝送路遅延が互いに異なった場合の伝送遅
延補償が可能となる。

【００５１】なお、伝送遅延補償についての動作は、第
１の実施例において説明した通りであるので、ここでの
詳細な説明は省略する。ここに、図１４の構成は同時に
前述したような可変遅延部２と位相差検出部４との校正
のための構成でもあり、また、図１５の構成は位相差検
出部４３の校正にも用いる。

【００５２】次に、この構成を用いて２系統を接続した
実施例を、図１６に示す。この場合、領域Ａから領域
Ｂ，Ｃに信号を分配する構成を示す。領域Ｂに対する第
１の位相補償系統は、プロセッサ５、メモリ６、クロッ
ク１、可変遅延部２、位相差検出部４，４３、伝送路
７，７′，１０，１０′、双方向バッファ１２，１
２″、切り替えスイッチ１７，１８からなる。

【００５３】また、領域Ｃに対する第２の位相補償系統
は、プロセッサ５、メモリ６、クロック１、可変遅延部
２００、位相差検出部４００，４３００、伝送路７０
０，７００′，１０００，１０００′、双方向バッファ
１２００，１２００″、切り替えスイッチ１７００，１
８００からなる。

【００５４】図１６の構成における種々動作について
は、本実施例で述べたことと、第２の実施例で説明した
ことから明らかであるので、ここでの詳細な説明は省略
する。本実施例によって、領域Ａから領域Ｂ，Ｃに信号
を分配する構成において、領域Ｂ，Ｃの各々に関して、
送信側から受信側への送信用伝送路と受信側から送信側
への帰還用伝送路の各伝送路遅延が互いに異なった場合
でも、伝送遅延補償を行うことが可能である。

【００５５】これにより、領域Ｂの受信端点８および領
域Ｃの受信端点８００での信号位相は、各伝送路７，７
００の伝送路遅延に依存せず、一定の設定遅延τ_initに
応じた同一の位相になる。［実施例４］次に、本発明の第４の実施例に係る遅延時
間補償装置について説明する。本実施例は、上記第３の
実施例を領域Ｂ内の２カ所に信号を分配する場合に適用
したものであり、その構成を図１７に示す。

【００５６】ここでは、領域Ｂにおいて信号を分配する
のではなく、領域Ａから信号を分配するものとする。こ
の場合、校正操作は可変遅延部２，２′の両方について
行う。

【００５７】図１７において、信号源１（あるいは信号
源１′）からの信号の経路には、端点９で分岐して可変
遅延部２、伝送路７を介して端点８に至る経路と、可変
遅延部２′、伝送路７″を介して端点８′に至る経路の
２つがある。ここで、伝送路７，７″の遅延時間はそれ
ぞれτ，τ″であり、信号の帰還経路となる伝送路７′
の遅延時間はτ′であるとする。

【００５８】受信端点８，８′での位相を揃えるための
手順を、以下に示す。上記の３つの遅延時間を求めるた
めには３つの独立な式が必要である。そこで、まず、Ｓ
ＥＬ信号により各切り替えスイッチ３１〜３４を切り替
えるとともに、各双方向性バッファ１２，１２″の方向
を選択して、図１８に示すように可変遅延部２の出力を
そのまま位相差検出部４に与える経路と、可変遅延部２
の出力を伝送路７から領域Ｂへ伝え、領域Ｂで折り返し
て伝送路７′を介して位相差検出部４に与える経路を構
成する。そして、この位相差検出部４で位相差を検出す
ると、これにより“τ＋τ′”が得られる。

【００５９】次に、図１９のように、可変遅延部２の出
力を伝送路７と伝送路７′とに分岐し、各々の信号を位
相差検出部４３に与える系にする。そして、位相差を検
出すると、“τ−τ′”が得られる。

【００６０】さらに、図２０のように可変遅延部２′の
出力を伝送路７″，７′を介して位相差検出部４に入力
するとその出力からは、“τ″＋τ′”が求められる。
以上より、τ，τ′，τ″を求めることができる。

【００６１】ここでは、“τ＋τ′”，“τ−τ′”，
および“τ″＋τ′”の３式の値を求めたが、他にも独
立な３つの式の組にはいくつか考えられ、同様にτ，
τ′，τ″を求めることが可能である。

【００６２】こうして、τ，τ″が分かったら、図１７
に示す１６，１６′のレジスタに各可変制御信号Ｖc を
蓄えておくことができる。したがって、本実施例によれ
ば、受信端点８，８′での信号の位相を揃えることがで
きる。

【００６３】なお、伝送遅延補償についての動作は、第
１の実施例において説明した通りであるので、ここでの
詳細な説明は省略する。［第５の実施例］次に、本発明の第５の実施例に係る遅
延時間補償装置について説明する。

【００６４】前述した各実施例では、領域Ａから領域
Ｂ，あるいは領域Ａから領域Ｂ，Ｃなどへの一方向性の
通信に本発明を適用した例であるが、本実施例は、領域
Ａと領域Ｂとの間の双方向性通信の場合に適用したもの
である。つまり、図２１のように、領域Ａおよび領域Ｂ
が、送信側になったり、受信側になったりするものであ
る。

【００６５】本実施例では、信号は伝送路７を通ってや
りとりされるとする。ここでは、伝送路７の両端に双方
向性バッファＳ５，Ｓ５′を設け、ＳＥＬ信号により通
信できる方向を選択するものとする。

【００６６】領域Ａからの信号は、入力ｉ₁ からスイッ
チＳ１を通過し、可変遅延部２、スイッチＳ２、バッフ
ァＳ５、伝送路７、領域Ｂ側のバッファＳ５′、スイッ
チＳ２′を介して、領域Ｂの出力Ｏ₁ に出力される。逆
に、領域Ｂからの信号はＢ側の入力ｉ₂ から入って、可
変遅延部２″を通過し、スイッチ２′を通って、バッフ
ァＳ５′、伝送路７、バッファＳ５、スイッチＳ２を介
して領域Ｏ₂ から出てゆく。このとき、伝送路７あるい
はさらにその両端のバッファＳ５，Ｓ５′まで加えた遅
延時間をＡからＢ方向でτ１、ＢからＡ方向でτ２とす
る。

【００６７】これらτ１，τ２によらず、領域Ａの端点
９と領域Ｂの端点８での位相を同一にし、領域Ｂの端点
９″と領域Ａの端点８″での位相を同一にするには、τ
１，τ２を測定する必要がある。そこで、伝送路７の遅
延時間を両方の領域から測定する。そのための基本構成
としては、両方の領域に位相差検出部４，４３を設け、
伝送路７′を介してクロック信号を帰還させる。この伝
送路７′のＡからＢ方向の遅延がτ１′、ＢからＡ方向
の遅延がτ２′とする。

【００６８】結局、τ１，τ２，τ１′，τ２′が未知
数となるので、これら４つの未知数を知るには４つの独
立した式が必要である。領域Ａ，Ｂの双方に用意したプ
ロセッサ５，５´が系の状態を制御しながら伝送路遅延
を測定する。以下、さらに詳細にその動作、および制御
の様子を述べる。

【００６９】まず、ＳＥＬ信号により各切り替えスイッ
チＳ１〜Ｓ４，Ｓ１´〜Ｓ４´を切り替えるとともに、
各双方向性バッファＳ５，Ｓ５´，Ｓ６〜Ｓ６´の方向
を選択して、図２２のように、“τ１＋τ２′”を求め
るための構成にする。領域Ａからのクロック入力１′は
スイッチＳ１を通って可変遅延部２を介してスイッチＳ
２、バッファ５伝送路７、バッファＳ５′、スイッチＳ
３′バッファＳ６′伝送路７′バッファ６、スイッチＳ
４を介して位相差検出部４に入る。ここで、可変遅延部
２からの信号との遅延差を検出できる。この遅延差は
“τ１＋τ２′”に相当する。

【００７０】図２３には、“τ１−τ１′”を求める構
成を示す。まず、図２２と同様に、ｉ₁ からの信号は伝
送路７を通過し、スイッチＳ３′で位相差検出部４３に
入る。また、可変遅延部２からの信号は分岐してスイッ
チＳ４を介してバッファＳ６、伝送路７′、バッファＳ
６′スイッチＳ４′を介して位相差検出部４３の他方の
入力に入る。ここで位相差検出部４３はτ１−τ１′を
検出する。

【００７１】図２２，２３ではプロセッサ５，５′がと
もに同じ処理を行ってもよいし、どちらか一方が計算処
理を行って、その結果を他方に伝えても良い。一方で行
う場合には、どちらかが、マスタになって他方をＭＯＤ
Ｅ信号により制御する。ＭＯＤＥ信号線は情報のやりと
りにも使って良い。

【００７２】図２４では逆に、Ｂからの信号ｉ₂ を用い
て図２２に示す系における検出動作と同じことを行う。
これにより、“τ２＋τ１′”が知れる。図２５では、
同様にして、“τ１−τ２′”が知れる。

【００７３】図２４，２５でもプロセッサは一連の処理
を双方で行っても良いし、一方で行って、他方に結果を
知らせても良い。以上のように、図２２，２３，２４，
２５に示した構成からプロセッサは“τ１＋τ２”，
“τ１−τ１′”，“τ２＋τ１′”，および“τ１−
τ２′”の４つの独立な式の値を知ることができるで、
これらから、τ１，τ１′，τ２，τ２′を知ることが
できる。

【００７４】このようにして得られたτ１およびτ２を
用いて前述したように可変遅延部２の遅延時間を調整す
ることにより、双方向通信の場合でも位相差を伝送遅延
にかかわらず一定にすることができる。

【００７５】続いて、切り替えスイッチの構成について
述べる。例えば、図２１においては、Ｓ１，Ｓ３，Ｓ４
などのような切り替えスイッチが設けられており、その
切り替え状態はやや複雑であるが、基本的には双方向性
のクロスポイントスイッチで実現することができる。

【００７６】例えば、図２６（ａ）には、４入力４出力
のクロスポイントスイッチのモデルが示されている。例
えば、入力ポート３から、出力ポート２への接続は、ス
イッチＳ₃₂を介して行われる。入出力ポートが同じとい
うことはないから、対角成分ではスイッチはない。この
構成のスイッチは入出力ポートが空いていれば必ず接続
できるので、任意の１対１結合は実現できる。

【００７７】クロスポイントでのスイッチ要素は図２５
（ｂ）のような一つのアナログスイッチ１００で実現さ
れてもよい。この場合は、図２５（ｃ）に示すような変
換装置１０１を設け、プロセッサからの切り替え制御信
号ＳＥＬに応じて、１２個のクロスポイントスイッチＳ
₂₁〜Ｓ₄₃（Ｓ_ii、ｉ＝１，２，３，４は除く）の対応す
るものを導通させるための制御信号を出力させるように
構成すれば良い。

【００７８】また、クロスポイントのスイッチ構成とし
て、図２６（ｄ）のような２つのスイッチ１０２，１０
３の直列結合を採用しても良い。この場合は、２次元的
にスイッチを指定できるから、図２６（ｅ）のＳＥＬ変
換器１０４としては縦方向（Ｖ）の何番目、横方向
（Ｈ）の何番目という指定ができるという利点がある。
スイッチサイズが大きくなった場合は、図２６（ｄ）の
ようなスイッチ構成が適当である。

【００７９】次に、前述した図４に示す位相差検出部４
は、位相差検出部１３、ループフィルタ１４、増幅器１
５から構成されるとしたが、さらに詳しい位相差検出部
１３の構成例について図２７に示す。

【００８０】図２７（ａ）のように２入力信号の位相差
検出部１３では、まず、その積を計算する必要がある。
そこには、例えば、図２７（ｂ）に示すように排他的論
理和１２０を用いる。

【００８１】ループフィルタ１４としては、ＲＣの１次
の遅延フィルタを用いる。位相差検出部１３としては、
図２７（ｃ）のように、セットリセットフリップフロッ
プ１２１を用いることもできる。

【００８２】次に、図２８には、可変遅延回路の構成例
を示す。図２８（ａ）は、ゲート１４０を多段結合し、
電源電圧Ｖ_C を遅延制御信号として用いる例である。一
般的には、電源電圧をあげると遅延時間は小さくなり、
下げると大きくなる。図２８（ｂ）ではゲート１４１の
通過段数を選択回路１４２で切り替えて遅延時間を制御
する例である。ここでの一段のゲートは図２８（ｃ）の
ようにインバータ回路１４４段接続して構成される。

【００８３】図２９は、双方向性のバッファの例であ
る。図２９（ａ）は、制御信号Ｃによってゲートを活性
化、不活性化できるゲート回路１４５である。たとえ
ば、ＣＭＯＳ素子を用いて図２９（ｂ）のような構成が
できる。ここでは、Ｃが低論理では活性化、高論理では
不活性化する。このゲート回路１４５を用いると、図２
９（ｃ）に示すような双方向性のバッファは、図２９
（ｄ）のような構成で実現できる。［第６の実施例］次に、本発明の第６の実施例に係る遅
延時間補償装置について説明する。第１の実施例（図１
参照）の説明においては、当該装置の校正あるいは伝送
遅延τの測定の際には、実際の信号とは別に周波数が１
／（２・τ）以下のクロックを用いる必要があることを
図９を用いて述べた。実際には、当初伝送遅延時間は不
明であるから、まず、充分低周波数のクロックを使っ
て、伝送遅延τの目安をつけることも効果的である。

【００８４】そして、その結果から１／（４・τ）の周
波数で再度測定を行うと、図７（ｂ）から分かるように
正弦波の入力に対しては位相差検出部の入出力特性の感
度が最も高くなり、精度の高い遅延時間測定が可能とな
る。

【００８５】これには、図３０に示すように、プロセッ
サが測定用クロック源１′の発信周波数を制御して、低
周波での測定結果から、位相差検出の感度の高い周波数
で再測定するように構成すれば良い。［第７の実施例］次に、本発明の第７の実施例に係る遅
延時間補償装置について説明する。

【００８６】前述した各実施例では一つの信号源から複
数の領域への同期配分について述べてきたが、本実施例
は複数の信号源から一つの受信領域への同期伝搬を行う
場合に適用したものである。つまり、図３１に示すよう
に、領域Ａの信号源Ｉ１と領域Ｂの信号源Ｉ２の信号
を、領域Ｃの出力Ｏ₃ ，Ｏ₄ に位相を揃えるように転送
する場合である。この場合も、本発明を用いて所望の同
期合わせを行うことが可能である。

【００８７】ここでも、伝送路７，７′のそれぞれの遅
延時間τ，τ′を測定することが必要である。図３１の
例では、プロセッサ５を受信側に１機、可変遅延部２，
２′を送信側へおのおの１機づつ設けてある。

【００８８】ここで、求めるべきパラメータはτ，
τ′，τ_o ，τ_o ′の４つであるから、４つの独立した
方程式が必要である。以下、その４つの式を求める手順
を示す。まず、ＳＥＬ信号（図示せず）により各切り替
えスイッチ３５，３６，３７，３７´，３８，３８´を
切り替えるとともに、各双方向性バッファ１２１〜１２
８の方向を選択して、図３２のように、“τ＋τ_o ”を
求めるための構成にする。領域Ｃにある遅延時間測定用
信号源１′からのクロック信号は一方はそのまま位相差
検出部４″に入力し、他方は双方向性バッファ１２３、
伝送路７、バッファ１２１、スイッチ１８、バッファ１
２２、伝送路７０１、バッファ１２４を通過して位相差
検出部４″に入力する。ここで位相差検出部４″は“τ
＋τ_o ”に相当する位相差を検出する。

【００８９】次に、“τ−τ_o ”を求める構成を図３３
に示す。ここでは、クロック信号１′をスイッチ１９を
介して２分して、一方は伝送路７を介して位相差検出部
４へ、他方は伝送路７０１を介して位相差検出部４へ入
力する。位相差検出部４は“τ−τ_o ”に相当する位相
差を検出する。こうして、領域Ａ，Ｃ間の伝送路遅延
τ，τ_o が求められる。

【００９０】同様に、領域Ｂ，Ｃ間の伝送路遅延τ′，
τ_o ′も、図３４の構成で“τ′＋τ_o ′”が、図３５
の構成で位相差検出部４´によって“τ′−τ_o ′”が
分かるので求められる。

【００９１】こうして、プロセッサ５が伝送路７，７′
に応じた遅延時間制御信号を可変遅延部２，２′に通知
して出力Ｏ₁ ，Ｏ₁ に所望の位相同期を実現できる。な
お、ここでは、プロセッサを受信側に設けているが、こ
れは送信側でもよい。また、スイッチ、バッファの切り
換え制御信号線が必要であるが、図が煩雑になること
と、自明であることから省略した。また、本発明は上述
した各実施例に限定されるものではなく、その要旨を逸
脱しない範囲で、種々変形して実施することができる。

【００９２】

【発明の効果】以上述べてきたように、本発明では、伝
送遅延時間測定手段が伝送路の伝送遅延時間を測定し、
この測定結果から制御手段が遅延時間の補償量を決定
し、これに応答して、前記可変遅延手段が、入力した信
号に前記補償量に相当する遅延時間を付与して伝送路に
出力するようにした。

【００９３】従って、本発明によれば、伝送路を介して
伝送する際に生じる伝送遅延を自動的に補償して、信号
が伝送路を伝わる時間を、すなわち受信端での信号の位
相を伝送路遅延には依存しない一定の値にすることが可
能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例

【図２】位相差検出装置と可変遅延装置の校正のための
グラフ

【図３】位相差検出装置と可変遅延装置の校正のための
グラフ

【図４】本発明で可変遅延装置と位相差検出装置との校
正のための構成を示す図

【図５】位相差検出装置の入出力関係を示す図

【図６】位相差検出装置の入出力関係を示す他の図

【図７】かけ算器の２入力の位相差と出力のＤＣ成分の
関係を示す図

【図８】可変遅延装置と位相差検出装置の入出力関係を
示す図

【図９】可変遅延装置の出力と伝送路通過後の波形の位
相関係を示す図

【図１０】本発明の別の構成を示す図

【図１１】本発明で可変遅延装置と位相差検出装置との
校正を終えて伝送路遅延を補償するときの構成を示す図

【図１２】本発明の第２の実施例

【図１３】本発明の第３の実施例

【図１４】図１３に示した実施例の動作を示す図

【図１５】図１３の示した実施例の動作を示す図

【図１６】本発明の第３の実施例の変形例

【図１７】本発明の第４の実施例

【図１８】図１７で示した実施例の動作を説明する図

【図１９】図１７で示した実施例の動作を説明する図

【図２０】図１７で示した実施例の動作を説明する図

【図２１】本発明の第５の実施例

【図２２】図２１で示した実施例の動作を説明する図

【図２３】図２１で示した実施例の動作を説明する図

【図２４】図２１で示した実施例の動作を説明する図

【図２５】図２１で示した実施例の動作を説明する図

【図２６】本発明の構成で用いるクロスポイントスイッ
チの構成例を示す図

【図２７】本発明の構成で用いる位相差検部の構成例を
示す図

【図２８】本発明の構成で用いる可変遅延部の構成例を
示す図

【図２９】本発明の構成で用いるバッファ回路の構成例
を示す図

【図３０】本発明の第６の実施例

【図３１】本発明の第７の実施例

【図３２】図３１で示した実施例の動作を説明する図

【図３３】図３１で示した実施例の動作を説明する図

【図３４】図３１で示した実施例の動作を説明する図

【図３５】図３１で示した実施例の動作を説明する図

【図３６】信号を分配するときの各伝送路の伝送遅延を
表す図

【符号の説明】

１…信号源１´…伝送遅延測定用信号源２，２''，２₁ ，２₂ ，２００，２０１，２０２…可変
遅延部４，４´，４''，４３´，４００，４０１，４０２，４
０３，４３００…位相差検出部５，５´…プロセッサ６，６´…メモリ７，７′，７０１，７０１′，７０２，７０２′…伝送
路８，８″，９，９″，８００，８０１，８０２…端点１０，１０′，１０００，１０００′，１００１，１０
０１′，１００２…制御信号線１２，１２″，１２１〜１２８，１２００，１２０
０″，Ｓ５，Ｓ５´，Ｓ６，Ｓ６´…双方向性バッファ１６，１６′…レジスタ１４，１５，１７，１８，１８′，１９，１９′，３１
〜３８，３７´，３８´，１７００，１８００，Ｓ１〜
Ｓ４，Ｓ１´〜Ｓ４´…切り替えスイッチ

Claims

【特許請求の範囲】

【請求項１】伝送信号が伝送路中を伝送される伝送遅延
時間を測定する伝送遅延時間測定手段と、この測定結果に応じて、前記伝送信号が前記伝送路を通
過するのに要する時間を調整するための遅延時間を決定
し、この遅延時間に対応する制御信号を出力する制御手
段と、この制御信号に応じて、ある定まった遅延時間経過した
後に前記伝送信号を前記伝送路に出力する可変遅延手段
とを備えたことを特徴とする遅延時間補償装置。