CN106168937B - 系统级封装(sip)装置及其时钟信号对准方法 - Google Patents

系统级封装(sip)装置及其时钟信号对准方法 Download PDF

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Abstract

本发明的一种方法实施例包括接收与互连延迟相关联的延迟值，所述互连延迟的互连电路上测得，互连电路通信地耦合主机半导体装置与半导体装置。所述方法还包括使本地时钟信号延迟由所述延迟值指示的延迟量以产生延迟本地时钟信号。所述方法还包括接收延迟源时钟信号，其中所述延迟源时钟信号是经由所述互连电路从所述主机半导体装置接收的。所述方法还包括基于所述延迟源时钟信号和所述延迟本地时钟信号的比较来输出主时钟信号，其中所述主时钟信号用于在所述半导体装置上产生与所述主机半导体装置上产生的源时钟信号对准的一个或多个对准时钟信号。

Description

系统级封装(SIP)装置及其时钟信号对准方法
技术领域
本发明大体上涉及系统级封装(SiP)装置，且更具体地说，涉及跨SiP装置内的集成电路的时钟信号对准。
背景技术
系统级封装(SiP)技术目前尝试互连单个半导体封装内的众多半导体装置。SiP技术包括各种互连技术，例如利用铜柱互连、倒装芯片互连、插入件等互连结构等等。
发明内容
一种半导体装置，包括：
时钟延迟电路，所述时钟延迟电路被配置成
接收与互连延迟相关联的延迟值，其中
所述互连延迟在互连电路上测得，所述互连电路通信地耦合主机半导体装置与所述半导体装置，并
使本地时钟信号延迟由所述延迟值指示的延迟量，其中
在所述半导体装置上产生所述本地时钟信号；以及
时钟对准块，所述时钟对准块被配置成
从所述时钟延迟电路接收延迟本地时钟信号，
接收延迟源时钟信号，其中
所述延迟源时钟信号是经由所述互连电路从所述主机半导体装置接收的，并
基于所述延迟源时钟信号和所述延迟本地时钟信号的比较来输出主时钟信号，其中
所述主时钟信号用于在所述半导体装置上产生与所述主机半导体装置上产生的源时钟信号对准的一个或多个对准时钟信号。
一种方法，包括：
接收与互连延迟相关联的延迟值，其中
所述互连延迟在互连电路上测得，所述互连电路通信地耦合主机半导体装置与半导体装置；
使本地时钟信号延迟由所述延迟值指示的延迟量以产生延迟本地时钟信号，其中
在所述半导体装置上产生所述本地时钟信号；
接收延迟源时钟信号，其中
所述延迟源时钟信号是经由所述互连电路从所述主机半导体装置接收的；以及
基于所述延迟源时钟信号和所述延迟本地时钟信号的比较来输出主时钟信号，其中
所述主时钟信号用于在所述半导体装置上产生与所述主机半导体装置上产生的源时钟信号对准的一个或多个对准时钟信号。
一种半导体装置，包括：
延迟测量电路，所述延迟测量电路被配置成
基于测量信号和延迟测量信号的比较来确定往返延迟，其中
互连电路通信地耦合主机半导体装置与所述半导体装置，
所述测量信号经由所述互连电路发送到所述主机半导体装置，
所述延迟测量信号经由所述互连电路从所述主机半导体装置接收，并
基于所述往返延迟来计算所述互连电路的互连延迟；以及时钟对准环路，所述时钟对准环路被配置成
在所述半导体装置上产生本地源时钟信号，
通过所述互连延迟来延迟所述本地源时钟信号以产生延迟本地源时钟信号，
接收延迟主机源时钟信号，其中
所述延迟主机源时钟信号是经由所述互连电路从所述主机半导体装置接收的，并且
基于所述延迟本地源时钟信号和所述延迟主机源时钟信号的比较来产生主时钟信号，其中
所述主时钟信号用于产生与所述主机半导体装置上产生的主机源时钟信号对准的对准本地源时钟信号。
一种半导体装置，包括：
互连延迟时钟调整块，所述互连延迟时钟调整块被配置成
接收延迟主机源时钟信号，其中
互连电路通信地耦合主机半导体装置与所述半导体装置，并且
所述延迟主机源时钟信号是经由所述互连电路从所述主机半导体装置接收的，并且
基于所述延迟主机源时钟信号来输出中间时钟信号；
互连延迟测量电路，所述互连延迟测量电路被配置成
基于所述中间时钟信号以及延迟测量信号的比较来输出第一控制信号，其中
所述延迟主机源时钟信号作为测量信号经由所述互连电路立即发送到所述主机半导体装置，
所述延迟测量信号经由所述互连电路从所述主机半导体装置接收，并且
所述互连延迟时钟调整块进一步被配置成
基于所述第一控制信号延迟所述中间时钟信号，并且
追踪引入到所述中间时钟信号中的延迟量，并
基于所述延迟量确定延迟码，其中
所述延迟码对应于所述互连电路的互连延迟；
组合延迟时钟调整块，所述组合延迟时钟调整块被配置成
基于所述延迟码调整本地源时钟信号以产生延迟本地源时钟信号；
芯片上延迟测量电路，所述芯片上延迟测量电路被配置成
基于所述延迟主机源时钟信号和所述延迟本地源时钟信号的比较来输出第二控制信号；以及
芯片上延迟时钟调整块，所述芯片上延迟时钟调整块被配置成
基于所述第二控制信号调整所述延迟主机源时钟信号以输出主时钟信号，其中
所述主时钟信号用于产生与所述主机半导体装置上产生的主机源时钟信号对准的对准本地源时钟信号。
附图说明
通过参考附图，可以更好地理解本发明，并且使得本领域的技术人员清楚本发明的多个目的、特征和优点。
图1到3示出描绘根据一些实施例的实施本发明的实例半导体装置的框图。
图4示出根据一些实施例的在实施本发明的半导体装置的多个节点处存在的实例时钟信号的波形。
图5示出根据一些实施例的在实施本发明的半导体装置的多个节点处存在的实例数据信号的波形。
借助于例子示出本发明且本发明不受附图限制，在附图中，除非另外指出，否则类似的附图标记指示类似的元件。为简单和清晰起见示出图中的元件，并且这些元件未必按比例绘制。
具体实施方式
以下内容阐述意图说明本发明的各种实施例的详细描述且不应被视为限制性的。
概述
集成电路通常包括同步元件或必须使用时钟信号进行同步的元件。当时钟信号经由时钟分配网络而分配到集成电路中的元件时，归因于影响时钟信号的各种因素，例如，到达元件的不同路径长度、温度变化、电磁干扰、电阻-电容耦合、用于时钟分配网络的缓冲器的传播延迟等等，时钟信号可以在不同时间到达元件。为了使集成电路的适当地操作，必须通过平衡跨集成电路的时钟信号以确保同步元件同时接收时钟信号的逻辑电平变化来减少此类时钟偏斜。
系统级封装(SiP)技术目前尝试互连单个半导体封装(或SiP封装)内的众多不同类型的半导体装置(或SiP装置)。不同SiP装置的集成电路还包括同步元件。许多高性能应用要求在SiP封装内的同步通信，在SiP封装内SiP装置的各种同步元件必须同步。当前的解决方案通常利用SiP装置的每个互连接口上的接口逻辑内的跨时钟域逻辑。然而，由于信号从一个时钟域跨到另一个时钟域且必须被同步至目标时钟域，因此跨时钟域可能导致高性能应用的明显时延处罚。
本发明提供跨SiP封装内的多个SiP装置的同步元件的自适应时钟信号对准，所述自适应时钟信号对准通过补偿互连延迟来实施单个时钟域。通过主装置或主机装置将源时钟信号提供到SiP封装的一个或多个辅助装置或扩展装置。源时钟信号以及在装置间发送的其它信号在跨SiP互连电路从主机装置行进到给定扩展装置时会经历延迟，也称为互连延迟。通过每个扩展装置将本地时钟信号与主机装置的源时钟信号适当地对准能补偿互连延迟。每个扩展装置包括本地同步逻辑，该本地同步逻辑利用本地对准时钟信号，从而实现与利用源时钟信号的主机装置的同步逻辑的同步通信。
在一些实施例中，针对每个扩展装置确定互连延迟，并且在SiP封装操作之前(例如，在工厂设置期间)设置互连延迟。在其它实施例中，在SiP封装操作期间通过每个扩展装置动态地(例如，在运行中)确定互连延迟。在这两种类型的实施例中，自适应时钟信号对准补偿互连延迟，并自动调整本地时钟信号以使本地时钟信号与主机装置的源时钟信号对准。以此方式，本发明提供灵活且低时延的解决方案以用于将相同时钟域内的同步元件分开到多个SiP装置上，其中SiP装置实现在高速(例如，大于或等于1GHz)下的同步通信，即使是针对不同SiP技术。
实例实施例
图1示出描绘实施本发明的系统100的实例半导体装置105的简化框图。在一些实施例中，半导体装置105是作为包括于系统级封装(SiP)封装中的扩展装置的一部分的管芯105，所述SiP封装还包括主机管芯(未示出)。在其它实施例中，半导体装置105和主机半导体装置是单个管芯的一部分，其中半导体装置105和源半导体装置是单个管芯上的内连装置。应注意，半导体装置105出于说明性目的在本文中描述为管芯105，而不应被视为限制。虽然管芯105包括大量组件，但是在图1中省略了许多组件以保持简单性。
管芯105包括芯片上同步逻辑125或集成电路，该集成电路包括同步元件。芯片上同步逻辑125被配置成经由多个数据线195、电平转换器110以及多个数据线197与主机管芯(未示出)上的同步逻辑同步通信。另外，总线和地址控制线(未示出)与数据线195和197相关联。芯片上同步逻辑125的实例实施例包括被配置成与主机管芯上的同步总线同步通信的同步总线，下文将结合图2进一步论述该同步总线。
管芯105还包括互连电路，所述互连电路被配置成提供接口以与主机管芯等另一管芯通信。互连电路可以是各种互连技术中的任一互连技术，例如铜柱互连技术(例如，用于堆叠装置)、倒装芯片互连技术(例如，用于倒装芯片装置)、互连结构(例如，用于一些类型的SiP装置)等等。互连技术的一些实施例还包括技术转化电路，例如允许不同技术的管芯彼此通信的电平转换电路。图1中示出的实施例示出了具有互连电路的管芯105，所述互连电路包括示出为电平转换器110的技术转化电路。电平转换器110被配置成将从主机管芯(未示出)接收到的信号调整为供管芯105的内部电路利用的电平，以及将传出信号调整为供主机管芯利用的电平以用于发送到主机管芯。在一些实施例中，当接收或发送信号时，电平转换器110在互连处的一些标准信号电平与供管芯105的内部电路利用的内部信号电平之间转换此类信号。因此，对于与管芯105通信的管芯类型而言，管芯105是不可知的。
管芯105被配置成从主机管芯接收源时钟信号160。源时钟160被输入到电平转换器110，电平转换器110输出源时钟160的电平转换型式，在本文中也称为接收源时钟信号170。当源时钟160经由互连电路从主机管芯行进到管芯105时，源时钟160经历由互连电路引起的延迟，在本文中也称为互连延迟165。例如，归因于各种原因，包括但不限于电平转换器110内的逻辑或缓冲电路的传播延迟、信号路径长度、温度变化、电磁干扰、电阻-电容耦合等等，源时钟160经历来自电平转换器110的延迟115。如本文中所论述，互连延迟165是引入到源时钟信号160的延迟量，所述引入在源时钟信号160从源时钟160对主机管芯上的同步元件可用(例如，用于对主机管芯上的同步逻辑计时)的点通过互连电路(包括通过电平转换器110)行进到接收源时钟信号170对时钟对准块120可用的点时发生。在图1中示出的实施例中，将互连延迟165建模为包括电平转换器(LS)延迟115。
管芯105还包括时钟对准环路，时钟对准环路又包括时钟对准块120、时钟控制块130、时钟分配网络140和时钟延迟电路150。时钟对准环路包括(经由时钟控制块130)从时钟对准块120到时钟分配网络140的所产生时钟信号路径，以及(经由时钟延迟电路150)从时钟分配网络140到时钟对准块120的反馈时钟信号。时钟对准环路被配置成将一个或多个本地时钟信号或如下文所论述的对准时钟185与源时钟信号160对准以获得单个时钟域。
时钟对准块120具有两个输入，即接收源时钟信号170以及从时钟延迟电路150接收到的反馈时钟信号，所述反馈时钟信号示出为中间调整时钟190。下文结合时钟延迟电路150进一步论述反馈时钟信号。时钟对准块120被配置成比较接收源时钟信号170和反馈时钟信号的相位，以确定相比于接收源时钟信号170的由反馈时钟信号展现的延迟(或相位差)。时钟对准块120还被配置成输出主调整时钟信号175，主调整时钟信号175的相位经过调整以便补偿由反馈时钟信号展现的延迟。下文结合时钟延迟电路150进一步论述此类延迟。包括于时钟对准块120中的电路的例子包括但不限于，相位检测器、可变延迟线、变频振荡器、延迟锁相环(DLL)电路(例如，与可变延迟线耦合的相位检测器)、锁相环(PLL)电路(例如，与变频振荡器耦合的相位检测器)、以及被配置成输出可调周期时钟信号的类似电路。
时钟控制块130被配置成接收主调整时钟信号175并输出一个或多个所产生时钟信号180。一个或多个所产生时钟信号180可以各自具有不同时钟频率，其中每个时钟信号180具有的频率是主调整时钟信号175的频率的某一因子(例如，倍数或分数)。包括于时钟控制块130中电路的例子包括但不限于，时钟频率分频电路、时钟频率倍频电路、以及被配置成接收输入时钟信号并基于输入时钟信号的频率产生一个或多个时钟信号的类似电路。
时钟分配网络140被配置成将一个或多个所产生时钟信号180作为一个或多个平衡时钟信号185分配到管芯105上的逻辑电路的同步元件，包括芯片上同步逻辑125。对时钟分配网络140进行平衡，其中时钟信号被分配到同步元件，其方式为使得同步元件同时接收时钟信号的逻辑电平变化。换句话说，时钟分配网络140向芯片上同步逻辑125提供一个或多个平衡时钟信号185。一个或多个平衡时钟信号185可以与彼此相位对准。一个或多个平衡时钟信号185可以各自具有不同时钟频率，其中每个时钟信号185具有的频率是主调整时钟信号175的频率的某一因子(例如，倍数或分数)。包括于时钟分配网络140中电路的例子包括但不限于，平衡时钟树、驱动时钟树的叶子处的同步元件的缓冲器(例如，寄存器)、抗偏斜电路、去抖动电路等等。
当一个或多个时钟信号传播通过时钟对准环路的逻辑门元件时，各种延迟被引入到所产生时钟信号路径中，其中在接收到输入之后每个逻辑门元件需要一定时间量来改变其输出。例如，时钟控制块130包括数据锁存器，例如包括各种逻辑门元件的D型触发器，其中每个数据锁存器在接收到时钟边沿之后需要一定时间量来改变其输出，也称为时钟到输出的传播延迟。通过时钟控制块130引入到所产生时钟180(相比于主调整时钟175)的总传播延迟称为CCB(时钟控制块)延迟135。另外，时钟分配网络140中的还包括各种逻辑门元件的缓冲器各自也在接收到时钟边沿之后要求一定时间量来改变其输出。引入到平衡时钟185(相比于所产生时钟180)的总传播延迟称为CDN(时钟分配网络)延迟145。出于各种原因，包括但不限于供电电压变化、温度变化、电磁干扰、电阻-电容耦合等等，CCB延迟135和CDN延迟145在管芯105的操作期间经常改变。
时钟延迟电路150被配置成接收平衡时钟信号185(也称为反馈平衡时钟信号185)中的一个平衡时钟信号，并输出反馈平衡时钟信号185的延迟型式作为中间调整时钟信号190，所述中间调整时钟信号190作为反馈时钟信号被提供到时钟对准块120。时钟延迟电路150包括延迟元件，所述延迟元件被配置成根据延迟值155将某一延迟引入到反馈平衡时钟信号185中，从而形成中间调整时钟信号190。延迟值155对应于从主机管芯到管芯105的互连延迟165。在一些实施例中，延迟值155是延迟控制信号(例如，与互连延迟165成正比的电压信号)，时钟延迟电路150利用所述延迟控制信号来控制延迟元件(例如，可变延迟线或变频振荡器)以将延迟时间引入到反馈平衡时钟信号185中，其中延迟时间等于互连延迟165。在其它实施例中，延迟值155是用于控制一个或多个延迟元件的一个或多个延迟控制信号。在又其它实施例中，延迟值155是延迟码或表示等于互连延迟165的延迟时间的其它数值。时钟延迟电路150被配置成确定对应于延迟值155的延迟控制信号，其中延迟控制信号用于控制延迟元件以将延迟时间(等于互连延迟165)引入到反馈平衡时钟信号185中。在图1中示出的实施例中，在管芯105的操作之前(例如，在工厂设置期间)的某一时间处确定延迟值155，其中测量互连延迟165，并在时钟延迟电路150中(例如，在寄存器或其它数据存储元件中)编程设计对应于所测得的互连延迟165的延迟值155。在其它实施例中，由用户在管芯105操作期间的某一时间处提供延迟值155。包括于时钟延迟电路150中的电路的例子包括但不限于，可变延迟线、变频振荡器等等。
当时钟对准块120比较接收源时钟信号170和中间调整时钟信号190时，时钟对准块120被配置成输出主调整时钟信号175，所述主调整时钟信号175被调整成补偿由中间调整时钟信号190展现的延迟。应注意，接收源时钟信号170是源时钟信号160的归因于互连延迟165的延迟型式，且中间调整时钟信号190是反馈平衡时钟信号185的具有等于互连延迟165的延迟时间的延迟型式。由于使源时钟信号160和反馈平衡时钟信号185的延迟型式相位对准(即，通过使接收源时钟信号170和中间调整时钟信号190相位对准)，反馈平衡时钟信号185和由时钟分配网络140分配的其它平衡时钟信号185也变得与源时钟信号160相位对准。时钟对准块120还调整主调整时钟信号175以补偿由中间调整时钟信号190展现的其它延迟，包括CCB延迟135和CDN延迟145。
一旦由时钟分配网络140分配的平衡时钟信号185与源时钟信号160相位对准，对准时钟信号185就用于对管芯105上的芯片上同步逻辑125计时，而源时钟信号160用于对主机管芯上的同步逻辑计时。一个或多个对准时钟信号185可以各自具有不同时钟频率，其中每个时钟信号185具有的频率是主调整时钟信号175或中间调整时钟信号190的频率的某一因子(例如，倍数或分数)。例如，相比于中间调整时钟信号190的时钟频率，提供到芯片上同步逻辑125的对准时钟信号185的时钟频率可以是中间调整时钟信号190的时钟频率除以2或4。在这个例子中，还可以为主机管芯上的同步逻辑提供以类似方式划分的时钟信号。这样做在管芯105上的芯片上同步逻辑125与主机管芯上的同步逻辑之间形成同步通信。以此方式，在图1中提供利用静态延迟值来对准时钟信号的解决方案。
图2示出描绘实施本发明的系统200的实例半导体装置205的简化框图。在一些实施例中，半导体装置205是作为包括于系统级封装(SiP)封装200中的扩展装置的管芯205，所述SiP封装还包括主机管芯207。在其它实施例中，半导体装置205和主机半导体装置207是单个管芯的一部分，其中半导体装置205和主机半导体装置207是单个管芯上的内连装置。虽然管芯205和207包括大量组件，但是在图2中省略了许多组件以保持简单性。
管芯205包括上文结合图1论述的多个组件，其中类似附图标记指示类似组件。例如，管芯205包括电平转换器110、芯片上同步逻辑125、时钟对准块120、时钟控制块130、时钟分配网络140和时钟延迟电路150，所述组件以上文所论述的类似方式操作。虽然图2中示出的实施例在管芯205上而不是在管芯207上包括电平转换器，但是应注意其它实施例在管芯207上而不是在管芯205上提供电平转换器。还应注意，一些其它实施例在管芯205和管芯207两者上提供电平转换器，而又其它实施例提供的电平转换器不包括在管芯205或管芯207中的任一者上。
管芯207包括主机时钟控制块230，所述主机时钟控制块230被配置成接收主调整时钟信号(未示出)并将一个或多个所产生时钟信号输出到主机时钟分配网络235。主机时钟分配网络235经过平衡并将包括源时钟信号160的一个或多个时钟信号分配到管芯207的芯片上同步逻辑225，其方式为使得同步元件同时接收分配时钟信号的逻辑电平变化。芯片上同步逻辑225被配置成经由数据线295、电平转换器110和数据线195与芯片上同步逻辑125同步通信。另外，总线和地址控制线(未示出)与数据线295和195相关联。芯片上同步逻辑125和225的实例实施例包括被配置成在管芯205与主机管芯207之间提供同步通信的同步总线。
管芯互连延迟165(或简称互连延迟165)是引入到源时钟信号160的延迟量，所述引入在源时钟信号160从源时钟160对主机管芯207上的同步元件可用(例如，在主机时钟分配网络235的输出处)的点通过主机管芯207的互连电路和管芯205的互连电路(包括通过电平转换器110)行进到接收源时钟信号170对时钟对准块120可用的点时发生。在图2中示出的实施例中，将互连延迟165建模为包括LS延迟115和管芯到管芯延迟250，管芯到管芯延迟250在图2中表示为延迟元件250。管芯到管芯延迟250包括在将源时钟信号160从主机管芯207发送到管芯205期间由各种互连电路引入的延迟时间(不包含LS延迟115)。例如，管芯到管芯延迟250可以包括用于在管芯205和207之间进行发送之前和之后增强源时钟信号160的缓冲器(未示出)的传播延迟，以及图2中未示出的互连电路的传播延迟。出于简单性的目的，管芯到管芯延迟250示出为在从管芯205到主机管芯207(例如，示出为节点A到节点B的路径)和从主机管芯207到管芯205(例如，示出为节点C到节点D的路径)这两个方向上具有相同的延迟量。在一些实施例中，管芯到管芯延迟250可以在不同方向上具有不同的延迟量。
管芯205还包括延迟测量电路220，所述延迟测量电路220被配置成(在管芯205的操作期间)使用经过管芯205上的互连电路的环回路径来动态地测量主机管芯207与管芯205之间的互连延迟165，所述互连电路耦合至主机管芯207上的互连电路。环回路径示出当发送信号240穿过电平转换器110、穿过通过节点A和B从管芯205到主机管芯207的其余的互连电路、穿过通过节点C和D从主机管芯207返回到管芯205的其余的互连电路、穿过电平转换器110，并在延迟测量电路220处作为接收信号245被接收时从延迟测量电路220行进经过的路径。沿着环回路径，节点A位于紧接在管芯205的发送互连电路之前，节点B位于紧接在主机管芯207的接收互连电路之后，节点C位于紧接在主机管芯207的发送互连电路之前，且节点D位于紧接在管芯205的接收互连电路之后。
延迟测量电路220被配置成经由环回路径的前一半路径通过电平转换器110将发送信号240(或测量信号)输出到主机管芯207。主机管芯207接收信号并经由环回路径的后一半路径通过电平转换器110将信号返回到管芯205，其中延迟测量电路220接收返回信号作为接收信号245(或延迟测量信号)。如图2中所示，发送信号240经历由穿过管芯205上的发送互连电路和主机管芯207上的接收互连电路引起的延迟，所述延迟表示为节点A与B之间的管芯到管芯延迟元件250。发送信号240还经历由穿过主机管芯207上的发送互连电路和管芯205上的接收互连电路引起的延迟，所述延迟还表示为节点C与D之间的管芯到管芯延迟元件250。由于环回路径行进到管芯207并返回至管芯205，因此环回路径重复两次源时钟信号160在从管芯207行进到管芯205时所经历的延迟。如上所述，在本文所论述的实施例中，管芯到管芯延迟250在两个方向上具有相同的延迟量。延迟测量电路220被配置成测量引入到发送信号240中的往返延迟，所述引入在发送信号240穿过电平转换器110(所述延迟是LS延迟115)、沿环回路径的前一半路径穿过管芯205和207的互连电路(所述延迟是管芯到管芯延迟250)、沿环回路径的后一半路径穿过管芯205和207的互连电路(所述延迟也是管芯到管芯延迟250)、并穿过电平转换器110(所述延迟是LS延迟115)时发生。
应注意，数据信号还经历由以类似方式穿过主机管芯207和管芯205上的互连电路引起的延迟，所述延迟还表示为节点N与O之间的管芯到管芯延迟元件250，所述节点在管芯207和205的耦合互连电路的相对侧上(例如，节点N的位置类似节点B和C，而节点O的位置类似节点A和D)。
延迟测量电路220被配置成通过比较发送信号240(测量信号)和接收信号245(延迟测量信号)的相位来确定发送信号240与接收信号245之间的相位差以测量往返延迟。该相位差指示总往返延迟。延迟测量电路220被配置成将总往返延迟除以2以确定主机管芯207与管芯205之间的(单向)互连延迟165。接着，延迟测量电路220将延迟值255输出到时钟延迟电路150，其中延迟值255对应于互连延迟165。在一些实施例中，延迟值255是延迟控制信号(例如，与互连延迟165成正比的电压信号)，时钟延迟电路150利用该延迟控制信号来控制延迟元件(例如，可变延迟线或变频振荡器)以将延迟时间引入到反馈平衡时钟信号185中，其中延迟时间等于互连延迟165。在其它实施例中，延迟值255是延迟码或表示等于互连延迟165的延迟时间的其它数值。时钟延迟电路150被配置成确定对应于延迟值255的延迟控制信号，其中延迟控制信号用于控制延迟元件以将延迟时间(等于互连延迟165)引入到反馈平衡时钟信号185中。由于互连延迟165是动态地确定的，因此延迟值255被动态地提供到时钟延迟电路150。包括于延迟测量电路220中的电路的例子包括但不限于相位检测器等等。
与上文论述类似，时钟延迟电路150被配置成根据延迟值255来输出反馈平衡时钟信号185的延迟型式，以作为中间调整时钟信号190，所述中间调整时钟信号190作为反馈时钟信号被提供到时钟对准块120。当时钟对准块120比较接收源时钟信号170和中间调整时钟信号190时，时钟对准块120被配置成输出主调整时钟信号175，所述主调整时钟信号175被调整为补偿由中间调整时钟信号190展现的延迟。再次注意，接收源时钟信号170是源时钟信号160的归因于互连延迟165的延迟型式，且中间调整时钟信号190是反馈平衡时钟信号185的具有等于互连延迟165的延迟时间的延迟型式。由于使源时钟信号160和平衡时钟信号185的延迟型式相位对准(即，通过使接收源时钟信号170和中间调整时钟信号190相位对准)，反馈平衡时钟信号185(和由时钟分配网络140分配的其它平衡时钟信号185)也变得与源时钟信号160相位对准。时钟对准块120还调整主调整时钟信号175以补偿由中间调整时钟信号190展现的其它延迟，包括CCB延迟135和CDN延迟145。
一旦由时钟分配网络140分配的平衡时钟信号185与源时钟信号160相位对准，对准时钟信号185就用于对管芯205上的芯片上同步逻辑125计时，而源时钟信号160用于对主机管芯207上的同步逻辑225计时。这样做在管芯205上的芯片上同步逻辑125与主机管芯207上的同步逻辑225之间形成同步通信。以此方式，在图2中提供利用动态延迟测量来对准时钟信号的解决方案。
图3示出描绘实施本发明的系统300的实例半导体装置305的简化框图。在一些实施例中，半导体装置305是包括于系统级封装(SiP)封装300中的管芯305，所述SiP封装还包括主机管芯307。在其它实施例中，半导体装置305和主机半导体装置307是单个管芯的一部分，其中半导体装置305和主机半导体装置307是单个管芯上的内连装置。虽然管芯305和307包括大量组件，但是在图3中省略了许多组件以保持简单性。
管芯305包括上文结合图1和2论述的多个组件，其中类似附图标记指示类似组件。例如，管芯305包括电平转换器110、芯片上同步逻辑125、时钟控制块130和时钟分配网络140，所述组件以上文所论述的类似方式操作。主机管芯307包括上文结合图2论述的多个组件，其中类似附图标记还指示类似组件。例如，管芯307包括主机时钟控制块230、主机时钟分配网络235和芯片上同步逻辑225，所述组件以上文所论述的类似方式操作。主机管芯307和管芯305被配置成经由数据线195、电平转换器110和数据线295进行管芯到管芯通信，与上文论述类似。虽然图3中示出的实施例在管芯305上而不是在管芯307上包括电平转换器，但是应注意其它实施例在管芯307上而不是在管芯305上提供电平转换器。还应注意，一些其它实施例在管芯305和管芯307两者上提供电平转换器，而又其它实施例提供的电平转换器不包括在管芯305或管芯307任一者上。
管芯305包括时钟对准环路，所述时钟对准环路又包括互连延迟时钟调整块310、组合延迟时钟调整块320、芯片上延迟测量电路330、芯片上延迟时钟调整块340、时钟控制块130、时钟分配网络140和互连延迟测量电路350。时钟对准环路包括从互连延迟时钟调整块310(结合互连延迟测量电路350)到时钟分配网络140的所产生时钟信号路径，以及从时钟分配网络140到组合延迟时钟调整块320的反馈信号路径。时钟对准环路被配置成将一个或多个本地时钟信号与源时钟信号160对准以获得管芯307与管芯305之间的单个时钟域。
互连延迟时钟调整块310和互连延迟测量电路350被配置成在管芯305的操作期间使用环回路径动态地确定互连延迟165。环回路径示出为在接收源时钟信号170被发送到管芯307、穿过通过节点A和B从管芯305到管芯307的其余的互连电路、穿过通过节点C和D从主机管芯307返回到管芯305的其余的互连电路、穿过电平转换器110，并在互连延迟测量电路350处作为接收信号245被接收时穿过电平转换器110的路径。沿着环回路径，节点A位于紧接在管芯305的发送互连电路之前，节点B位于紧接在主机管芯307的接收互连电路之后，节点C位于紧接在主机管芯307的发送互连电路之前，且节点D位于紧接在管芯305的接收互连电路之后。发送信号(或测量信号)，例如图3中接收源时钟信号170的发送型式，经历由穿过管芯305上的互连电路和管芯307上的互连电路引起的延迟，所述延迟表示为节点A与B之间以及节点C与D之间的管芯到管芯延迟元件250，与上文论述类似。如上所述，在本文所论述的实施例中，管芯到管芯延迟250在两个方向上具有相同的延迟量。
发送信号还经历由穿过管芯305和主机管芯307上的一个或多个缓冲元件355引起的延迟，其中缓冲元件355用于增强源时钟信号160和接收源时钟信号170。每个缓冲器355还包括逻辑门元件并引入额外传播延迟。在图3中示出的实施例中，将互连延迟165建模为包括LS延迟115、管芯到管芯延迟250(不包括缓冲延迟355和LS延迟115)以及管芯307和管芯305两者上的缓冲延迟355。尽管未示出，但是在一些实施例中，也可以实施类似的缓冲器355以在将信号发送到管芯305之前增强管芯307上的数据线295以及在通过电平转换器110输出信号之后增强数据线195。
为了使环回路径能准确地复制从主机管芯307发送到管芯305的源时钟信号160所经历的延迟，在管芯307上实施缓冲延迟360作为环回路径的一部分。缓冲延迟360被配置成引入相当于由管芯307和管芯305上的两个缓冲器355引入的总缓冲延迟时间的两倍的延迟时间。例如，缓冲延迟360可以表示在管芯307上端到端连接的四个缓冲器355，从而在环回路径中引入等效缓冲延迟以便准确地表示从管芯305到管芯307并返回至管芯305的往返行进的源时钟信号160所经历的总延迟。通过准确地复制两次源时钟信号160所经历的延迟，可以测量准确的往返延迟，当将往返延迟均分时产生准确的互连延迟165(互连延迟165是往返延迟的一半)。
环回路径重复两次源时钟信号160在从主机管芯307行进到管芯305时所经历的延迟。互连延迟测量电路350被配置成测量当接收源时钟信号170沿环回路径行进时引入到接收源时钟信号170中的总往返延迟。总往返延迟包括穿过电平转换器110(所述延迟是LS延迟115)、沿环回路径的前一半路径穿过管芯305和307的互连电路(所述延迟是管芯到管芯延迟250)、穿过缓冲延迟360、沿环回路径的后一半路径穿过管芯305和307的互连电路(所述延迟也是管芯到管芯延迟250)、并穿过电平转换器110(所述延迟也是LS延迟115)的延迟。
互连延迟测量电路350具有两个输入，即接收信号245(或延迟测量信号)和来自互连延迟时钟调整块310的延迟时钟信号325。互连延迟测量电路350被配置成通过比较接收信号245和延迟时钟信号325的相位来确定接收信号245与延迟时钟信号325之间的相位差，从而测量往返延迟。相位差指示往返延迟。基于相位差，互连延迟测量电路350被配置成输出增加/减少(inc/dec)控制信号345，所述inc/dec控制信号345被提供到互连延迟时钟调整块310。Inc/dec控制信号345向互连延迟时钟调整块310指示是应将延迟时钟信号325的相位延迟更多还是更少的延迟量，以便使延迟时钟325与接收信号245相位对准。例如，如果在接收信号245的正时钟边沿之前接收到延迟时钟信号325的正时钟边沿，则inc/dec控制信号345指示应将延迟时钟信号325的相位延迟更多的延迟量，以便使延迟时钟信号325与接收信号245相位对准(例如，控制信号345向时钟调整块310指示“增加”)。类似地，如果在接收信号245的正时钟边沿之后接收到延迟时钟信号325的正时钟边沿，则inc/dec控制信号345指示应将延迟时钟信号325的相位延迟更少的延迟量，以便使延迟时钟信号325与接收信号245相位对准(例如，控制信号345向时钟调整块310指示“减少”)。包括于互连测量电路350中的电路的例子包括但不限于相位检测器等等。
互连延迟时钟调整块310具有两个输入，即接收源时钟信号170和来自互连延迟测量电路350的增加/减少控制信号345。互连延迟时钟调整块310被配置成将接收源时钟170的延迟型式(如上文所描述，接收源时钟170的延迟型式是根据inc/dec控制信号345延迟或调整的)作为延迟时钟信号325而输出到互连延迟测量电路350。互连延迟时钟调整块310还包括追踪电路以通过累加基于inc/dec控制信号345的持续指示而引入到接收源时钟信号170的延迟量(所述延迟形成延迟时钟信号325)来确定往返延迟。换句话说，(一旦延迟时钟信号325与接收信号245相位对准或锁定)在接收源时钟170与延迟时钟信号325之间的相位差指示往返延迟，其中通过互连延迟测量电路350(例如，逐渐地或以其它方式)引入相位差。互连延迟时钟调整块310被配置成将往返延迟除以2以确定从主机管芯307到管芯305的(单向)互连延迟165。接着，互连延迟时钟调整块310将延迟码315输出到组合延迟时钟调整块320，其中延迟码315表示等于互连延迟165的延迟时间。在一些实施例中，延迟码315还存储在互连延迟时钟调整块310处。由于动态地确定互连延迟165(且互连延迟165可以归因于供电电压变化、温度变化、电磁干扰变化等等而变化)，因此也动态地确定延迟码315并将延迟码315提供到组合延迟时钟调整块320。包括于互连延迟时钟调整块310中的电路的例子包括但不限于可变延迟线、变频振荡器、以及被配置成输出用于延迟测量的可调周期时钟信号以及输出反映延迟测量结果的延迟码的类似电路。
组合延迟时钟调整块320具有两个输入，即反馈平衡时钟185和延迟码315。组合延迟时钟调整块320包括延迟元件，以及被配置成利用延迟码315以设置或控制延迟元件从而将(等于互连延迟165的)延迟时间引入到反馈平衡时钟185中的电路，所述反馈平衡时钟185作为中间调整时钟190被输出到芯片上延迟测量电路330。在其它实施例(未示出)中，延迟码315是延迟控制信号(例如，与互连延迟165成正比的电压信号)，组合延迟时钟调整块320利用该延迟控制信号来控制延迟元件(例如，可变延迟线或变频振荡器)以将(等于互连延迟165的)延迟时间引入到反馈平衡时钟信号185中。包括于组合延迟时钟调整块320中的电路的例子包括但不限于可变延迟线、变频振荡器、以及被配置成输出可调周期时钟信号的类似电路。
芯片上延迟测量电路330具有两个输入，即中间调整时钟190和接收源时钟170。芯片上延迟测量电路330被配置成通过比较中间调整时钟信号190和接收源时钟信号170的相位来确定相位之间的相位差以测量芯片上延迟。相位差指示芯片上延迟，芯片上延迟包括CCB延迟135和CDN延迟145。基于相位差，芯片上延迟测量电路330被配置成输出增加/减少(inc/dec)控制信号335，所述inc/dec控制信号335被提供到芯片上延迟时钟调整块340。Inc/dec控制信号335向芯片上延迟时钟调整块340指示是应将中间调整时钟190的相位延迟更多还是更少的延迟量，以便使中间调整时钟190与接收源时钟信号170相位对准，与上文结合互连延迟测量电路350的inc/dec控制信号345的论述类似。包括于芯片上延迟测量电路330中的电路的例子包括但不限于相位检测器等等。
芯片上延迟时钟调整块340具有两个输入，即接收源时钟信号170和来自芯片上延迟测量电路330的增加/减少控制信号335。芯片上延迟时钟调整块340被配置成将接收源时钟170的延迟型式(如上文所描述，接收源时钟170的延迟型式是根据inc/dec控制信号335延迟或调整的)作为主调整时钟信号175而输出到时钟控制块130。主调整时钟信号175的相位补偿相比于经由芯片上延迟测量电路330的接收源时钟170的由中间调整时钟190展现的芯片上延迟(包括CCB延迟135和CDN延迟145)。主调整时钟信号175的相位还补偿互连延迟165(包括管芯到管芯延迟250、LS延迟115和由一个或多个缓冲器355引起的延迟)。主调整时钟175被提供到时钟控制块130，与上文论述类似。
再次注意，接收源时钟信号170是源时钟信号160的归因于互连延迟165的延迟型式。中间调整时钟信号190是反馈平衡时钟信号185的延迟了等于互连延迟165的延迟时间的延迟型式。由于使源时钟信号160和平衡时钟信号185的延迟型式相位对准(即，通过使接收源时钟信号170和中间调整时钟信号190相位对准)，反馈平衡时钟信号185(和由时钟分配网络140分配的其它平衡时钟信号185)也变得与源时钟信号160相位对准。
一旦由时钟分配网络140分配的平衡时钟信号185与源时钟信号160相位对准，对准时钟信号185就用于对管芯305上的芯片上同步逻辑125计时，而源时钟信号160用于对主机管芯307上的同步逻辑225计时。这样做在管芯305上的芯片上同步逻辑125与主机管芯307上的同步逻辑225之间形成同步通信。以此方式，在图3中提供利用动态延迟测量来对准时钟信号的解决方案。
图4示出在实施本发明的半导体装置的多个节点处存在的实例时钟信号的波形。所述波形示出将延迟引入到源时钟信号160中，以及对此类延迟进行补偿以获得与源时钟信号160相位对准的对准时钟185。虽然本文中使用图2中示出的涉及管芯205和主机管芯207本发明的实施例来阐述图4中示出的波形，但是对于其它实施例存在类似波形，如将在下文指出。在源时钟信号160和平衡时钟信号185(平衡时钟信号185也称为对准时钟信号185)的相位对准之后出现示出的波形。
源时钟信号160在图4的顶部示出，接收时钟信号170紧跟源时钟信号160下方示出。应注意，在源时钟信号160与接收时钟信号170之间存在相位差，如接收时钟信号170的正沿比源时钟信号160的正沿落后了管芯到管芯延迟250和电平转换器(LS)延迟115所示。此延迟之和是互连延迟165，并且在一些实施例中(例如结合图1论述的实施例)，在装置操作之前的时间(例如，在执行期操作之前的工厂设置时段期间)直接测量此延迟之和，并且将此类互连延迟165的表示作为延迟值155编程设计到时钟延迟电路150中，如上文所论述。在此类实施例中，在时钟对准块120之前将互连延迟165引入到对准时钟185中，时钟对准块120使接收时钟信号170和中间调整时钟190相位对准。由于源时钟160和对准时钟185均延迟了相同的互连延迟165的量，因此源时钟信号160和对准时钟185也经过相位对准。
在一些实施例中(例如结合图2和3论述的实施例)，为了测量互连延迟165，在包括节点A、B、C和D的环回路径上发送信号以便确定往返延迟410，如上文所论述。出于简单的目的，发送信号240示出为与接收时钟信号170的波形相同，但是实际上发送信号240可以是与接收时钟信号170具有某一相位差的其它波形。例如，在图3的实施例中，接收时钟信号170被发送到主机管芯307并等效于发送信号240(在图3中未标记)，其中发送信号240具有与接收时钟信号170相同的波形。相比之下，图2的实施例中的发送信号240与接收时钟信号170无关，其中发送信号240具有与接收时钟信号170不同的波形(并且将由此很可能与接收时钟信号170具有某一相位差)。
不论在接收时钟信号170与发送信号240之间存在何种关系，应注意，在发送信号240的波形与节点A信号之间存在相位差，如节点A信号的正沿比发送信号240的正沿落后了LS延迟115所示。当发送信号240穿过LS转换器110到节点A时产生LS延迟115。类似地，在节点A和B的波形之间存在相位差，如节点B信号的正沿比节点A信号的正沿落后了管芯到管芯延迟250所示。当节点A信号穿过管芯205的发送互连电路和主机管芯207的接收互连电路而到节点B时，产生管芯到管芯延迟250。
由于图2的实施例指示节点B信号被立即返回到管芯205，因此节点C信号示出为与节点B信号的波形相同。在图3的实施例中，节点B和C的波形将具有等于缓冲延迟360的相位差，这还将增加(总)互连延迟165和往返延迟410。
应注意，在节点C和D的波形之间存在相位差，如节点D的正沿比节点C的正沿落后了管芯到管芯延迟250所示。当节点C信号穿过主机管芯207的发送互连电路和管芯205的接收互连电路而到节点D时，产生管芯到管芯延迟250。类似地，在节点D与接收信号245的波形之间存在相位差，如接收信号245的正沿比节点D的正沿落后了LS延迟115所示。当节点D信号穿过LS转换器110到延迟测量电路220的输入时，产生LS延迟115。
当发送信号穿过环回路径时，引入到发送信号240的延迟累加，从而形成往返延迟410。换句话说，在发送信号240与接收信号245之间存在等于往返延迟410的相位差。往返延迟410等于互连延迟165的两倍。一旦确定往返延迟410，就能通过将往返延迟410除以2来确定互连延迟165。
主调整时钟175示出为具有已经过调整来补偿芯片上延迟和互连延迟165两者的相位。如上文所论述，时钟对准块120被配置成通过调整主调整时钟信号175的延迟，来使接收源时钟信号170与中间调整时钟190相位对准。如图4中所示，当主调整时钟175穿过时钟控制块130并作为一个或多个所产生时钟信号180输出时，主调整时钟175经历CCB延迟135。接着，当所产生时钟信号180穿过时钟分配网络140并作为对准时钟185输出时，所产生时钟信号180经历CDN延迟145。最后，时钟延迟电路150紧接在时钟对准块120之前将延迟165引入到对准时钟185，从而形成中间调整时钟190。因此，主调整时钟175的上升沿的位置经过调整以补偿包括CCB延迟135、CDN延迟145以及主调整时钟175与中间调整时钟190之间的互连延迟165的延迟。此外，由于中间调整时钟190是对准时钟185的延迟型式，且接收时钟信号170是源时钟信号160的延迟型式，因此源时钟160和对准时钟185也因为中间调整时钟190与接收时钟信号170的相位对准而相位对准。
图5示出在实施本发明的半导体装置的多个节点处存在的实例数据信号的波形。所述波形示出在相同时钟域内的两个半导体装置或管芯之间实现的同步通信。
图5的上半部示出了通过管芯接收的数据信号，例如通过上文结合图1、2和3论述的任何管芯接收的数据信号。从主机管芯(例如，管芯207或307)发送并在辅助管芯(例如，管芯105、205或305)上接收的节点N数据信号在被发送之前经历来自主机管芯上的芯片上同步逻辑225的某一传播延迟，如节点N有效数据的边沿比对准时钟185(对准时钟185与源时钟信号160相位对准)的正沿落后了芯片上同步逻辑225中的寄存器的某一时钟到输出延迟所示。
当节点O数据信号穿过主机管芯的发送互连电路和辅助管芯的接收互连电路时，节点O数据信号经历管芯到管芯延迟250，如节点O有效数据的边沿比节点N有效数据的边沿落后了管芯到管芯延迟250所示。当节点P数据信号穿过LS转换器110到节点P时，节点P数据信号经历LS延迟115，如节点P有效数据的边沿比节点O有效数据的边沿落后了LS延迟115所示。节点P信号的有效数据的边沿在对准时钟185的下一正沿之前的某一时间出现，以符合辅助管芯的芯片上同步逻辑125内的元件的设置时间要求。节点P信号的有效数据还在对准时钟185的正沿之后的某一时间上保持稳定，以符合辅助管芯的芯片上同步逻辑125内的元件的保持时间要求。
图5的下半部示出了通过管芯发送的数据信号，例如从上文结合图1、2和3论述的任何管芯发送的数据信号。从辅助管芯(例如，管芯105、205或305)发送并在主机管芯(例如，管芯207或307)上接收的节点P数据信号在被发送之前经历来自辅助管芯上的芯片上同步逻辑125的某一传播延迟，如节点P有效数据的边沿比对准时钟185(对准时钟185与管芯207或307上的源时钟信号160相位对准)的正沿落后了来自芯片上同步逻辑225中的寄存器的某一时钟到输出延迟所示。
当节点O数据信号穿过LS转换器110时，节点O数据信号经历LS延迟115，如节点O有效数据的边沿比节点P有效数据的边沿落后了LS延迟115所示。当节点N数据信号穿过辅助管芯的发送互连电路和主机管芯的接收互连电路时，节点N数据信号经历管芯到管芯延迟250，如节点N有效数据的边沿比节点O有效数据的边沿落后了管芯到管芯延迟250所示。节点N的有效数据的边沿在源时钟160的下一正沿之前的某一时间出现，以符合主机管芯的芯片上同步逻辑225内的元件的设置时间要求。节点N信号的有效数据还在源时钟160的正沿之后的某一时间上保持稳定，以符合主机管芯的芯片上同步逻辑225内的元件的保持时间要求。
现在应了解，已经提供自适应时钟信号对准的实施例，自适应时钟信号对准补偿半导体装置之间的互连延迟，并自动调整本地时钟信号以使本地时钟信号与主机装置的源时钟信号对准。在本发明的一个实施例中，提供一种半导体装置，所述半导体装置包括时钟延迟电路，所述时钟延迟电路被配置成接收与互连延迟相关联的延迟值，其中互连延迟是在通信地耦合主机半导体装置与该半导体装置的互连电路上测得。时钟延迟电路还被配置成使本地时钟信号延迟由延迟值指示的延迟量，其中在半导体装置上产生本地时钟信号。该半导体装置还包括时钟对准块，所述时钟对准块被配置成：从时钟延迟电路接收延迟本地时钟信号；接收延迟源时钟信号，其中延迟源时钟信号是经由互连电路从主机半导体装置接收的；并基于延迟源时钟信号和延迟本地时钟信号的比较来输出主时钟信号，其中主时钟信号用于在半导体装置上产生与主机半导体装置上产生的源时钟信号对准的一个或多个对准时钟信号。
以上实施例的一个方面提出，半导体装置进一步包括同步逻辑，所述同步逻辑被配置成利用一个或多个对准时钟信号中的一个对准时钟信号作为本地源时钟信号，其中同步逻辑被配置用于与主机半导体装置上的主机同步逻辑的同步通信，并且主机同步逻辑被配置成利用源时钟信号。
以上实施例的一个方面提出，半导体装置进一步包括时钟控制块，所述时钟控制块被配置成利用主时钟信号来输出一个或多个所产生时钟信号，其中一个或多个所产生时钟信号包括由时钟控制块引入的第一本地延迟。
以上实施例的另外的方面提出，半导体装置进一步包括时钟分配网络，所述时钟分配网络被配置成将一个或多个所产生时钟信号作为一个或多个对准时钟信号分配到半导体装置上的同步元件，其中一个或多个所产生时钟信号包括由时钟分配网络引入的第二本地延迟，其中该时钟对准块进一步被配置成调整主时钟信号以补偿第一本地延迟和第二本地延迟。
以上实施例的另一方面提出，半导体装置包括第一半导体管芯，主机半导体装置包括第二半导体管芯，并且第一半导体管芯和第二半导体管芯包括于封装中。
以上实施例的另一方面提出，延迟值包括工厂存储的非易失性值和用户提供的非易失性值中的一个非易失性值。
以上实施例的另一方面提出，半导体装置进一步包括延迟测量电路，所述延迟测量电路被配置成测量互连延迟，其中延迟测量电路进一步被配置成：经由互连电路将测量信号发送到主机半导体装置；经由互连电路从主机半导体装置接收延迟测量信号；比较测量信号和延迟测量信号以确定往返延迟；根据往返延迟计算互连延迟；以及将指示互连延迟的延迟值输出到时钟延迟电路。
以上实施例的另一方面提出，延迟测量电路被配置成在环回路径上发送测量信号，所述环回路径包括穿过互连电路从延迟测量电路的输出端到主机半导体装置的第一路径，以及穿过互连电路从主机半导体装置到延迟测量电路的输入端的第二路径，并且延迟测量电路被配置成从第二路径接收延迟测量信号。
以上实施例的另一另外的方面提出，互连电路包括在半导体装置上的第一组发送电路和在主机半导体装置上的第一组接收电路，互连电路包括在主机半导体装置上的第二组发送电路和在主机半导体装置上的第二组接收电路，环回路径的第一路径穿过第一组发送电路和接收电路，第一路径与管芯到管芯延迟相关联，环回路径的第二路径穿过第二组发送电路和接收电路，并且第二路径与管芯到管芯延迟相关联。
以上实施例的另一另外的方面提出，互连电路包括电平转换器，互连延迟包括与电平转换器相关联的延迟，环回路径的第一路径和第二路径各自穿过电平转换器。
以上实施例的另一另外的方面提出，互连电路包括与第一总缓冲延迟相关联的第一组缓冲元件，环回路径穿过与第二总缓冲延迟相关联的第二组缓冲元件，并且第二总缓冲延迟包括第一总缓冲延迟的两倍。
在本发明的另一实施例中，提供一种方法，所述方法包括接收与互连延迟相关联的延迟值，其中互连延迟在互连电路上测得，互连电路通信地耦合主机半导体装置与半导体装置。所述方法还包括使本地时钟信号延迟由延迟值指示的延迟量以产生延迟本地时钟信号，其中在半导体装置上产生本地时钟信号；接收延迟源时钟信号，其中延迟源时钟信号是经由互连电路从主机半导体装置接收的；以及基于延迟源时钟信号和延迟本地时钟信号的比较来输出主时钟信号，其中主时钟信号用于在半导体装置上产生与主机半导体装置上产生的源时钟信号对准的一个或多个对准时钟信号。
以上实施例的一个方面提出，该方法进一步包括用一个或多个对准时钟信号中的一个对准时钟信号对同步逻辑计时，其中同步逻辑被配置用于与主机半导体装置上的主机同步逻辑的同步通信，并且主机同步逻辑被配置成利用源时钟信号。
以上实施例的另一方面提出，所述方法进一步包括基于主时钟信号来产生一个或多个所产生时钟信号，其中一个或多个所产生时钟信号包括通过该产生而引入的第一本地延迟。
以上实施例的另一方面提出，该方法进一步包括将一个或多个所产生时钟信号作为一个或多个对准时钟信号分配到半导体装置上的同步元件，其中一个或多个对准时钟信号包括通过该分配而引入的第二本地延迟；以及调整主时钟信号以补偿第一本地延迟和第二本地延迟。
以上实施例的另一方面提出，该方法进一步包括测量互连延迟，该测量包括：经由互连电路将测量信号发送到主机半导体装置，经由互连电路从主机半导体装置接收延迟测量信号，比较测量信号和延迟测量信号以确定往返延迟，根据往返延迟计算互连延迟，以及将指示互连延迟的延迟值输出到时钟延迟电路。
以上实施例的另一方面提出，在环回路径上发送测量信号，该环回路径包括穿过互连电路从半导体装置到主机半导体装置的第一路径，以及穿过互连电路从主机半导体装置到半导体装置的第二路径，并且从环回路径的第二路径接收延迟测量信号。
以上实施例的另一另外的方面提出，互连电路包括在半导体装置上的第一组发送电路和在主机半导体装置上的第一组接收电路，互连电路包括在主机半导体装置上的第二组发送电路和在主机半导体装置上的第二组接收电路，环回路径的第一路径穿过第一组发送电路和接收电路，第一路径与管芯到管芯延迟相关联，环回路径的第二路径穿过第二组发送电路和接收电路，并且第二路径与管芯到管芯延迟相关联。
以上实施例的另一另外的方面提出，互连电路包括电平转换器，互连延迟包括与电平转换器相关联的延迟，环回路径的第一路径和第二路径各自穿过电平转换器。
以上实施例的另一另外的方面提出，互连电路包括与第一总缓冲延迟相关联的第一组缓冲元件，环回路径穿过与第二总缓冲延迟相关联的第二组缓冲元件，并且第二总缓冲延迟包括第一总缓冲延迟的两倍。
在本发明的另一实施例中，提供一种半导体装置，该半导体装置包括延迟测量电路，所述延迟测量电路被配置成基于测量信号和延迟测量信号的比较来确定往返延迟。互连电路通信地耦合主机半导体装置与半导体装置，测量信号经由互连电路发送到主机半导体装置，并且延迟测量信号经由互连电路从主机半导体装置接收。延迟测量电路还被配置成基于往返延迟来计算互连电路的互连延迟。该半导体装置还包括时钟对准环路，该时钟对准环路被配置成在半导体装置上产生本地源时钟信号；通过互连延迟来延迟本地源时钟信号以产生延迟本地源时钟信号；并且接收延迟主机源时钟信号，其中延迟主机源时钟信号是经由互连电路从主机半导体装置接收的。时钟对准环路还被配置成基于延迟本地源时钟信号和延迟主机源时钟信号的比较来产生主时钟信号，其中主时钟信号用于产生与主机半导体装置上产生的主机源时钟信号对准的对准本地源时钟信号。
在本发明的另一实施例中，提供一种半导体装置，所述半导体装置包括互连延迟时钟调整块，所述互连延迟时钟调整块被配置成接收延迟主机源时钟信号，其中互连电路通信地耦合主机半导体装置与半导体装置，并且延迟主机源时钟信号是经由互连电路从主机半导体装置接收的。互连延迟时钟调整块还被配置成基于延迟主机源时钟信号来输出中间时钟信号。所述半导体装置还包括互连延迟测量电路，所述互连延迟测量电路被配置成基于中间时钟信号以及延迟测量信号的比较来输出第一控制信号，其中延迟主机源时钟信号作为测量信号经由互连电路立即发送到主机半导体装置，延迟测量信号经由互连电路从主机半导体装置接收。互连延迟时钟调整块进一步被配置成基于第一控制信号来延迟中间时钟信号，并追踪引入到中间时钟信号的延迟量。互连延迟测量电路进一步被配置成基于延迟量来确定延迟码，其中延迟码对应于互连电路的互连延迟。所述半导体装置还包括：组合延迟时钟调整块，所述组合延迟时钟调整块被配置成基于延迟码来调整本地源时钟信号以产生延迟本地源时钟信号；以及芯片上延迟测量电路，所述芯片上延迟测量电路被配置成基于延迟主机源时钟信号和延迟本地源时钟信号的比较来输出第二控制信号。该半导体装置还包括芯片上延迟时钟调整块，所述芯片上延迟时钟调整块被配置成基于第二控制信号来调整延迟主机源时钟信号以输出主时钟信号，其中主时钟信号用于产生与主机半导体装置上产生的主机源时钟信号对准的对准本地源时钟信号。
本文中所描述的电路可以在半导体基板上实施，所述半导体基板可以是任何半导体材料或材料的组合，例如砷化镓、锗化硅、绝缘体上硅(SOI)、硅、单晶硅等以及以上材料的组合。
如本文中所使用，术语“总线”用于指代多个信号或导体，所述多个信号或导体可以用来传送一个或多个不同类型的信息，例如数据、地址、控制或状态。如本文中所论述的导体可以参考单个导体、多个导体、单向导体或双向导体来示出或描述。然而，不同实施例可以改变导体的实施方案。例如，可以使用单独的单向导体而不是双向导体，且反之亦然。另外，可以用以连续方式或以时分复用方式传送多个信号的单个导体来代替多个导体。同样地，携载多个信号的单个导体可以被分成携载这些信号的子集的各种不同导体。因此，存在用于传送信号的许多选择。
本文中在提及使信号、状态位或类似装置呈现为其逻辑真或逻辑假状态时，分别使用术语“确证”或“设置”和“求反”(或“撤销确证”或“清除”)。如果逻辑真状态为逻辑电平1，那么逻辑假状态为逻辑电平0。且如果逻辑真状态为逻辑电平0，那么逻辑假状态为逻辑电平1。
本文中所描述的每个信号可以设计为正逻辑或负逻辑，其中负逻辑可以用信号名称上的横线或名称后的asterix(*)表示。在负逻辑信号的情况下，信号为低电平有效，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情况下，信号为高电平有效，其中逻辑真状态对应于逻辑电平1。应注意，本文中所描述的的任何信号均可以设计为负逻辑信号或正逻辑信号。因此，在替代实施例中，描述为正逻辑信号的那些信号可以实施为负逻辑信号，并且描述为负逻辑信号的那些信号可以实施为正逻辑信号。
由于实施本发明的设备大部分由本领域的技术人员已知的电子组件和电路形成，因此为了理解和了解本发明的基本概念并且为了不混淆或偏离本发明的教示，将不会以比以上说明认为必要的任何更大程度阐述电路细节。
虽然本文中参考特定实施例描述了本发明，但是在不脱离如所附权利要求书所阐述的本发明的范围的情况下可以进行各种修改和改变。因此，说明书和图应视为示意性而不是限制性意义，并且预期所有这些修改都包括在本发明范围内。并不希望将本文中关于于特定实施例描述的任何优势、优点或针对问题的解决方案理解为任何或全部权利要求的关键、必需或必不可少的特征或元件。
如本文中所使用，不希望将术语“耦合”限制于直接耦合或机械耦合。
此外，如本文中所使用，术语“一”被定义为一个或一个以上。而且，权利要求书中例如“至少一个”和“一个或多个”等介绍性短语的使用不应解释为暗示由不定冠词“一”引入的另一权利要求要素将含有此引入的权利要求要素的任何特定权利要求限制为仅含有一个此要素的发明，甚至是在同一权利要求包含介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时。对于定冠词的使用也是如此。
除非另外说明，否则例如“第一”和“第二”等术语用于任意地区分此类术语所描述的元件。因此，这些术语不一定意欲指示此类元件的时间或其它优先级。

Claims (15)

1.一种半导体装置，其特征在于，包括：
时钟延迟电路，所述时钟延迟电路被配置成
接收与互连延迟相关联的延迟值，其中
所述互连延迟在互连电路上测得，所述互连电路通信地耦合主机半导体装置与所述半导体装置，并
使本地时钟信号延迟由所述延迟值指示的延迟量，其中
在所述半导体装置上产生所述本地时钟信号；以及
时钟对准块，所述时钟对准块被配置成
从所述时钟延迟电路接收延迟本地时钟信号，
接收延迟源时钟信号，其中
所述延迟源时钟信号是经由所述互连电路从所述主机半导体装置接收的，并
基于所述延迟源时钟信号和所述延迟本地时钟信号的比较来输出主时钟信号，其中
所述主时钟信号用于在所述半导体装置上产生与所述主机半导体装置上产生的源时钟信号对准的一个或多个对准时钟信号；
延迟测量电路，所述延迟测量电路被配置成测量所述互连延迟，其中所述延迟测量电路进一步被配置成
经由所述互连电路将测量信号发送到所述主机半导体装置，
经由所述互连电路从所述主机半导体装置接收延迟测量信号，
比较所述测量信号和所述延迟测量信号以确定往返延迟，
根据所述往返延迟计算所述互连延迟，以及
将指示所述互连延迟的所述延迟值输出到所述时钟延迟电路；
所述延迟测量电路被配置成在环回路径上发送所述测量信号；所述环回路径包括穿过所述互连电路从所述延迟测量电路的输出端到所述主机半导体装置的第一路径，以及穿过所述互连电路从所述主机半导体装置到所述延迟测量电路的输入端的第二路径，并且
所述延迟测量电路被配置成从所述第二路径接收所述延迟测量信号；
所述互连电路包括在所述半导体装置上的第一组发送电路和在所述主机半导体装置上的第一组接收电路，
所述互连电路包括在所述主机半导体装置上的第二组发送电路和在所述主机半导体装置上的第二组接收电路，
所述环回路径的所述第一路径穿过所述第一组发送电路和接收电路，
所述第一路径与所述半导体装置到所述主机半导体装置的延迟相关联，
所述环回路径的所述第二路径穿过所述第二组发送电路和接收电路，并且
所述第二路径与所述半导体装置到所述主机半导体装置的延迟相关联。
2.根据权利要求1所述的半导体装置，其特征在于，进一步包括：
同步逻辑，所述同步逻辑被配置成利用所述一个或多个对准时钟信号中的一个对准时钟信号作为本地源时钟信号，其中
所述同步逻辑被配置用于与所述主机半导体装置上的主机同步逻辑的同步通信，并且
所述主机同步逻辑被配置成利用所述源时钟信号。
3.根据权利要求1所述的半导体装置，其特征在于，进一步包括：
时钟控制块，所述时钟控制块被配置成利用所述主时钟信号来输出一个或多个所产生时钟信号，其中
所述一个或多个所产生时钟信号包括由所述时钟控制块引入的第一本地延迟。
4.根据权利要求3所述的半导体装置，其特征在于，进一步包括：
时钟分配网络，所述时钟分配网络被配置成将所述一个或多个所产生时钟信号作为一个或多个对准时钟信号分配到所述半导体装置上的同步元件，其中
所述一个或多个所产生时钟信号包括由所述时钟分配网络引入的第二本地延迟；并且
其中所述时钟对准块进一步被配置成调整所述主时钟信号以补偿所述第一本地延迟和所述第二本地延迟。
5.根据权利要求1所述的半导体装置，其特征在于
所述半导体装置包括第一半导体管芯，
所述主机半导体装置包括第二半导体管芯，并且
所述第一半导体管芯和所述第二半导体管芯包括于封装中。
6.根据权利要求1所述的半导体装置，其特征在于
所述延迟值包括工厂存储的非易失性值和用户提供的非易失性值中的一个非易失性值。
7.根据权利要求1所述的半导体装置，其特征在于
所述互连电路包括电平转换器，
所述互连延迟包括与所述电平转换器相关联的延迟，
所述环回路径的所述第一路径和所述第二路径各自穿过所述电平转换器。
8.根据权利要求1所述的半导体装置，其特征在于
所述互连电路包括与第一总缓冲延迟相关联的第一组缓冲元件，
所述环回路径穿过与第二总缓冲延迟相关联的第二组缓冲元件，并且
所述第二总缓冲延迟包括所述第一总缓冲延迟的两倍。
9.一种系统级封装装置的时钟信号的对准方法，其特征在于，包括：
时钟延迟电路接收与互连延迟相关联的延迟值，其中
所述互连延迟在互连电路上测得，所述互连电路通信地耦合主机半导体装置与半导体装置；
使本地时钟信号延迟由所述延迟值指示的延迟量以产生延迟本地时钟信号，其中
在所述半导体装置上产生所述本地时钟信号；
接收延迟源时钟信号，其中
所述延迟源时钟信号是经由所述互连电路从所述主机半导体装置接收的；以及
基于所述延迟源时钟信号和所述延迟本地时钟信号的比较来输出主时钟信号，其中
所述主时钟信号用于在所述半导体装置上产生与所述主机半导体装置上产生的源时钟信号对准的一个或多个对准时钟信号；
所述方法进一步包括：测量所述互连延迟，所述测量包括：
经由所述互连电路将测量信号发送到所述主机半导体装置，
经由所述互连电路从所述主机半导体装置接收延迟测量信号，
比较所述测量信号和所述延迟测量信号以确定往返延迟，
根据所述往返延迟计算所述互连延迟，以及
将指示所述互连延迟的所述延迟值输出到所述时钟延迟电路；以及
在环回路径上发送所述测量信号，所述环回路径包括穿过所述互连电路从所述半导体装置到所述主机半导体装置的第一路径，以及穿过所述互连电路从所述主机半导体装置到所述半导体装置的第二路径，并且
从所述环回路径的所述第二路径接收所述延迟测量信号；
所述互连电路包括在所述半导体装置上的第一组发送电路和在所述主机半导体装置上的第一组接收电路，
所述互连电路包括在所述主机半导体装置上的第二组发送电路和在所述主机半导体装置上的第二组接收电路，
所述环回路径的所述第一路径穿过所述第一组发送电路和接收电路，
所述第一路径与所述半导体装置到所述主机半导体装置的延迟相关联，
所述环回路径的所述第二路径穿过所述第二组发送电路和接收电路，并且
所述第二路径与所述半导体装置到所述主机半导体装置的延迟相关联。
10.根据权利要求9所述的方法，其特征在于，进一步包括：
用所述一个或多个对准时钟信号中的一个对准时钟信号对同步逻辑计时，其中
所述同步逻辑被配置用于与所述主机半导体装置中的主机同步逻辑的同步通信，并且
所述主机同步逻辑被配置成利用所述源时钟信号。
11.根据权利要求9所述的方法，其特征在于，进一步包括：
基于所述主时钟信号产生一个或多个所产生时钟信号，其中
所述一个或多个所产生时钟信号包括通过所述产生而引入的第一本地延迟。
12.根据权利要求11所述的方法，其特征在于，进一步包括：
将所述一个或多个所产生时钟信号作为一个或多个对准时钟信号分配到所述半导体装置上的同步元件，其中
所述一个或多个对准时钟信号包括通过所述分配而引入的第二本地延迟；以及
调整所述主时钟信号以补偿所述第一本地延迟和所述第二本地延迟。
13.根据权利要求9所述的方法，其特征在于
所述互连电路包括电平转换器，
所述互连延迟包括与所述电平转换器相关联的延迟，
所述环回路径的所述第一路径和所述第二路径各自穿过所述电平转换器。
14.根据权利要求9所述的方法，其特征在于
所述互连电路包括与第一总缓冲延迟相关联的第一组缓冲元件，
所述环回路径穿过与第二总缓冲延迟相关联的第二组缓冲元件，并且
所述第二总缓冲延迟包括所述第一总缓冲延迟的两倍。
15.一种半导体装置，其特征在于，包括：
互连延迟时钟调整块，所述互连延迟时钟调整块被配置成
接收延迟主机源时钟信号，其中
互连电路通信地耦合主机半导体装置与所述半导体装置，并且
所述延迟主机源时钟信号是经由所述互连电路从所述主机半导体装置接收的，并且
基于所述延迟主机源时钟信号来输出中间时钟信号；
互连延迟测量电路，所述互连延迟测量电路被配置成
基于所述中间时钟信号以及延迟测量信号的比较来输出第一控制信号，其中
所述延迟主机源时钟信号作为测量信号经由所述互连电路立即发送到所述主机半导体装置，
所述延迟测量信号经由所述互连电路从所述主机半导体装置接收，并且
所述互连延迟时钟调整块进一步被配置成
基于所述第一控制信号延迟所述中间时钟信号，并且
追踪引入到所述中间时钟信号中的延迟量，并
基于所述延迟量确定延迟码，其中
所述延迟码对应于所述互连电路的互连延迟；
组合延迟时钟调整块，所述组合延迟时钟调整块被配置成
基于所述延迟码调整在所述半导体装置上产生的本地源时钟信号以产生延迟本地源时钟信号；
芯片上延迟测量电路，所述芯片上延迟测量电路被配置成
基于所述延迟主机源时钟信号和所述延迟本地源时钟信号的比较来输出第二控制信号；以及
芯片上延迟时钟调整块，所述芯片上延迟时钟调整块被配置成
基于所述第二控制信号调整所述延迟主机源时钟信号以输出主时钟信号，其中
所述主时钟信号用于产生与所述主机半导体装置上产生的主机源时钟信号对准的对准本地源时钟信号。
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