JP2022032287A - タイミング検出回路、半導体装置及びメモリシステム - Google Patents

Abstract

【課題】 タイミング検出の性能を向上させることができる半導体装置を提供する。【解決手段】 実施形態のタイミング検出回路は、縦続接続された複数の遅延素子が行列状に配置されて構成された遅延回路と、奇数行を複数の組に分け、当該各組用として各列にそれぞれ設けられる複数の奇数行用カラム線と、偶数行を複数の組に分け、当該各組用として各列にそれぞれ設けられる複数の偶数行用カラム線と、前記複数の奇数行用カラム線のレベルに対する論理演算を行って第１演算結果を第２ラッチに出力する第１論理演算回路と、前記複数の偶数行用カラム線のレベルに対する論理演算を行って第２演算結果を第３ラッチに出力する第２論理演算回路と、前記第１演算結果が与えられ、前記第２クロックに基づいて、前記複数の奇数行用カラム線及び前記複数の偶数行用カラム線の充電を制御する制御回路と、を具備する。【選択図】図２

Description

本発明の実施形態は、タイミング検出回路、半導体装置及びメモリシステムに関する。

従来、各種電子機器において、ＤＬＬ（ディレイロックループ）が採用されている。ＤＬＬは、位相同期を実現するものであり、例えば、電子機器のクロック発生や高速インタフェースのデータ転送時等の位相同期等に利用される。ＤＬＬは、遅延制御回路に入力された入力信号と遅延制御回路の出力信号との位相差を検出して遅延制御回路にフィードバックすることで、位相同期を可能にする。

このようなＤＬＬとして、遅延素子を行列状に並べ、行列状の複数の遅延素子に対して行毎の位相検出器及び列毎の位相検出器を共用化して用い、ＴＤＣ（Time to Digital Converter）を利用した高速Ｌｏｃｋ ＤＬＬが採用されることがある。

このようなＤＬＬにおいては、タイミング検出の分解能を向上させると共に検出速度を高速化するという要求がある。

特開２０１９－５０５２８号公報

本実施形態は、タイミング検出の性能を向上させることができるタイミング検出回路、半導体装置及びメモリシステムを提供することを目的とする。

実施形態のタイミング検出回路は、入力クロックの第１のエッジに同期した第１クロックと、前記入力クロックの第２のエッジに同期した第２クロックとを発生するクロック発生回路と、縦続接続された複数の遅延素子が行列状に配置されて構成された遅延回路であって、入力端から入力された前記第１クロックが縦続接続された前記遅延素子を順次伝達される遅延回路と、前記第２クロックに基づいて、前記第１クロックが前記遅延回路のいずれの行を通過したかを検出して検出結果を示す第１のコードを出力する複数の第１ラッチと、奇数行を複数の組に分け、当該各組用として各列にそれぞれ設けられる複数の奇数行用カラム線であって、前記奇数行の各組に属する前記遅延素子のうち前記第１クロックが通過したカラムの前記遅延素子によって放電される奇数行用カラム線と、偶数行を複数の組に分け、当該各組用として各列にそれぞれ設けられる複数の偶数行用カラム線であって、前記偶数行の各組に属する前記遅延素子のうち前記第１クロックが通過したカラムの前記遅延素子によって放電される偶数行用カラム線と、前記複数の奇数行用カラム線のレベルに対する論理演算を行って第１演算結果を出力する第１論理演算回路と、前記複数の偶数行用カラム線のレベルに対する論理演算を行って第２演算結果を出力する第２論理演算回路と、前記第１演算結果が与えられ、前記第２クロックに基づいて、前記第１クロックが奇数行における前記遅延回路のいずれの列の前記遅延素子を通過したかを検出する複数の第２ラッチと、前記第２演算結果が与えられ、前記第２クロックに基づいて、前記第１クロックが偶数行における前記遅延回路のいずれの列の前記遅延素子を通過したかを検出する複数の第３ラッチと、前記第１のコードに基づいて前記第２ラッチの出力又は前記第３ラッチの出力の一方を選択して第２のコードを出力する複数のセレクタと、前記複数の奇数行用カラム線及び前記複数の偶数行用カラム線の充電を制御する制御回路と、を具備する。

本実施の形態に係る半導体装置を含むメモリシステムを示すブロック図。 本実施の形態の半導体装置を構成するタイミング検出回路を示す回路図。 比較例を示す回路図。 図３の比較例における動作を示すタイミングチャート。 横軸に時間をとり、縦軸にカラム線ＬＯ１，ＬＯ２，…の電圧、又はカラム線ＬＥｎ，ＬＥｎ－１，…の電圧をとって、比較例におけるリカバリ期間を説明するための波形図。 本実施の形態における動作を示すタイミングチャート。 横軸に時間をとり、縦軸に各カラム線ＬＯａの電圧、各カラム線ＬＥｂの電圧、各カラム線ＬＯｃの電圧、各カラム線ＬＥｄの電圧をとって、実施の形態におけるリカバリ期間の動作を説明するための波形図。 第２の実施の形態を示す回路図。 本実施の形態のタイミング検出回路を用いて入力クロックＣＬＫの周期を検出し、その周期に対して任意の比率の遅延を発生させることで、入力クロックＣＬＫに同期し、所定の逓倍数の出力を発生するＤＬＬ回路の一例を示すブロック図。 ローコード及びカラムコードを示す説明図。 ローコード及びカラムコードを示す説明図。 第３の実施の形態を示す回路図。

以下、図面を参照して本発明の一実施の形態について詳細に説明する。

図１は本実施の形態に係る半導体装置を含むメモリシステムを示すブロック図である。また、図２は本実施の形態の半導体装置を構成するタイミング検出回路を示す回路図である。

本実施の形態は、遅延素子を行列状に並べて、１行の複数の遅延素子に対して１つのローラッチを共用化して用いると共に１列の複数の遅延素子に対してカラムラッチを共用化して用いる構成としたタイミング検出回路において、列線（カラム線）を複数に分割することにより、タイミング検出の分解能を向上させることを可能にするものである。

本実施の形態は、不揮発性の半導体記憶装置であるＮＡＮＤフラッシュメモリとメモリコントローラとの間のインタフェース回路（ＮＡＮＤインタフェース回路）に適用する例を説明するが、各種インタフェース回路に適用可能であり、また、インタフェース回路に限らず、クロック発生回路、クロック再生回路、通信回路等の各種電子機器に適用可能である。なお、 インタフェース回路は、NANDフラッシュメモリやメモリコントローラとは別のインタフェースチップに設けられてもよい。

例えば、本実施の形態のタイミング検出回路は、クロックの立ち上がり及び立ち下がりのタイミングを検出することができ、検出結果をＤＬＬを構成するレプリカディレイに与えることで、入力クロックに同期した出力クロックを発生させることも可能である。また、例えば、本実施の形態は、クロックの立ち上がり及び立ち下がりのタイミングの検出結果を用いて、デューティ比を調整するデューティサイクルコレクタにも用いることができる。あるいは、本実施の形態は、温度変化によるクロックの周期の変化を検出する回路としても利用可能である。

図１のメモリシステムにおいて、ホスト１とメモリコントローラ２とは、所定のインタフェースを介して接続される。例えば、このインタフェースとしては、ｅＭＭＣ（embedded Multi Media Card）のパラレルインタフェース、ＰＣＩｅ（Peripheral Component Interconnect-Express）のシリアル拡張インタフェース、Ｍ－ＰＨＹの高速シリアルインタフェース等の各種インタフェースが採用される。なお、ホスト１及びメモリコントローラ２には、これらの各種インタフェースを採用したインタフェース回路が内蔵されている。

メモリコントローラ２とＮＡＮＤ型フラッシュメモリ４とは、ＮＡＮＤインタフェース回路３を介して接続される。ＮＡＮＤＩ／Ｆ回路３は、例えば、トグル・ダブルデータレート（ToggleDDR）等の高速データ転送モードやオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）等の各種インタフェースを採用しており、メモリコントローラ２とＮＡＮＤ型フラッシュメモリ４との間でデータの転送を行う。

ホスト１は、メモリコントローラ２に対して、書き込みや読み出しのリクエストを発生する。メモリコントローラ２は、ホストからのリクエストに従ってＮＡＮＤ型フラッシュメモリ４へのデータの書き込み及びＮＡＮＤ型フラッシュメモリ４からのデータの読み出しを制御する。

メモリコントローラ２とＮＡＮＤ型フラッシュメモリ４とは、ＮＡＮＤＩ／Ｆ回路３を介して、例えば、データを含む各信号の送受信を行うための信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、チップイネーブル信号ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号ＷＰ等の各種信号の伝送を行う。

ＮＡＮＤＩ／Ｆ回路３は、ＤＬＬ回路３ａを有している。ＤＬＬ回路３ａは、タイミング検出回路３ｂを有しており、タイミング検出回路３ｂは、入力クロックの立ち上がりや立ち下がりエッジのタイミングを検出する。ＤＬＬ回路３ａは、タイミング検出回路３ｂによるタイミング検出結果に基づいて、メモリコントローラ２からの各種クロックに同期し、例えばデューティ比が５０％の各種クロックを発生することができる。

なお、ＮＡＮＤＩ／Ｆ回路３を省略し、メモリコントローラ２及びＮＡＮＤ型フラッシュメモリ４に、ＮＡＮＤＩ／Ｆ回路３と同様の機能を有するインタフェース回路を内蔵してもよい。本実施の形態は、ＮＡＮＤＩ／Ｆ回路３に適用されるだけでなく、ホスト１，メモリコントローラ２，ＮＡＮＤ型フラッシュメモリ４に内蔵される各種インタフェース回路に適用してもよい。

（タイミング検出回路の構成）
図２はタイミング検出回路３ｂの具体的な構成の一例を示している。また、図３は比較例を示す回路図である。なお、図２及び図３において同一の構成要素には同一符号を付し、同一構成については重複する説明を省略するものとする。

図２及び図３において、タイミング検出回路３ｂには、タイミング検出回路３ｂの全体を制御する制御回路１１が設けられている。制御回路１１は、ＣＰＵ（Central Processing Unit）やＦＰＧＡ（Field Programmable Gate Array）等を用いたプロセッサによって構成されていてもよく、図示しないメモリに記憶されたプログラムに従って動作して各部を制御するものであってもよいし、ハードウェアの電子回路で機能の一部又は全部を実現するものであってもよい。

入力クロックＣＬＫは、クロック発生回路１２に入力される。クロック発生回路１２は、入力クロックＣＬＫのエッジでクロックＤＬＹＩＮを発生し、次の入力クロックＣＬＫのエッジでクロックＤＥＴＣＬＫを発生する。クロック発生回路１２からのクロックＤＬＹＩＮは、太線にて示す遅延線に出力される。

遅延回路としての遅延線は、複数の遅延素子Ｄ１１，Ｄ１２，…，Ｄ１ｎ，Ｄ２ｎ，Ｄ２ｎ－１，…，Ｄ２２，Ｄ２１，Ｄ３１，Ｄ３２，…（以下、これらを区別する必要がない場合には遅延素子Ｄという）が縦続接続されて構成され、遅延線がつづら折りに折り返されることで、各遅延素子Ｄが行列状に配置される。

各遅延素子Ｄについては、遅延線の各行（以下、ロー（ＲＯＷ）ともいう）を表す添え字（１，２，３，…，ｍ）と各列（以下、カラム（COLUMN）ともいう）を表す添え字（１，２，３，…，ｎ）によって、いずれの行のいずれの列に属するかを示すものとする。例えば、図２及び図３の下から２行目で左から３列目の遅延素子は、添え字２３を付してＤ２３と表す。図２及び図３では後述する伝搬検出回路Ｂについても、２桁の添え字によって、伝搬検出回路Ｂが属する行列の位置を示す。なお、図2及び図3では遅延線は４行目まで示しているが、必要に応じて遅延線は適宜の行数に設定される。

図２及び図３では、第１から第ｎカラムのｎ本のカラムを有する例を示している。なお、図２及び図３では、同一カラムに属する遅延素子Ｄは、図面上は奇数行と偶数行とで垂直方向に１段ずれた位置に示してある。また、行方向及び列方向のいずれも、添え字の奇数偶数に応じて奇数行、偶数行、奇数列、偶数列というものとする。

遅延線が折り返す部分の奇数行の各遅延素子Ｄ１ｎ，Ｄ３ｎ…とこれらの各遅延素子に隣接する偶数行の遅延素子Ｄ２ｎ，Ｄ４ｎ，…との各接続点は、ロー線Ｒ１，Ｒ３，…にそれぞれ接続される。同様に、遅延線が折り返す部分の偶数行の遅延素子Ｄ２１，Ｄ４１，…とこれらの各遅延素子に隣接する奇数行の遅延素子Ｄ３１，Ｄ５１，…との各接続点は、ロー線Ｒ２，Ｒ４，…にそれぞれ接続される。

図２及び図３では、各ロー線Ｒ１，Ｒ２，…（以下、これらを区別する必要がない場合にはロー線Ｒという）は、それぞれ、ローラッチＤＲ１，ＤＲ２，…（以下、これらを区別する必要がない場合にはローラッチＤＲという）のデータ端Ｄに接続される。第１ラッチとしてのローラッチＤＲには、クロック発生回路１２からクロックＤＥＴＣＬＫが与えられており、ローラッチＤＲは、クロックＤＥＴＣＬＫがハイレベル（以下、“Ｈ”という）になると、それぞれのデータ端Ｄに接続されたロー線Ｒのレベルを出力端Ｑから出力する。ローラッチＤＲの出力は第１のコードであるローコードとして制御回路１１に供給されると共に、セレクタ制御回路１３に供給される。

図３において、各カラムには、奇数行用のカラム線ＬＯ１，ＬＯ２，…，ＬＯｎ（以下、これらを区別する必要がない場合にはカラム線ＬＯという）と偶数行用のカラム線ＬＥ１，ＬＥ２，…，ＬＥｎ（以下、これらを区別する必要がない場合にはカラム線ＬＥという）とが設けられている。

奇数行の各遅延素子Ｄ１１，Ｄ１２，…，Ｄ３１，Ｄ３２，…は、それぞれ、インバータ及びスイッチにより構成される伝搬検出回路Ｂ１１，Ｂ１２，…，Ｂ３１，Ｂ３２，…を介してカラム線ＬＯ１，ＬＯ２，…に接続される。なお、同一カラムの伝搬検出回路Ｂ１１，Ｂ１２，…，Ｂ３１，Ｂ３２，…は、同一のカラム線ＬＯ１，ＬＯ２，…に共通接続される。

同様に、偶数行の各遅延素子Ｄ２１，Ｄ２２，…，Ｄ４１，Ｄ４２，…は、それぞれ、インバータ及びスイッチにより構成される伝搬検出回路Ｂ２１，Ｂ２２，…，Ｂ４１，Ｂ４２，…を介してカラム線ＬＥ１，ＬＥ２，…に接続される。なお、同一カラムの伝搬検出回路Ｂ２１，Ｂ２２，…，Ｂ４１，Ｂ４２，…は、同一のカラム線ＬＯ１，ＬＯ２，…に共通接続される。

図３では、各カラム線ＬＯ１，ＬＯ２，…は、それぞれ、カラムラッチＤＣＯ１，ＤＣＯ２，…（以下、これらを区別する必要がない場合にはカラムラッチＤＣＯという）のデータ端Ｄに接続される。また、各カラム線ＬＥ１，ＬＥ２，…は、それぞれ、カラムラッチＤＣＥ１，ＤＣＥ２，…（以下、これらを区別する必要がない場合にはカラムラッチＤＣＥという）のデータ端Ｄに接続される。カラムラッチＤＣＯ，ＤＣＥには、クロック発生回路１２からクロックＤＥＴＣＬＫが与えられている。カラムラッチＤＣＯは、クロックＤＥＴＣＬＫが“Ｈ”になると、それぞれのデータ端Ｄに接続されたカラム線ＬＯのレベルを反転させて出力端Ｑから出力する。また、カラムラッチＤＣＥは、クロックＤＥＴＣＬＫが“Ｈ”になると、それぞれのデータ端Ｄに接続されたカラム線ＬＥのレベルを反転させて出力端Ｑから出力する。

図２及び図３において、カラムラッチＤＣＯ１，ＤＣＯ２，…，ＤＣＯｎの出力は、セレクタＳ１，Ｓ２，…，Ｓｎに供給され、カラムラッチＤＣＥ１，ＤＣＥ２，…，ＤＣＥｎの出力は、セレクタＳｎ，Ｓｎ－２，…，Ｓ１に供給される。

セレクタＳ１，Ｓ２，…，Ｓｎにより構成されるセレクタ群Ｓは、セレクタ制御回路１３に制御されて、カラムラッチＤＣＯ又はＤＣＥの出力を選択して第２のコードであるカラムコードとして制御回路１１に出力する。セレクタ制御回路１３は、ローラッチＤＲの出力によってクロックＤＬＹＩＮが奇数行の遅延素子Ｄまで伝達されたか偶数行の遅延素子Ｄまで伝達されたかを判定し、奇数行の遅延素子Ｄまで伝達されている場合には、セレクタＳ１，Ｓ２，…にカラムラッチＤＣＯの出力を選択させ、偶数行の遅延素子Ｄまで伝達されている場合には、セレクタＳ１，Ｓ２，…にカラムラッチＤＣＥの出力を選択させる。

制御回路１１は、伝搬検出回路Ｂ１１，Ｂ１２，…（以下、これらを区別する必要がない場合には、伝搬検出回路Ｂという）のスイッチを制御すると共に、カラム線ＬＯ，ＬＥの充電を制御することにより、ローコード及びカラムコードによって、入力クロックＣＬＫのクロック周期で発生するエッジタイミングを検出するようになっている。なお、制御回路１１は、この検出結果をＤＬＬ回路３ａの図示しないレプリカディレイに与えることで、ＤＬＬ回路３ａから入力クロックＣＬＫに同期したクロックを発生させるようになっている。

（比較例における検出）
図４は図３の比較例における動作を示すタイミングチャートである。

図３の比較例においては、タイミング検出に先だって、制御回路１１は、１行目及び２行目の伝搬検出回路Ｂの各スイッチをオンにする。また、制御回路１１は、カラム線ＬＯ，ＬＥを“Ｈ”に充電する（図４参照）。初期状態では、遅延素子Ｄの出力端はローレベル（以下、“Ｌ”という）である。１行目及び２行目の遅延素子Ｄの“Ｌ”出力は、各伝搬検出回路Ｂのインバータによって“Ｈ”に反転される。即ち、初期状態では、カラム線ＬＯ，ＬＥは“Ｈ”のままであり、カラムラッチＤＣＯ，ＤＣＥの入力は“Ｌ”のままである。

この状態で、クロック発生回路１２は、入力クロックＣＬＫの立ち上がりエッジを検出すると、“Ｈ”のクロックＤＬＹＩＮを遅延線に出力する。クロックＤＬＹＩＮは遅延線に伝達されて各遅延素子Ｄを通過する。クロックＤＬＹＩＮが遅延素子Ｄを通過することにより、その遅延素子Ｄの出力は“Ｈ”となり、その遅延素子Ｄに接続された伝搬検出回路Ｂのインバータ出力が“Ｌ”となって、カラム線ＬＯ，ＬＥは“Ｈ”から“Ｌ”に変化する。

例えば、クロックＤＬＹＩＮが遅延素子Ｄ１４を通過した時点では、カラム線ＬＯ１～ＬＯ４は“Ｌ”であり、カラム線ＬＯ５～ＬＯｎ及びカラム線ＬＥ１～ＬＥｎは“Ｈ”のままである。また、例えば、クロックＤＬＹＩＮが遅延素子Ｄ２４を通過した時点では、カラム線ＬＥｎ～ＬＥ４は“Ｈ”から“Ｌ”に変化しており、カラム線ＬＥ３～ＬＥ１は“Ｈ”のままである。

即ち、奇数行については１カラム目からクロックＤＬＹＩＮが遅延素子Ｄを通過したカラムまでのカラム線ＬＯが“Ｈ”から“Ｌ”に変化し、偶数行についてはｎカラム目からクロックＤＬＹＩＮが遅延素子Ｄを通過したカラムまでのカラム線ＬＥが“Ｈ”から“Ｌ”に変化する。また、クロックＤＬＹＩＮが１行目の最後の遅延素子Ｄ１ｎを通過すると、ロー線Ｒ１が“Ｈ”となり、クロックＤＬＹＩＮが２行目の最後の遅延素子Ｄ２１を通過すると、ロー線Ｒ２が“Ｈ”となる。即ち、クロックＤＬＹＩＮが１行の遅延素子Ｄを通過する毎に、各ロー線Ｒ１，Ｒ２，…が順次“Ｈ”となる。

クロック発生回路１２は、クロックＤＬＹＩＮを発生させた次の入力クロックＣＬＫの立ち上がりエッジを検出すると、“Ｈ”のクロックＤＥＴＣＬＫを発生する。クロックＤＥＴＣＬＫは、カラムラッチＤＣＯ，ＤＣＥ及びローラッチＤＲに供給される。カラムラッチＤＣＯ，ＤＣＥ及びローラッチＤＲは、“Ｈ”のクロックＤＥＴＣＬＫが入力されると、データ端Ｄのレベルを取り込んで出力する。

例えば、１行目の遅延素子Ｄ１４までクロックＤＬＹＩＮが通過した時点でクロックＤＥＴＣＬＫが発生すると、カラムラッチＤＣＯ１～ＤＣＯ４の出力が“Ｈ”となり、他のカラムラッチＤＣＯ５～ＤＣＯｎ及びカラムラッチＤＣＥの出力は“Ｌ”のままとなる。また、この場合には、ローラッチＤＲの出力は全て“Ｌ”であり、セレクタ制御回路１３は、カラムラッチＤＣＯの出力をセレクタ群Ｓの各セレクタＳ１～Ｓｎに選択させる。こうして、この場合には、クロックＤＬＹＩＮの発生からクロックＤＥＴＣＬＫの発生までにクロックＤＬＹＩＮが４個の遅延素子Ｄを通過する時間が経過したことを示すカラムコード及びローコードが制御回路１１に与えられる。

また、例えば、第２行の遅延素子Ｄ２４をクロックＤＬＹＩＮが通過した時点でクロックＤＥＴＣＬＫが発生すると、カラムラッチＤＣＥｎ～ＤＣＥ４の出力が“Ｈ”となり、カラムラッチＤＣＥ３～ＤＣＥ１の出力は“Ｌ”のままとなる。また、この場合には、ローラッチＤＲ１の出力は“Ｈ”で他のローラッチＤＲの出力は“Ｌ”である。セレクタ制御回路１３は、ローラッチＤＲの出力に基づいて、カラムラッチＤＣＥの出力をセレクタ群Ｓの各セレクタＳ１～Ｓｎに選択させる。こうして、この場合には、クロックＤＬＹＩＮの発生からクロックＤＥＴＣＬＫの発生までにクロックＤＬＹＩＮが２ｎ－３個の遅延素子Ｄを通過する時間が経過したことを示すカラムコード及びローコードが制御回路１１に与えられる。

ところで、図２及び図３のタイミング検出は、カラム線ＬＯ，ＬＥが放電して“Ｌ”に変化することを検出することによって、クロックＤＬＹＩＮが何カラム目の遅延素子Ｄに到達したかを検出する手法を採用している。カラム線ＬＯ，ＬＥは、クロックＤＬＹＩＮが遅延素子Ｄを通過することによって“Ｈ”から“Ｌ”に変化する。従って、クロックＤＬＹＩＮが各行の全ての遅延素子Ｄを通過することによってカラム線ＬＯ，ＬＥが放電した後、次の行におけるクロックＤＬＹＩＮの通過を検出するために、カラム線ＬＯ，ＬＥを“Ｈ”に再充電しておく必要がある。放電したカラム線ＬＯ，ＬＥの再充電に要する期間（以下、リカバリ期間という）として十分な期間を確保するために、図３の比較例では、奇数行と偶数行とで異なるカラム線ＬＯ，ＬＥを用いてタイミング検出を行う。

即ち、図４に示すように、制御回路１１は、クロックＤＥＴＣＬＫが１行目の遅延素子Ｄ１ｎを通過してロー線Ｒ１が“Ｈ”になると、“Ｌ”となったカラム線ＬＯを“Ｈ”に再充電し、クロックＤＥＴＣＬＫが２行目の遅延素子Ｄ２１を通過してロー線Ｒ２が“Ｈ”になると、“Ｌ”となったカラム線ＬＥを“Ｈ”に再充電する。以後同様に、制御回路１１は、クロックＤＬＹＩＮが奇数行の全遅延素子Ｄを通過する毎に、カラム線ＬＯを“Ｈ”に再充電し、偶数行の全遅延素子Ｄを通過する毎に、カラム線ＬＥを“Ｈ”に再充電する。即ち、図３の比較例では、リカバリ期間として、クロックＤＬＹＩＮが約２行分の遅延素子Ｄを通過する時間が確保される。

なお、制御回路１１は、クロックＤＥＴＣＬＫが１行目の遅延素子Ｄ１ｎを通過すると、１行目の伝搬検出回路Ｂのスイッチをオフにすると共に、３行目の伝搬検出回路Ｂのスイッチをオンにする。また、制御回路１１は、クロックＤＥＴＣＬＫが２行目の遅延素子Ｄ２１を通過すると、２行目の伝搬検出回路Ｂのスイッチをオフにすると共に、４行目の伝搬検出回路Ｂのスイッチをオンにする。以後同様に、制御回路１１は、クロックＤＬＹＩＮがｍ行目の全遅延素子Ｄを通過する毎に、当該ｍ行目の伝搬検出回路Ｂのスイッチをオフにすると共に、ｍ＋２行目の伝搬検出回路Ｂのスイッチをオンにする。

（比較例の課題）
ところで、比較例では、クロック周期をデジタルコードに変換する際の分解能を高めることが困難であるという問題点がある。図３のタイミング検出回路は、遅延素子Ｄの１段分の遅延時間により分解能が規定される。従って、分解能を向上させようとする場合、遅延素子Ｄの遅延時間を短縮する必要がある。遅延素子Ｄの遅延時間を短縮した場合、クロックＤＬＹＩＮが１行の遅延素子Ｄを通過する時間、即ち、カラム線ＬＯ，カラム線ＬＥの放電時間が短縮される。つまり、図３の比較例では、カラム線ＬＯ，ＬＥの放電期間に、カラム線ＬＥ，ＬＯが充電されることから（図４参照）、リカバリ期間として確保可能な時間が短縮されてしまう。

図５は横軸に時間をとり、縦軸にカラム線ＬＯ１，ＬＯ２，…の電圧、又はカラム線ＬＥｎ，ＬＥｎ－１，…の電圧をとって、比較例におけるリカバリ期間を説明するための波形図である。図５の例は遅延素子Ｄの１段分の遅延時間を比較的短くした場合の例を示している。図５の例では、遅延素子Ｄの遅延時間が短縮されていることから、リカバリ期間が短縮されてしまい、カラム線ＬＯ及びカラム線ＬＥの充電が完了する前に、放電が開始されるカラムが存在することを示している。十分な電圧に充電される前にカラム線ＬＯ，ＬＥの放電が開始される結果、クロックＤＬＹＩＮ通過後の比較的早いタイミングで“Ｌ”となるカラム線ＬＯ，ＬＥが発生し、タイミング検出の精度が悪化する。

なお、この問題を回避するために、行方向の段数を短くしてカラム線ＬＯ，ＬＥの負荷容量を削減することで充電時間を短縮する方法が考えられるが、この場合には、タイミング検出可能な最長周期が制限されてしまう。また、カラム方向の段数を多くすることにより、確保可能なリカバリ期間を長くする方法も考えられるが、この場合にはカラムラッチＤＣＯ，ＤＣＥの数が増加するという欠点がある。

（構成）
そこで、本実施の形態においては、カラム線を複数に分割することにより、上記問題点を解決する。

図２において、遅延線及び遅延素子Ｄの構成、各遅延素子Ｄの出力端に接続された伝搬検出回路Ｂの構成は図３の比較例と同様である。また、図２において、制御回路１１、クロック発生回路１２、セレクタ制御回路１３、ローラッチＤＲ、カラムラッチＤＣＯ，ＤＣＥ、セレクタ群Ｓの構成も図３の比較例と同様である。

本実施の形態においては、図２に示すように、各カラム線を２つに分割すると共に、第１論理演算回路としてのＮＡＮＤ回路ＮＯ１，ＮＯ２，…，ＮＯｎ（以下、これらを区別する必要がない場合にはＮＡＮＤ回路ＮＯという）、第２論理演算回路としてのＮＡＮＤ回路ＮＥ１，ＮＥ２，…，ＮＥｎ（以下、これらを区別する必要がない場合にはＮＡＮＤ回路ＮＥという）を追加した点が図３の比較例と異なる。

即ち、本実施の形態では、奇数行を複数（図２では２つ）の組に分割し、各組に対応するカラム線を組数だけ各列に配置すると共に、偶数行を複数（図２では２つ）の組に分割し、各組に対応するカラム線を組数だけ各列に配置する。

例えば、図２では、図３の奇数行に対応したカラム線ＬＯを２つの組に分割して、（４ｍ＋１）（ｍは０以上の整数）行の組に対応するカラム線ＬＯａ１，ＬＯａ２，…，ＬＯａｎ（以下、これらを区別する必要かない場合にはカラム線ＬＯａという）と（４ｍ＋３）行の組に対応するカラム線ＬＯｃ１，ＬＯｃ２，…，ＬＯｃｎ（以下、これらを区別する必要かない場合にはカラム線ＬＯｃという）とを採用する。

また、図２では、図３の偶数行に対応したカラム線ＬＥを２つの組に分割して、（４ｍ＋２）行の組に対応するカラム線ＬＥｂ１，ＬＥｂ２，…，ＬＥｂｎ（以下、これらを区別する必要かない場合にはカラム線ＬＥｂという）と（４ｍ＋４）行の組に対応するカラム線ＬＥｄ１，ＬＥｄ２，…，ＬＥｄｎ（以下、これらを区別する必要かない場合にはカラム線ＬＥｄという）とを採用する。

カラム線ＬＯａは、（４ｍ＋１）行の伝搬検出回路Ｂに接続されると共に、ＮＡＮＤ回路ＮＯの一方入力端に接続され、カラム線ＬＯｃは、（４ｍ＋３）行の伝搬検出回路Ｂに接続されると共に、ＮＡＮＤ回路ＮＯの他方入力端に接続される。

カラム線ＬＥｂは、（４ｍ＋２）行の伝搬検出回路Ｂに接続されると共に、ＮＡＮＤ回路ＮＥの一方入力端に接続され、カラム線ＬＥｄは、（４ｍ＋４）行の伝搬検出回路Ｂに接続されると共に、ＮＡＮＤ回路ＮＥの他方入力端に接続される。

ＮＡＮＤ回路ＮＯ１，ＮＯ２，…ＮＯｎは、それぞれ２入力のＮＡＮＤ演算を行って、演算結果を第２ラッチとしてのカラムラッチＤＣＯ１，ＤＣＯ２，…，ＤＣＯｎのデータ端Ｄに与える。また、ＮＡＮＤ回路ＮＥ１，ＮＥ２，…ＮＶｎは、それぞれ２入力のＮＡＮＤ演算を行って、演算結果を第３ラッチとしてのカラムラッチＤＣＥ１，ＤＣＥ２，…，ＤＣＥｎのデータ端Ｄに与える。

このように、ＮＡＮＤ回路ＮＯにより、（４ｍ＋１）行用のカラム線ＬＯａと（４ｍ＋３）行のカラム線ＬＯｃのレベルを検出して検出結果をカラムラッチＤＣＯに与え、ＮＡＮＤ回路ＮＥにより、（４ｍ＋２）行用のカラム線ＬＥｂと（４ｍ＋４）行のカラム線ＬＥｄのレベルを検出して検出結果をカラムラッチＤＣＥに与える構成にしていることから、図３の比較例に対してカラム線を分割した場合においても、比較例と同数のカラムラッチＤＣＯ，ＤＣＥによってタイミング検出を可能にしている。

（作用）
次に、このように構成された実施の形態の動作について、図６及び図７を参照して説明する。図６は本実施の形態における動作を示すタイミングチャートである。また、図７は横軸に時間をとり、縦軸に各カラム線ＬＯａの電圧、各カラム線ＬＥｂの電圧、各カラム線ＬＯｃの電圧、各カラム線ＬＥｄの電圧をとって、実施の形態におけるリカバリ期間の動作を説明するための波形図である。

制御回路１１は、入力クロックＣＬＫのクロック発生回路１２への入力前の初期状態において、１行目から４行目までの伝搬検出回路Ｂの各スイッチをオンにする。また、制御回路１１は、カラム線ＬＯａ，ＬＯｃ，ＬＥｂ，ＬＥｄを“Ｈ”に充電する（図６参照）。この初期状態では、遅延素子Ｄの出力端は“Ｌ”である。１行目から４行目の各遅延素子Ｄの“Ｌ”出力は、各伝搬検出回路Ｂのインバータによって“Ｈ”に反転される。即ち、初期状態では、カラム線ＬＯａ，ＬＯｃ，ＬＥｂ，ＬＥｄは“Ｈ”のままである。従って、初期状態では、ＮＡＮＤ回路ＮＯ，ＮＥの全入力は“Ｈ”であり、カラムラッチＤＣＯ，ＤＣＥのデータ端Ｄには“Ｌ”が印加されている。

制御回路１１は、クロック発生回路１２に入力クロックＣＬＫを与える。クロック発生回路１２は、入力クロックＣＬＫの立ち上がりエッジを検出すると、“Ｈ”のクロックＤＬＹＩＮを遅延線に出力する。クロックＤＬＹＩＮは遅延線に伝達されて各遅延素子Ｄを通過する。クロックＤＬＹＩＮが遅延素子Ｄを通過することにより、その遅延素子Ｄの出力は“Ｈ”となり、その遅延素子Ｄに接続された伝搬検出回路Ｂのインバータ出力が“Ｌ”となって、カラム線ＬＯａ，ＬＯｃ，ＬＥｂ，ＬＥｄを“Ｈ”から“Ｌ”に変化させる。

例えば、クロックＤＬＹＩＮが遅延素子Ｄ１４を通過した時点では、カラム線ＬＯａ１～ＬＯａ４は“Ｈ”から“Ｌ”に変化しており、カラム線ＬＯａ５～ＬＯａｎ及びカラム線ＬＥｂ，ＬＯｃ，ＬＥｄは“Ｈ”のままである。従って、この時点では、ＮＡＮＤ回路ＮＯ１～ＮＯ４の出力は“Ｈ”であり、ＮＡＮＤ回路ＮＯ５～ＮＯｎの出力は“Ｌ”である。また、例えば、クロックＤＬＹＩＮが遅延素子Ｄ２４を通過した時点では、カラム線ＬＥｂｎ～ＬＥｂ４は“Ｈ”から“Ｌ”に変化し、カラム線ＬＥｂ３～ＬＥｂ１は“Ｈ”のままである。従って、この時点では、ＮＡＮＤ回路ＮＥｎ～ＮＥ４の出力は“Ｈ”であり、ＮＡＮＤ回路ＮＥ３～ＮＥ１の出力は“Ｌ”である。

また、クロックＤＬＹＩＮが１行目の最後の遅延素子Ｄ１ｎを通過すると、ロー線Ｒ１が“Ｈ”となり、クロックＤＬＹＩＮが２行目の最後の遅延素子Ｄ２１を通過すると、ロー線Ｒ２が“Ｈ”となる。即ち、クロックＤＬＹＩＮが１行の遅延素子Ｄを通過する毎に、各ロー線Ｒ１，Ｒ２，…が順次“Ｈ”となる。

制御回路１１は、このロー線Ｒの変化に基づいて、クロックＤＬＹＩＮが通過した後のカラム線を“Ｌ”から“Ｈ”に再充電する（図示省略）。即ち、クロックＤＬＹＩＮが遅延素子Ｄ１ｎを通過するとロー線Ｒ１が“Ｈ”となり、このロー線Ｒ１の変化に基づいて、制御回路１１は、全カラム線ＬＯａを“Ｌ”から“Ｈ”に再充電する。同様に、クロックＤＬＹＩＮの通過によってロー線Ｒ２，Ｒ３，…が“Ｈ”となる毎に、制御回路１１は、カラム線ＬＥｂ，ＬＯｃ，ＬＥｄを順次再充電する。

例えば、クロックＤＬＹＩＮが遅延素子Ｄ３４を通過した時点では、カラム線ＬＯｃ１～ＬＯｃ４は“Ｈ”から“Ｌ”に変化しており、カラム線ＬＯｃ５～ＬＯｃｎは“Ｈ”のままである。従って、この時点では、ＮＡＮＤ回路ＮＯ１～ＮＯ４の出力は“Ｈ”であり、ＮＡＮＤ回路ＮＯ５～ＮＯｎの出力は“Ｌ”である。また、例えば、クロックＤＬＹＩＮが遅延素子Ｄ４４を通過した時点では、カラム線ＬＥｄｎ～ＬＥｄ４は“Ｈ”から“Ｌ”に変化し、カラム線ＬＥｄ３～ＬＥｄ１は“Ｈ”のままである。従って、この時点では、ＮＡＮＤ回路ＮＥｎ～ＮＥ４の出力は“Ｈ”であり、ＮＡＮＤ回路ＮＥ３～ＮＥ１の出力は“Ｌ”である。

クロックＤＬＹＩＮが１行目から４行目の遅延線を通過し、５行目の遅延素子Ｄに到達すると、クロックＤＬＹＩＮの遅延素子Ｄの通過に応じてカラム線ＬＯａ１，ＬＯａ２，…が順次“Ｈ”から“Ｌ”に変化し、クロックＤＬＹＩＮが６行目の遅延素子Ｄに到達すると、クロックＤＬＹＩＮの遅延素子Ｄの通過に応じてカラム線ＬＥｂｎ，ＬＥｂｎ－１，…が順次“Ｈ”から“Ｌ”に変化する。以後同様の動作が行われる。

即ち、（４ｍ＋１）奇数行については１カラム目からクロックＤＬＹＩＮが遅延素子Ｄを通過したカラムまでのカラム線ＬＯａが“Ｈ”から“Ｌ”に変化し、（４ｍ＋３）奇数行については１カラム目からクロックＤＬＹＩＮが遅延素子Ｄを通過したカラムまでのカラム線ＬＯｃが“Ｈ”から“Ｌ”に変化し、（４ｍ＋２）偶数行についてはｎカラム目からクロックＤＬＹＩＮが遅延素子Ｄを通過したカラムまでのカラム線ＬＥｂが“Ｈ”から“Ｌ”に変化し、（４ｍ＋４）偶数行についてはｎカラム目からクロックＤＬＹＩＮが遅延素子Ｄを通過したカラムまでのカラム線ＬＥｄが“Ｈ”から“Ｌ”に変化する。

クロック発生回路１２は、クロックＤＬＹＩＮを発生させた次の入力クロックＣＬＫの立ち上がりエッジを検出すると、“Ｈ”のクロックＤＥＴＣＬＫを発生する。クロックＤＥＴＣＬＫは、カラムラッチＤＣＯ，ＤＣＥ及びローラッチＤＲに供給される。カラムラッチＤＣＯ，ＤＣＥ及びローラッチＤＲは、“Ｈ”のクロックＤＥＴＣＬＫが入力されると、データ端Ｄのレベルを取り込んで出力する。

例えば、１行目の遅延素子Ｄ１４までクロックＤＬＹＩＮが通過した時点でクロックＤＥＴＣＬＫが発生すると、カラムラッチＤＣＯはＮＡＮＤ回路ＮＯの出力を取り込んで出力し、カラムラッチＤＣＥはＮＡＮＤ回路ＮＥの出力を取り込んで出力する。この時点では、奇数行のローラッチＤＲ１の出力は“Ｌ”であり、セレクタ制御回路１３は、各セレクタＳ１，Ｓ２，…に、ＮＯ１，ＮＯ２，…の出力を選択させる。従って、セレクタ群Ｓからは、セレクタＳ１～Ｓ４の出力が“Ｈ”でセレクタＳ５～Ｓｎの出力が“Ｌ”となるカラムコードが出力される。制御回路１１は、ローラッチＤＲ及びセレクタ群Ｓの出力により、クロックＤＬＹＩＮの発生からクロックＤＥＴＣＬＫの発生までにクロックＤＬＹＩＮが４個の遅延素子Ｄを通過する時間が経過したことを示すカラムコード及びローコードを取得する。

例えば、２行目の遅延素子Ｄ２４をクロックＤＬＹＩＮが通過した時点でクロックＤＥＴＣＬＫが発生するものとする。この時点では、奇数行のローラッチＤＲ１の出力が“Ｈ”であり、セレクタ制御回路１３は、各セレクタＳ１，Ｓ２，…に、ＮＥ１，ＮＥ２，…の出力を選択させる。従って、セレクタ群Ｓからは、セレクタＳｎ～Ｓ４の出力が“Ｈ”でセレクタＳ３～Ｓ１の出力が“Ｌ”となるカラムコードが出力される。制御回路１１は、ローラッチＤＲ及びセレクタ群Ｓの出力により、クロックＤＬＹＩＮの発生からクロックＤＥＴＣＬＫの発生までにクロックＤＬＹＩＮが（２ｎ－３）個の遅延素子Ｄを通過する時間が経過したことを示すカラムコード及びローコードを取得する。

以後、同様の動作によって、制御回路１１は、クロックＤＬＹＩＮの発生からクロックＤＥＴＣＬＫの発生までにクロックＤＬＹＩＮが通過した遅延素子Ｄの数に応じたカラムコード及びローコードをタイミング検出結果として取得する。

本実施の形態においても、図３の比較例と同様に、カラム線ＬＯａ，ＬＥｂ，ＬＯｃ，ＬＥｄが放電して“Ｈ”から“Ｌ”に変化することを検出することによって、クロックＤＬＹＩＮが何カラム目の遅延素子Ｄに到達したかを検出する手法を採用している。

本実施の形態においても、図３の比較例と同様に、ｎカラムに対してそれぞれｎ個のカラムラッチＤＣＯ，ＤＣＥを用いていることから、図７に示すように、クロックＤＬＹＩＮが約２行分の遅延素子Ｄを通過している期間をリカバリ期間として、各カラム線ＬＯａ，ＬＥｂ，ＬＯｃ，ＬＥｄの再充電を行う必要がある。この場合において、本実施の形態においては、クロックＤＬＹＩＮが約２行分の遅延素子Ｄを通過するリカバリ期間には、ＮＡＮＤ回路ＮＯ，ＮＥが入力端が“Ｈ”であると判定可能なレベルまで各カラム線ＬＯａ，ＬＥｂ，ＬＯｃ，ＬＥｄが充電されていればよい。

本実施の形態においては、各カラム線ＬＯａ，ＬＥｂ，ＬＯｃ，ＬＥｄは、クロックＤＬＹＩＮが４行分の遅延素子Ｄを通過する毎に１回放電するのみであり、クロックＤＬＹＩＮが各行の全遅延素子Ｄを通過した後、約３行分の遅延素子Ｄを通過する期間までに、再充電を完了させればよい。即ち、再充電を完了させるための時間的な余裕として、図３の比較例の２倍の時間を確保することが可能となる。この結果、本実施の形態においては、行方向及び列方向の段数を変更することなく、比較例に対して遅延素子Ｄの遅延時間を短縮した場合でも、確実な動作が可能であり、タイミング検出の分解能を向上させることができる。

また、本実施の形態においては、カラム線ＬＯ，カラム線ＬＥにそれぞれ接続される遅延素子Ｄの個数が、図３の比較例に対して半分になっていることから、カラム線ＬＯ，ＬＥの寄生容量が削減される。これにより、タイミング検出の高速化も達成されるという効果がある。

なお、本実施の形態においては、カラム線を２つの組に分割する例を説明したが、分割数を大きくすることにより、再充電を完了させるための時間的な余裕を増大させることが可能であり、一層の高精度化及び高速化に寄与できる。

このように、本実施の形態においては、カラム線を複数の組に分割し、分割した各カラム線のレベルをＮＡＮＤ回路によってカラムラッチに供給する構成としていることから、各カラム線の充電周期を長くすることが可能であり、遅延素子の遅延時間を短縮した場合でも、タイミング検出可能な最長周期を短縮することなく、また、カラムラッチの個数を増加させることなく、タイミング検出の分解能を向上させることができる。

（第２の実施の形態）
図８は第２の実施の形態を示す回路図である。図８において図３と同一の構成要素には同一符号を付して説明を省略する。本実施の形態は、カラムコードとしてグレイコードを採用することにより、タイミングの検出速度を高速化するものである。

図３の比較例においては、出力するロー及びカラムコードが確定するまでに長時間を要するという問題点もあった。カラムコードを出力するためには、ローコードが確定した後、その結果を用いてセレクタ制御回路１３がセレクタ群Ｓを制御する必要がある。しかし、ローラッチＤＲは、クロックＤＥＴＣＬＫ入力によってローコードを出力するまでに、最大で１ｎｓほどの時間を要する。ローラッチＤＲからローコードが出力されるまでは、セレクタＳ１，Ｓ２，…によるカラムコードの取込みは待機する必要がある。この待機時間に加えて、カラムラッチＤＣＯ，ＤＣＥのメタステーブルを考慮して、後段の回路は更に長い待機時間が必要となる。結果的に、トータルの待機時間は、約２~３ｎｓに及ぶ。この待機時間は、高速な同期を必要とする半導体製品にとっては無視できない量の遅延であり、可能な限り短縮することが望ましい。

図８に示すように、本実施の形態においては、カラムラッチＤＣＯ，ＤＣＥとセレクタ群Ｓの各セレクタＳ１，Ｓ２，…，Ｓｎとの接続関係が図３の比較例と異なる。ＤＣＯ１，ＤＣＯ２，…，ＤＣＯｎの出力端Ｑからの出力は、それぞれセレクタＳ１，Ｓ２，…，Ｓｎの一方入力端に供給される。また、ＤＣＥ１，ＤＣＥ２，…，ＤＣＥｎの出力端Ｑからの出力は、反転された後、それぞれセレクタＳ１，Ｓ２，…，Ｓｎの他方入力端に供給される。

図９は本実施の形態のタイミング検出回路を用いて入力クロックＣＬＫの周期を検出し、その周期に対して任意の比率の遅延を発生させることで、入力クロックＣＬＫに同期し、所定の逓倍数の出力を発生するＤＬＬ回路の一例を示すブロック図である。

タイミング検出回路２１は、図８のタイミング検出回路と同一構成のタイミング検出回路である。タイミング検出回路２１は、入力クロックＣＬＫの立ち上がりエッジの間隔（入力クロックＣＬＫの周期）を検出する。タイミング検出回路２１は、ローコード及びカラムコードからなるタイミング検出結果を周期の情報としてデコード回路２２に出力する。デコード回路２２は、ローコード及びカラムコードを、周期を直接示すタイムコードにデコードして遅延量計算回路２３に出力する。

遅延量計算回路２３は、入力されたタイムコードによる周期を任意の倍率の周期に変換し、変換後の周期を示すタイムコードをエンコード回路２４に出力する。エンコード回路２４は、タイムコードをローコード及びカラムコードにエンコードしてレプリカディレイ２５に出力する。なお、このローコード及びカラムコードは、デコード回路２２のデコード処理に対応したものであり、デコード回路２２が生成したタイムコードをデコード回路２２に入力されたローコード及びカラムコードに逆変換する処理である。従って、遅延量計算回路２３における周期の変換倍率が１の場合には、エンコード回路２４の出力はデコード回路２２の入力と同じデータとなる。

レプリカディレイ２５は、タイミング検出回路２１の遅延線と同様の構成の遅延線を有する遅延回路２５ａを有する。即ち、遅延回路２５ａは、図８と同一の行列状に配置された遅延素子Ｄを有している。レプリカディレイ２５は、入力されたローコード及びカラムコードを遅延回路２５ａにセットすることにより、入力クロックＩＮをローコード及びカラムコードに応じた段数の遅延素子Ｄを通過させて出力クロックＯＵＴとして出力するように構成される。

この構成により、図９のＤＬＬ回路は、タイミング検出回路２１によって検出された周期を遅延量計算回路２３において設定した倍率の周期に変換し、入力クロックＩＮをこの周期の出力クロックＯＵＴに変換して出力する。入力クロックＩＮとして入力クロックＣＬＫを採用することにより、図９のＤＬＬ回路により、入力クロックＣＬＫを任意の倍数で逓倍した出力クロックＯＵＴを得ることができる。

次に、このように構成された実施の形態の作用について図１０及び図１１を参照して説明する。図１０及び図１１はローコード及びカラムコードを示す説明図である。

図１０は図３の比較例におけるローコード及びカラムコードを示している。図１０は遅延素子Ｄを２４行、１６列に配置して構成した遅延線を採用した場合の例を示している。

例えば、図３において、クロックＤＬＹＩＮが１行１列の遅延素子Ｄを通過した時点でクロックＤＥＴＣＬＫが発生するものとすると、カラムラッチＤＣＯ１の出力は論理値“１”となり、他のカラムラッチＤＣＯ２～ＤＣＯｎ及びカラムラッチＤＣＥ１～ＤＣＥｎの出力は論理値“０”となる。従って、ローラッチＤＲ１～ＤＲ２４からのローコードは全て論理値“０”となり、セレクタ群ＳからのカラムコードはセレクタＳ１のみが論理値“１”で他のセレクタＳ２～Ｓｎは論理値“０”となる。

クロックＤＥＴＣＬＫが発生するまでに、クロックＤＬＹＩＮが通過する遅延素子Ｄが増える毎に、“１”を出力するセレクタ群Ｓのセレクタが順次増加し、セレクタ群Ｓからのカラムコードは図１０に示すように変化する。また、クロックＤＬＹＩＮが遅延素子Ｄ１ｎ，Ｄ２１，Ｄ３ｎ，Ｄ４１，…を通過する毎に、ローラッチＤＲ１～ＤＲ２４の出力は順次“１”となり、ローコードは図１０に示すように変化する。

図１０の例では奇数行と偶数行との切換り時において、ローラッチＤＲの出力が“０”から“１”に切換る前に、セレクタ群Ｓがローコードを出力すると、カラムコード及びローコードによって与えられるタイミング検出結果は、遅延線の１行分だけ短い時間を示すものとなる。上述したように、ローラッチＤＲの出力の遅延を考慮すると、正確なタイミング検出結果を出力するためには、上述した１ｎｓの待機時間後にセレクタ群Ｓからローコードを出力する必要があり、タイミングの検出速度が低くなる。

図１１は本実施の形態におけるローコード及びカラムコードを示している。

本実施の形態においては、セレクタ群Ｓは、上述したローラッチＤＲによる待機時間を無視してローコードを出力する。この場合において、奇数行については、遅延線の各行の端部のカラムを除く各カラム位置の遅延素子ＤをクロックＤＬＹＩＮが通過する場合には、カラムコード及びローコードの出力動作は、図３の比較例と同様である。

即ち、奇数行においては、クロックＤＥＴＣＬＫが発生するまでに、クロックＤＬＹＩＮが通過する遅延素子Ｄが増える毎に、“１”を出力するセレクタ群Ｓのセレクタが順次増加し、セレクタ群Ｓからのカラムコードは、図１１に示すように１ビットずつ変化する。

一方、偶数行においては、セレクタ群Ｓは、カラムラッチＤＣＥの出力の反転信号を出力する。クロックＤＬＹＩＮがＤ２ｎ，Ｄ４ｎ，…を通過する前においては、セレクタＳｎ～Ｓ１の出力は全て“１”であり、クロックＤＬＹＩＮが各カラムの大きい列番号から小さい列番号に向かって遅延素子Ｄを通過する毎に、セレクタＳｎ，Ｓｎ－１，…，Ｓ１の順に出力が順次“１”から“０”に変化する。こうして、クロックＤＬＹＩＮが偶数行を伝達される期間には、カラムコードは、図１１に示すように１ビットずつ変化する。

なお、図１１の段数は、クロックＤＬＹＩＮが通過する遅延素子Ｄの数（以下、遅延段数という）に対応する。クロック発生回路１２からのクロックの周期は、小数点以下の数字を含む連続値である。これに対し、タイミング検出回路２１によるタイミングの検出結果は遅延段数として得られることになり、検出されるクロック周期は１段分の遅延量の整数倍の値に丸め込まれる。例えば、実際の周期が4.3764段分であったとしても、検出される周期は４段分となる。この場合、実際の周期との最大誤差は理想的には±０．５段分であり、タイミング検出回路２１の出力は、±０．５段分の量子化誤差を含むことになる。

本実施の形態においては、ローコードが出力されるまでの待機時間を無視してカラムコードを決定した場合でも、量子化誤差±０．５段分の精度を維持するために、グレイコードを採用すると共に、ローラッチＤＲ１，ＤＲ２，…の出力の変化タイミングにおける遅延段数を同数に設定する。

即ち、本実施の形態においては、ローラッチＤＲ１，ＤＲ２，…の出力がそれぞれ“１”となる前後の期間、即ち、クロックＤＬＹＩＮが各行の最後の遅延素子Ｄを通過し次の行の最初の遅延素子Ｄを通過する前の期間には、ローラッチＤＲ１，ＤＲ２，…の出力が“０”の場合と“１”の場合のいずれの場合にも、遅延段数は同数に設定される。

例えば、クロックＤＬＹＩＮが遅延素子Ｄ１ｎを通過した直後において、ローラッチＤＲ１の出力が“０”の場合の遅延段数は１６であり、この後、ローラッチＤＲ１の出力が“１”に変化した場合も遅延段数は１６である。次に、クロックＤＬＹＩＮが２行目の最初の遅延素子Ｄ２ｎを通過すると、セレクタＳｎの出力は“０”に変化して、遅延段数は１７となる。

また、例えば、クロックＤＬＹＩＮが遅延素子Ｄ２１を通過した直後において、ローラッチＤＲ２の出力が“０”の場合の遅延段数は３２であり、この後、ローラッチＤＲ２の出力が“１”に変化した場合も遅延段数は３２である。次に、クロックＤＬＹＩＮが３行目の最初の遅延素子Ｄ３１を通過すると、セレクタＳ１の出力は“１”に変化して、遅延段数は３３となる。

図３に対応した図１０では、グレイコードを採用していないことから、ローラッチＤＲの出力が“０”から“１”に遷移するまでの待機時間を待たずにカラムコードを決定した場合、最大で１６段分の誤差が発生する。これに対し、本実施の形態では、グレイコードを採用していることから、誤差を最小にすることができ、更に、ローラッチＤＲの出力の遷移前後で遅延段数を同数に設定していることから、ローラッチＤＲの出力が“０”から“１”に遷移するまでの待機時間を待たずにカラムコードを決定した場合でも、量子化誤差を±０．５段分の精度に維持することが可能である。

図１１の右欄は、各遅延段数に対応したタイムコードの一例を示している。デコード回路２２は、図１１の左欄のローコード及びカラムコードから右欄のタイムコードへの変換を行い、エンコード回路２４は、図１１の右欄のタイムコードから左欄のローコード及びカラムコードへの変換を行う。各タイムコードは、遅延段数に１対１に対応しており、デコード回路２２、エンコード回路２４において、相互変換が可能である。

こうして、タイミング検出回路２１は、待機時間を待つことなく、高速にローコード及びカラムコードを決定する。この場合でも、デコード回路２２は、±０．５段分の量子化誤差のみでタイムコードを生成することができる。これにより、レプリカディレイ２５は、出力クロックＯＵＴを高速に発生することができる。

このように本実施の形態においては、ローコード及びカラムコードとしてグレイコードを採用すると共に、ローラッチの出力の遷移前後において、遅延段数を同数に設定していることから、ローラッチの出力が遷移するまでの待機時間を経過する前にカラムコードを出力した場合でも、量子化誤差を最小にすることができる。この結果、待機時間前のカラムコードの出力が可能であり、タイミング検出の高速化を図ることができる。

（第３の実施の形態）
図１２は第３の実施の形態を示す回路図である。図１２において図２又は図８と同一の構成要素には同一符号を付して説明を省略する。

本実施の形態においては、カラムラッチＤＣＯ，ＤＣＥとセレクタ群Ｓの各セレクタＳ１，Ｓ２，…，Ｓｎとの接続関係が図２と異なり、図８と同様の接続を行うと共に、第２の実施の形態と同様のグレイコードによるローコード及びカラムコードを採用する。

即ち、本実施の形態においては、ローラッチＤＲ及カラムラッチＤＣＯ，ＤＣＥから出力が得られるまでの動作は、図２の第１の実施の形態と同様であり、それ以後のセレクタ制御回路１３の制御に基づくセレクタ群Ｓの動作及びセレクタ群Ｓの各セレクタから出力されるカラムコードについては、図８の第２の実施の形態と同様である。また、本実施の形態においても、ローコード及びカラムコードと遅延段数との関係についても、図１１と同様である。

従って、本実施の形態においては、第１の実施の形態と同様に、各カラム線の充電周期を長くすることが可能であり、遅延素子の遅延時間を短縮した場合でも、タイミング検出可能な最長周期を短縮することなく、また、カラムラッチの個数を増加させることなく、タイミング検出の分解能を向上させることができ、第２の実施の形態と同様に、量子化誤差を最小にしながらタイミング検出の高速化を図ることができる。

このように本実施の形態においては、第１の実施の形態における効果と第２の実施の形態における効果の両方の効果が得られる。

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１ ホスト、２ メモリコントローラ、３ ＮＡＮＤＩ／Ｆ回路、３ａ ＤＬＬ回路、３ｂ タイミング検出回路、１１ 制御回路、１２ クロック発生回路、１３ セレクタ制御回路、２１ タイミング検出回路、２２ デコード回路、２３ 遅延量計算回路、２４ エンコード回路、２５ レプリカディレイ、２５ａ 遅延回路、４ ＮＡＮＤ型フラッシュメモリ、Ｂ 伝搬検出回路、Ｄ 遅延素子、ＤＣＥ，ＤＣＯ カラムラッチ、ＤＲ ローラッチ、ＬＥ，ＬＯ カラム線、ＮＥ，ＮＯ ＮＡＮＤ回路、Ｓ セレクタ群

Claims (7)

1. 入力クロックの第１のエッジに同期した第１クロックと、前記入力クロックの第２のエッジに同期した第２クロックとを発生するクロック発生回路と、
   縦続接続された複数の遅延素子が行列状に配置されて構成された遅延回路であって、入力端から入力された前記第１クロックが縦続接続された前記遅延素子を順次伝達される遅延回路と、
   前記第２クロックに基づいて、前記第１クロックが前記遅延回路のいずれの行を通過したかを検出して検出結果を示す第１のコードを出力する複数の第１ラッチと、
   奇数行を複数の組に分け、当該各組用として各列にそれぞれ設けられる複数の奇数行用カラム線であって、前記奇数行の各組に属する前記遅延素子のうち前記第１クロックが通過したカラムの前記遅延素子によって放電される奇数行用カラム線と、
   偶数行を複数の組に分け、当該各組用として各列にそれぞれ設けられる複数の偶数行用カラム線であって、前記偶数行の各組に属する前記遅延素子のうち前記第１クロックが通過したカラムの前記遅延素子によって放電される偶数行用カラム線と、
   前記複数の奇数行用カラム線のレベルに対する論理演算を行って第１演算結果を出力する第１論理演算回路と、
   前記複数の偶数行用カラム線のレベルに対する論理演算を行って第２演算結果を出力する第２論理演算回路と、
   前記第１演算結果が与えられ、前記第２クロックに基づいて、前記第１クロックが奇数行における前記遅延回路のいずれの列の前記遅延素子を通過したかを検出する複数の第２ラッチと、
   前記第２演算結果が与えられ、前記第２クロックに基づいて、前記第１クロックが偶数行における前記遅延回路のいずれの列の前記遅延素子を通過したかを検出する複数の第３ラッチと、
   前記第１のコードに基づいて前記第２ラッチの出力又は前記第３ラッチの出力の一方を選択して第２のコードを出力する複数のセレクタと、
   前記複数の奇数行用カラム線及び前記複数の偶数行用カラム線の充電を制御する制御回路と、
   を具備するタイミング検出回路。
2. 前記制御回路は、前記第１クロックが１行の前記遅延素子を通過する時間と前記奇数行用カラム線の前記組数とに基づく周期で前記奇数行用カラム線を充電し、前記第１クロックが１行の前記遅延素子を通過する時間と前記偶数行用カラム線の前記組数とに基づく周期で前記奇数行用カラム線を充電する
   請求項１に記載のタイミング検出回路。
3. 入力クロックの第１のエッジに同期した第１クロックと、前記入力クロックの第２のエッジに同期した第２クロックとを発生するクロック発生回路と、
   縦続接続された複数の遅延素子が行列状に配置されて構成された遅延回路であって、入力端から入力された前記第１クロックが縦続接続された前記遅延素子を順次伝達される遅延回路と、
   前記第２クロックに基づいて、前記第１クロックが前記遅延回路のいずれの行を通過したかを検出して検出結果を示す第１のコードを出力する複数の第１ラッチと、
   各列にそれぞれ設けられる複数の奇数行用カラム線であって、奇数行に属する前記遅延素子のうち前記第１クロックが通過したカラムの前記遅延素子によって放電される奇数行用カラム線と、
   各列にそれぞれ設けられる複数の偶数行用カラム線であって、偶数行に属する前記遅延素子のうち前記第１クロックが通過したカラムの前記遅延素子によって放電される偶数行用カラム線と、
   前記第２クロックに基づいて、前記奇数行用カラム線のレベルを取り込むことで、前記第１クロックが奇数行における前記遅延回路のいずれの列の前記遅延素子を通過したかを検出する複数の第２ラッチと、
   前記第２クロックに基づいて、前記偶数行用カラム線のレベルを取り込むことで、前記第１クロックが偶数行における前記遅延回路のいずれの列の前記遅延素子を通過したかを検出する複数の第３ラッチと、
   前記複数の奇数行用カラム線及び前記複数の偶数行用カラム線の充電を制御する制御回路と、
   前記第１のコードに基づいて前記第２ラッチの出力又は前記第３ラッチの出力の一方を選択し、前記第１のクロックが前記遅延素子を通過する毎に１ビットのみ変化する第２のコードを出力する複数のセレクタと、
   を具備するタイミング検出回路。
4. 前記第１のコード及び第２のコードに基づいて、前記第１クロックが通過した前記遅延素子の段数に応じたタイムコードを発生するデコード回路を更に有し、
   前記デコード回路は、前記第１のコードの変化前後において、同一のタイムコードを発生する
   請求項３に記載のタイミング検出回路。
5. 入力クロックの第１のエッジに同期した第１クロックと、前記入力クロックの第２のエッジに同期した第２クロックとを発生するクロック発生回路と、
   縦続接続された複数の遅延素子が行列状に配置されて構成された遅延回路であって、入力端から入力された前記第１クロックが縦続接続された前記遅延素子を順次伝達される遅延回路と、
   前記第２クロックに基づいて、前記第１クロックが前記遅延回路のいずれの行を通過したかを検出して検出結果を示す第１のコードを出力する複数の第１ラッチと、
   奇数行を複数の組に分け、当該各組用として各列にそれぞれ設けられる複数の奇数行用カラム線であって、前記奇数行の各組に属する前記遅延素子のうち前記第１クロックが通過したカラムの前記遅延素子によって放電される奇数行用カラム線と、
   偶数行を複数の組に分け、当該各組用として各列にそれぞれ設けられる複数の偶数行用カラム線であって、前記偶数行の各組に属する前記遅延素子のうち前記第１クロックが通過したカラムの前記遅延素子によって放電される偶数行用カラム線と、
   前記複数の奇数行用カラム線のレベルに対する論理演算を行って第１演算結果を出力する第１論理演算回路と、
   前記複数の偶数行用カラム線のレベルに対する論理演算を行って第２演算結果を出力する第２論理演算回路と、
   前記第１演算結果が与えられ、前記第２クロックに基づいて、前記第１クロックが奇数行における前記遅延回路のいずれの列の前記遅延素子を通過したかを検出する複数の第２ラッチと、
   前記第２演算結果が与えられ、前記第２クロックに基づいて、前記第１クロックが偶数行における前記遅延回路のいずれの列の前記遅延素子を通過したかを検出する複数の第３ラッチと、
   前記複数の奇数行用カラム線及び前記複数の偶数行用カラム線の充電を制御する制御回路と、
   前記第１のコードに基づいて前記第２ラッチの出力又は前記第３ラッチの出力の一方を選択し、前記第１のクロックが前記遅延素子を通過する毎に１ビットのみ変化する第２のコードを出力する複数のセレクタと、
   を具備するタイミング検出回路。
6. 請求項１、３又は５のいずれか１つに記載のタイミング検出回路と、
   前記第１のコード及び第２のコードに基づいて、前記第１クロックが通過した前記遅延素子の段数に応じたタイムコードを発生するデコード回路と、
   前記タイムコードに基づく遅延量を求めて当該遅延量に対応するタイムコードを出力する遅延量計算回路と、
   前記遅延量計算回路が出力したタイムコードを第１のコード及び第２のコードに変換するエンコード回路と、
   前記エンコード回路の出力に基づいて、前記入力クロックを前記遅延量に対応した周期のクロックに変換して出力するレプリカディレイと、
   を具備する半導体装置。
7. メモリと、
   前記メモリを制御するコントローラと、
   請求項１、３又は５のいずれか１つに記載のタイミング検出回路を備え、前記メモリと前記コントローラとの間の通信を制御するインタフェース回路と、
   を具備するメモリシステム。

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