CN103066963A - 半导体集成电路及其驱动方法 - Google Patents
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Abstract
本发明提供一种半导体集成电路，包括：延迟锁定环即DLL，所述延迟锁定环被配置为通过将源时钟信号延迟用于获得锁定的第一延迟时间而生成DLL时钟信号，其中，所述延迟锁定环的更新周期响应于锁定完成之后的更新周期控制信号而被控制；以及更新周期控制器，所述更新周期控制器被配置为响应于所述源时钟信号和由所述延迟锁定环提供的多个控制信号而基于在所述延迟锁定环的环路中所生成的第二延迟时间来生成所述更新周期控制信号。此外，本发明还涉及一种用于驱动半导体集成电路的方法。
Description
相关申请的交叉引用
本申请要求于2011年10月20日提交的韩国专利申请No.10-2011-0107587的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种包括延迟锁定环(DLL)的半导体集成电路及其驱动方法。
背景技术
通常，诸如DDR SDRAM(双数据速率同步DRAM)的半导体集成电路包括DLL，DLL被配置成使内部时钟信号和外部时钟的相位相等，以便补偿当在内部使用从外部输入的外部时钟信号时由内部电路所导致的时间延迟。更具体而言，DLL接收外部时钟信号，补偿在实际的时钟通道和数据通道中的延迟部分，并提前施加负的延迟以使得从半导体集成电路输出的数据可以与外部时钟信号同步。
图1是现有的半导体集成电路的配置图。
参见图1，现有的半导体集成电路100包括输入缓冲器110、DLL 120和输出驱动器130。输入缓冲器110被配置为生成内部时钟信号ICLK，所述内部时钟信号ICLK对应于经由第一焊盘PAD1输入的外部时钟信号ECLK。DLL 120被配置为生成与内部时钟信号ICLK相对应的DLL时钟信号DLLCLK。输出驱动器130被配置为将与DLL时钟信号DLLCLK同步的数据SYNC_DATA输出至第二焊盘PAD2。
图2是图1所示的DLL 120的内部配置图。
参见图2，DLL 120包括延迟线121、复制延迟器123、相位比较器125和控制信号发生器127。延迟线121被配置为，响应于延迟控制信号CTRL_DELY将内部时钟信号ICLK延迟用于锁定时钟信号的延迟时间，并输出DLL时钟信号DLLCLK。复制延迟器123被配置为，将DLL时钟信号DLLCLK延迟一延迟时间D3，所述延迟时间D3与经过时钟通道和数据通道的实际延迟相等，并且复制延迟器123输出反馈时钟信号FBCLK。相位比较器125被配置为，将内部时钟信号ICLK的相位与反馈时钟信号FBCLK的相位进行比较，以输出比较信号UP/DN。控制信号发生器127被配置为，响应于比较信号UP/DN而生成延迟控制信号CTRL_DELY。
这里，与经过时钟通道和数据通道的实际延迟相等的延迟时间D3通常被称为复制延迟时间。模型化的延迟时间D3被定义为延迟时间D1与延迟时间D2之和(D3＝D1+D2)，延迟时间D1与从第一焊盘PAD1接收外部时钟信号ECLK直到生成内部时钟信号ICLK为止经过通道的实际延迟相等，延迟时间D2与直到向第二焊盘PAD2输出与DLL时钟信号同步的数据SYNC_DATA为止经过通道的实际延迟相等。
下文中，将说明以此方式所配置的半导体集成电路100的操作。
在初始驱动期间，当外部时钟信号ECLK经由输入缓冲器单元110缓冲并作为内部时钟信号ICLK传送给延迟线121时，延迟线121旁通内部时钟信号ICLK。
随后，复制延迟器123将从延迟线121输出的DLL时钟信号DLLCLK延迟所述复制延迟时间D3，并将延迟的DLL时钟信号输出给相位比较器125。
相位比较器125将从输入缓冲器单元110输出的内部时钟信号ICLK的相位与从复制延迟器123输出的反馈时钟信号FBCLK的相位进行比较。控制信号发生器127响应于从相位比较器125输出的比较信号UP/DN而生成延迟控制信号CTRL_DELY，并将延迟控制信号CTRL_DELY输出至延迟线121。
因此，延迟线121响应于延迟控制信号CTRL_DELY而将内部时钟信号ICLK延迟期望的延迟时间，并输出DLL时钟信号DLLCLK。
当重复上述的一系列操作并且内部时钟信号ICLK和反馈时钟信号FBCLK的相位彼此同步作为相位比较器125的比较结果时，延迟线121的第一延迟时间被锁定。图3示出了这一点。
参见图3，可以看出：内部时钟信号ICLK和反馈时钟信号FBCLK彼此同步。此时，与内部时钟ICLK相比，DLL时钟信号DLLCLK被延迟了第一延迟时间(N＊tCK-D3)用于锁定。
另外，在用于获得锁定的第一延迟时间(N＊tCK-D3)之后，延迟线121被确定，即在完成了跟踪过程之后，在每个期望的时段执行更新过程。执行更新过程以补偿由于噪声等而可能在DLL时钟信号DLLCLK中出现的抖动。通过重复上述跟踪过程来执行更新过程。
半导体集成电路100可以展现稳定的操作性能，因为输出数据与外部时钟信号ECLK同步。
然而，以此方式所配置的半导体集成电路100还具有以下的特点。
在完成跟踪过程之后，半导体集成电路100中所包括的DLL 120可以利用期望的更新周期来执行更新过程。这里，DLL 120可能不能针对每个不同的操作环境生成稳定的DLL时钟信号DLLCLK。例如，在低VDD和高频环境中，更新周期可能比在DLL 120的环路中所出现的延迟时间更快，其中该环路包括延迟线121、复制延迟器123、相位比较器125和控制信号发生器127。因此，在DLL时钟信号DLLCLK中出现抖动。此外，在高VDD和低频环境中，更新周期可能比在DLL 120的环路中所出现的延迟时间更慢。因此，在更新过程中可能未使跟踪速度最优化。根据一个实例，在DLL 120的环路中所出现的延迟时间根据操作频率或PVT(工艺、电压和温度)条件而变化。这里，最优化DLL 120的更新周期是有用的。
发明内容
本发明的一个实施例针对一种半导体集成电路及其驱动方法，其中无论操作环境如何都优化/适当地调整DLL的更新周期。
本发明的另一个实施例针对一种半导体集成电路及其驱动方法，其中无论PVT变化如何都优化/适当地调整DLL的更新周期。
根据本发明的一个实施例，一种半导体集成电路，包括：延迟锁定环(DLL)，所述延迟锁定环被配置为，通过将源时钟信号延迟用于获得锁定的第一延迟时间而生成DLL时钟信号，其中所述延迟锁定环的更新周期响应于锁定完成之后的更新周期控制信号而被控制；以及更新周期控制器，所述更新周期控制器被配置为，响应于所述源时钟信号和由所述延迟锁定环提供的多个控制信号而基于在所述延迟锁定环的环路中出现的第二延迟时间来生成所述更新周期控制信号。
根据本发明的另一个实施例，提供一种用于驱动半导体集成电路的方法，所述半导体集成电路包括DLL和更新周期控制器，其中所述DLL被配置为，通过将源时钟延迟用于获得锁定的第一延迟时间而生成DLL时钟信号，所述更新周期控制器被配置为控制所述DLL的更新周期。所述方法包括：由所述DLL通过将源时钟信号延迟所述第一延迟时间来生成所述DLL时钟信号，其中所述第一延迟时间被可变地控制；在完成生成所述DLL时钟信号的状态下，由所述更新周期控制器基于在所述DLL的环路中出现的第二延迟时间来控制所述更新周期；以及由所述DLL响应于被控制的所述更新周期来执行更新。
附图说明
图1是现有的半导体集成电路的配置图。
图2是图1所示的DLL的内部配置图。
图3是示出图2所示的DLL被锁定的状态的时序图。
图4是根据本发明的一个实施例的半导体集成电路的配置框图。
图5是图4所示的DLL的内部配置图。
图6是图4所示的更新周期控制器的内部配置图。
图7是图6所示的第三信号发生单元的内部配置图。
图8和图9是驱动根据本发明的实施例的半导体集成电路的方法的时序图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
在本发明的实施例中，为了便于说明，对与图1至图3所示的现有半导体集成电路相同的信号使用相同的名称。
图4是根据本发明的一个实施例的半导体集成电路的配置框图。图5是图4所示的DLL 220的内部配置图。图6是图4所示的更新周期控制器240的内部配置图。图7是图6所示的第三信号发生单元241的内部配置图。
参见图4，半导体集成电路200包括输入缓冲器210、DLL 220、输出驱动器230和更新周期控制器240(即，更新周期控制单元)。输入缓冲器210被配置为生成内部时钟信号ICLK，内部时钟信号ICLK与经由第一焊盘PAD11输入的外部时钟信号ECLK相对应。DLL 220被配置为，通过将内部时钟信号ICLK延迟用于获得锁定的延迟时间(下文中，称为“第一延迟时间”)来生成DLL时钟信号DLLCLK，并且DLL 220具有在锁定完成之后响应于更新周期控制信号N+1而受控制的更新周期。输出驱动器230被配置为向第二焊盘PAD12输出与DLL时钟信号DLLCLK同步的数据SYNC_DATA。更新周期控制器240被配置为，响应于内部时钟信号ICLK以及由DLL 220提供的锁定完成信号LOCK_DET和延迟控制信号CTRL_UPDATE而基于在DLL 220的环路中所出现的延迟时间(下文中，称为“第二延迟时间”)来生成更新周期控制信号N+1。DLL 220的环路包括第一延迟线221、第一复制延迟器223、相位比较部225A和第二信号发生单元227，以下将进行描述。
参见图5，DLL 220包括第一延迟线221、第一复制延迟器223、第一信号发生单元225和第二信号发生单元227。第一延迟线221被配置为，响应于延迟控制信号CTRL_UPDATE而将内部输出信号ICLK延迟第一延迟时间，并输出DLL时钟信号DLLCLK。第一复制延迟器223被配置为将DLL时钟信号DLLCLK延迟与经过时钟通道和数据通道的实际延迟相等的延迟时间(下文中，称为“第三延迟时间D3”)，并输出反馈时钟信号FBCLK。第一信号发生单元225被配置为，响应于内部时钟信号ICLK和反馈时钟信号FBCLK而生成时钟相位比较信号UP/DN和锁定完成信号LOCK_DET。第二信号发生单元227被配置为，响应于时钟相位比较信号UP/DN和更新周期控制信号N+1而生成延迟控制信号CTRL_UPDATE。这里，第三延迟时间被称为复制延迟时间D3，复制延迟时间D3是延迟时间D1与延迟时间D2之和(D3＝D1+D2)，其中延迟时间D1等于从接收外部时钟信号ECLK直到第一焊盘PAD1生成内部时钟信号ICLK为止经过通道的实际延迟，延迟时间D2等于直到向第二焊盘PAD12输出与DLL时钟信号同步的数据SYNC_DATA为止经过通道的实际延迟。
另外，第一信号发生单元225包括相位比较部225A和边沿检测部225B。相位比较部225A被配置为将内部时钟信号ICLK的相位与反馈时钟信号FBCLK的相位进行比较，并输出时钟相位比较信号UP/DN。边沿检测部225B被配置为，响应于时钟相位比较信号UP/DN而输出锁定完成信号LOCK_DET。下文中，到第二信号发生单元227基于第一延迟线221的输出的结果再次被施加给第一延迟线221为止的环称为环路。更具体而言，环路包括第一延迟线221、第一复制延迟器223、相位比较部225A和第二信号发生单元227。
第二信号发生单元227可以包括用于判定时钟相位比较信号UP/DN是否正确的数字滤波器。在此情况下，第二信号发生单元227基于根据更新周期控制信号N+1而受控制的滤波深度而对时钟相位比较信号UP/DN进行采样，并响应于采样结果而生成延迟控制信号CTRL_UPDATE。
参见图6，更新周期控制器240包括第三信号发生单元241和第四信号发生单元243。第三信号发生单元241被配置为，响应于内部时钟信号ICLK、锁定完成信号LOCK_DET和延迟锁定完成信号OCMD而生成同步锁定完成信号ICMD和更新周期控制信号N+1。第四信号发生单元243被配置为将同步锁定完成信号ICMD延迟第二延迟时间的一部分，并生成延迟锁定完成信号OCMD。
根据一个例子，第四信号发生单元243包括第二延迟线243A和第二复制延迟器243B。第二延迟线243A被配置为，响应于延迟控制信号CTRL_UPDATE而将同步锁定完成信号ICMD延迟第一延迟时间。第二复制延迟器243B被配置为将第二延迟线243A的输出信号DCMD延迟第三延迟时间，并输出延迟的锁定完成信号OCMD。此时，第二延迟线243A和第二复制延迟器243B分别对应于DLL 220的环路中的第一延迟线221和第一复制延迟器223。
参见图7，第三信号发生单元241包括同步部241A、使能信号发生部241B和输出部241C。同步部241A被配置为将锁定完成信号LOCK_DET与内部时钟信号ICLK同步，并输出同步锁定完成信号ICMD。使能信号发生部241B被配置为响应于同步锁定完成信号ICMD和延迟锁定完成信号OCMD而生成使能信号CLKEN。输出部241C被配置为响应于使能信号CLKEN和内部时钟信号ICLK而输出更新周期控制信号N+1。
同步部241A根据内部时钟信号ICLK的时钟边沿而输出锁定完成信号LOCK_DET作为同步锁定完成信号ICMD，并且使能信号发生部241B生成使能信号CLKEN，该使能信号CLKEN根据同步锁定完成信号ICMD而被激活并根据延迟锁定完成信号OCMD而被去激活。同步部241A可以包括D触发器。
输出部241C包括输出限制器241C_1、计数器241C_3和加法器241C_5。输出限制器241C_1被配置为在使能信号CLKEN被激活的时段期间输出内部时钟信号ICLK作为被限制的内部时钟。计数器241C_3被配置为对从输出限制器241C_1输出的被限制的内部时钟信号NCLK的触发次数进行计数。加法器241C_5被配置为将为1的值加到计数器241C_3所输出的计数值N，并输出更新周期控制信号N+1。这里，输出限制器241C_1可以包括与门AND，所述与门AND被配置为对使能信号CLKEN和内部时钟信号ICLK执行“与”运算。
下文，将说明根据本发明的实施例的用于驱动半导体集成电路200的方法。
用于驱动半导体集成电路200的方法包括跟踪步骤、更新周期控制步骤和更新步骤，其中在跟踪步骤，DLL 220通过将源时钟信号延迟可变地受控制的第一延迟时间而生成DLL时钟信号；在更新周期控制步骤，更新周期控制器240在跟踪步骤完成的状态下基于在DLL 220的环路中出现的第二延迟时间来控制更新周期；在更新步骤，DLL 220响应于受控制的更新周期来执行更新。
图8是说明DLL 220的跟踪步骤的时序图。图9是说明在DLL 220的跟踪步骤完成之后更新周期控制单元240的更新周期控制步骤的时序图。
参见图8，当外部时钟信号ECLK在初始驱动期间经由输入缓冲器单元210缓冲并作为内部时钟信号ICLK被传送给第一延迟线221时，第一延迟线221旁通内部时钟信号ICLK。
随后，第一复制延迟器223将从第一延迟线221输出的DLL时钟信号DLLCLK延迟模型化的第三延迟时间D3，并将延迟的DLL时钟信号DLLCLK输出给相位比较器125。这里，模型化的第三延迟时间D3是与经过时钟通道和数据通道的实际延迟相等的延迟时间。第三延迟时间D3被定义为两个延迟时间之和，其中一个延迟时间与直到响应于从第一焊盘PAD11接收外部时钟信号ECLK而生成内部时钟信号ICLK为止经过路径的实际延迟相等，另一延迟时间与直到与DLL时钟信号DLLCLK同步地从第二焊盘PAD12输出同步数据SYNC_DATA为止经过路径的实际延迟相等。
相位比较部225A将从输入缓冲器单元210输出的内部时钟信号ICLK的相位与从第一复制延迟器223输出的反馈时钟信号FBCLK的相位进行比较。第二信号发生单元227响应于从相位比较部225A输出的时钟相位比较信号UP/DN而生成延迟控制信号CTRL_UPDATE，并将生成的延迟控制信号CTRL_UPDATE输出至第一延迟线221。
因此，第一延迟线121响应于延迟控制信号CTRL_UPDATE而将内部时钟信号ICLK延迟期望的延迟时间，并输出DLL时钟信号DLLCLK。
当重复上述的一系列操作并且内部时钟信号ICLK的相位与反馈时钟信号FBCLK的相位响应于相位比较部225A的比较结果而同步时，第一延迟线221的第一延迟时间被锁定。参见图8，可以看出：内部时钟信号ICLK与反馈时钟信号FBCLK彼此同步。此时，DLL时钟信号DLLCLK与内部时钟信号ICLK相比被延迟了用于获得锁定的第一延迟时间(2＊tCK-D3)。
参见图9，在用于获得锁定的第一延迟时间(2＊tCK-D3)之后第一延迟线221被确定，即，当完成了跟踪步骤时，锁定完成信号LOCK_DET被激活为逻辑高电平。更具体而言，边沿检测部225B检测相位比较部225A所输出的时钟相位比较信号UP/DN转变到期望的逻辑电平的时间点，并基于检测到的时间点来激活锁定完成信号LOCK_DET。
当同步锁定完成信号ICMD由于锁定完成信号LOCK_DET被激活而根据内部时钟信号ICLK的时钟边沿由同步部241A激活时，延迟锁定完成信号OCMD在预期的时间之后由第四信号发生单元243激活。此时，预期的时间包括由第二延迟线243A引起的第一延迟时间和由第二复制延迟器243B引起的第三延迟时间。根据一个实例，第一延迟线221和第二延迟线243A的延迟时间由从第二信号发生单元227输出的延迟控制信号CTRL_UPDATE控制。由于第一延迟线221被锁定到第一延迟时间(2＊tCK-D3)，第二延迟线243A也被锁定到第一延迟时间(2＊tCK-D3)。
同时，使能信号发生部241B响应于同步锁定完成信号ICMD的激活时间点而将激活信号CLKEN激活到逻辑高电平，并响应于延迟锁定完成信号OCMD的激活时间点而将使能信号CLKEN去激活到逻辑低电平。
随后，输出限制器241C_1例如仅在使能信号CLKEN被激活的时段期间将内部时钟信号ICKL传送至计数器241C_3，并且计数器241C_3对内部时钟信号ICKL的触发次数进行计数(例如，三次)并将计数值(N＝3)传送给加法器241C_5。加法器241C_5将与内部时钟信号ICKL的一个周期(1tCK)相对应的为1的值加到从计数器241C_3传送来的计数值(N＝3)，并将计数值输出给第二信号发生单元227。当由计数器241C_5加为1的值时，在第一延迟线221中设置延迟时间的时间被更新。所述时间包括相位比较部225A和第二信号发生单元227的操作时间。
因此，第二信号发生单元227响应于根据从更新周期控制器240施加的更新周期控制信号N+1而受控制的更新周期来输出延迟控制信号CTRL_UPDATE。例如，当第二信号发生单元227的滤波深度根据更新周期控制信号N+1而被控制为与“5tCK”相等时，第二信号发生单元227对时钟相位比较信号UP/DN进行采样。作为采样的结果，当时钟相位比较信号UP/DN的逻辑状态指示等于或大于5tCK的周期时，第二信号发生单元227激活延迟控制信号DELY_UPDATE。这里，“tCK”表示时钟信号的周期。另一方面，当第二信号发生单元227的滤波深度根据更新周期控制信号N+1而被控制为“3tCK”时，则第二信号发生单元227对时钟相位比较信号UP/DN进行采样。作为采样的结果，当时钟相位比较信号UP/DN的逻辑状态指示等于或大于“3tCK”的周期时，第二信号发生单元227激活延迟控制信号DELY_UPDATE。
根据本发明的实施例，对在DLL 220的环路中出现的延迟时间进行监控以控制更新周期。因此，由于无论PVT特性或操作频率如何跟踪速度都最优化，因此可以改善半导体集成电路的操作特性。
虽然已经结合具体的实施例描述了本发明，但是本领域技术人员应当理解的是，在不脱离所附权利要求所限定的本发明的主旨和范围的情况下，可以进行各种变化和修改。
例如，在本发明的实施例中描述了第四信号发生单元243仅包括与第一延迟线221和第一复制延迟线223相对应的部件以将同步锁定完成信号ICMD延迟第二延迟时间的一部分。然后，并非限于此，第四信号发生单元243可以包括与第一延迟线221、第一复制延迟器223、相位比较部225A和第二信号发生单元227相对应的部件，以将同步锁定完成信号ICMD延迟第二延迟时间。在此情况下，可以省略第三信号发生单元241中所包括的加法器241C_5。
此外，虽然在本发明的实施例中描述了加法器241C_5增加与时钟信号的一个周期1tCK相对应的值，但加法器241C_5可以根据操作频率增加与两个周期(2tCK)或更多个周期相对应的值。
Claims (20)
1.一种半导体集成电路，包括：
延迟锁定环，所述延迟锁定环被配置为通过将源时钟信号延迟用于获得锁定的第一延迟时间而生成延迟锁定环时钟信号，其中，所述延迟锁定环的更新周期响应于锁定完成之后的更新周期控制信号而被控制；以及
更新周期控制器，所述更新周期控制器被配置为，响应于所述源时钟信号和由所述延迟锁定环提供的多个控制信号而基于在所述延迟锁定环的环路中出现的第二延迟时间来生成所述更新周期控制信号。
2.如权利要求1所述的半导体集成电路，其中，所述延迟锁定环包括：
第一延迟线，所述第一延迟线被配置为，响应于延迟控制信号而由所述第一延迟线延迟所述源时钟信号，并输出所述延迟锁定环时钟信号；
第一复制延迟器，所述第一复制延迟器被配置为，将所述延迟锁定环时钟信号延迟与经过时钟通道的延迟相等的第三延迟时间，并输出反馈时钟信号；
第一信号发生单元，所述第一信号发生单元被配置为，响应于所述源时钟信号和所述反馈时钟信号而生成时钟相位比较信号和锁定完成信号；以及
第二信号发生单元，所述第二信号发生单元被配置为，响应于所述时钟相位比较信号和所述更新周期控制信号而生成所述延迟控制信号。
3.如权利要求2所述的半导体集成电路，其中，所述多个控制信号包括所述延迟控制信号和所述锁定完成信号。
4.如权利要求2所述的半导体集成电路，其中，所述第二延迟时间包括所述第一延迟时间和所述第三延迟时间。
5.如权利要求2所述的半导体集成电路，其中，所述第一信号发生单元包括：
相位比较部，所述相位比较部被配置为，将所述源时钟信号的相位与所述反馈时钟信号的相位进行比较，并基于相位比较而输出所述时钟相位比较信号；以及
边沿检测部，所述边沿检测部被配置为，响应于所述时钟相位比较信号而输出所述锁定完成信号。
6.如权利要求2所述的半导体集成电路，其中，所述第二信号发生单元包括滤波器，所述滤波器被配置为对所述时钟相位比较信号进行滤波。
7.如权利要求4所述的半导体集成电路，其中，所述更新周期控制器包括：
第三信号发生单元，所述第三信号发生单元被配置为，响应于所述源时钟信号、所述锁定完成信号和延迟锁定完成信号而生成同步锁定完成信号和所述更新周期控制信号；以及
第四信号发生单元，所述第四信号发生单元被配置为，将所述同步锁定完成信号延迟所述第二延迟时间或所述第二延迟时间的一部分，并生成所述延迟锁定完成信号。
8.如权利要求7所述的半导体集成电路，其中，所述第四信号发生单元包括：
第二延迟线，所述第二延迟线别配置为，将所述同步锁定完成信号延迟所述第一延迟时间；以及
第二复制延迟器，所述第二复制延迟器被配置为，将所述第二延迟线的输出信号延迟所述第三延迟时间，并输出所述延迟锁定完成信号。
9.如权利要求7所述的半导体集成电路，其中，所述第三信号发生单元包括：
同步部，所述同步部被配置为，将所述锁定完成信号与所述源时钟信号同步，并输出所述同步锁定完成信号；
使能信号发生部，所述使能信号发生部被配置为，响应于所述同步锁定完成信号和所述延迟锁定完成信号而生成使能信号；以及
输出部，所述输出部被配置为，响应于所述使能信号和所述源时钟信号而输出所述更新周期控制信号。
10.如权利要求9所述的半导体集成电路，其中，所述同步部和所述使能信号发生部包括D触发器。
11.如权利要求9所述的半导体集成电路，其中，所述输出部包括：
输出限制器，所述输出限制器被配置为，在所述使能信号被激活的时段期间输出所述源时钟信号；以及
计数器，所述计数器被配置为，对从所述输出限制器输出的所述源时钟信号进行计数。
12.如权利要求11所述的半导体集成电路，其中，所述输出部还包括加法器，所述加法器被配置为将第一值与计数器所输出的计数值相加，并输出所述更新周期控制信号。
13.如权利要求11所述的半导体集成电路，其中，所述输出限制器包括与门，所述与门被配置为对所述使能信号和所述源时钟信号执行“与”运算。
14.如权利要求2所述的半导体集成电路，还包括：
输入缓冲器，所述输入缓冲器被配置为缓冲外部时钟信号并生成所述源时钟信号；以及
输出驱动器，所述输出驱动器被配置为与所述延迟锁定环时钟信号同步地输出数据。
15.如权利要求14所述的半导体集成电路，其中，所述第三延迟时间包括：与经过包括所述输入缓冲器在内的时钟输入通道的延迟相等的延迟时间，和与经过包括所述输出驱动器在内的时钟输出通道的延迟相等的延迟时间。
16.一种用于驱动半导体集成电路的方法，所述半导体集成电路包括延迟锁定环和更新周期控制器，所述延迟锁定环被配置为，通过将源时钟延迟用于获得锁定的第一延迟时间而生成延迟锁定环时钟信号，所述更新周期控制器被配置为控制所述延迟锁定环的更新周期，所述方法包括：
通过由所述延迟锁定环将源时钟信号延迟所述第一延迟时间来生成所述延迟锁定环时钟信号，其中，所述第一延迟时间被可变地控制；
在完成生成所述延迟锁定环时钟信号的状态下，由所述更新周期控制器基于在所述延迟锁定环的环路中出现的第二延迟时间来控制所述更新周期；以及
由所述延迟锁定环响应于被控制的所述更新周期来执行更新。
17.如权利要求16所述的方法，其中，所述第二延迟时间包括所述第一延迟时间以及与经过时钟通道的延迟相等的第三延迟时间。
18.如权利要求16所述的方法，其中，控制所述更新周期包括：
当完成生成所述延迟锁定环时钟信号时由所述延迟锁定环激活锁定完成信号；
当所述锁定完成信号被激活时，由所述更新周期控制器在所述第二延迟时间期间对所述源时钟信号进行计数，并输出所述计数值；以及
由所述延迟锁定环响应于根据所述计数值而受控的所述更新周期来执行更新。
19.如权利要求18所述的方法，其中，输出所述计数值包括：
将所述锁定完成信号与所述源时钟信号同步，并生成所述同步锁定完成信号；
通过将所述同步锁定完成信号延迟所述第二延迟时间来生成延迟锁定完成信号，并且响应于所述同步锁定完成信号和所述延迟锁定完成信号来生成具有激活周期的使能信号；以及
在所述使能信号的所述激活周期期间对所述源时钟信号的触发次数进行计数。
20.如权利要求18所述的方法，其中，输出所述计数值包括：
将第一值与所述计数值相加。
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