CN101741378A - 延迟锁定环电路及其更新方法与该电路中的更新控制装置 - Google Patents

Abstract

公开了一种延迟锁定环(DLL，“delay locked loop”)电路及其更新方法与该电路中的更新控制装置。该延迟锁定环电路包括相位检测单元，其配置成通过比较参考时钟信号的相位与反馈时钟信号的相位来产生相位检测信号。更新控制装置配置成通过判定相位检测信号的第一逻辑值的数目及第二逻辑值的数目之间的差异来产生有效间隔信号及更新控制信号以响应参考时钟信号。当使能有效间隔信号时，移位寄存器配置成更新赋予延迟线的延迟值以响应更新控制信号。

Description

延迟锁定环电路及其更新方法与该电路中的更新控制装置

技术领域

本发明总体涉及半导体集成电路(IC，“integrated circuits”)，并尤其涉及半导体IC中的延迟锁定环(DLL，“delay locked loop”)电路。

背景技术

包括在半导体IC装置中的现有DLL电路被用来供应内部时钟信号，该内部时钟信号的相位比通过转换外部时钟信号而取得的参考时钟信号的相位早预定时间。当在半导体IC中使用的内部时钟信号通过时钟缓冲器及传输线来延迟以具有相对于外部时钟信号的相位差时，DLL电路被用来解决因为输出数据存取时间拉长而造成的问题。DLL电路将内部时钟信号的相位控制在比外部时钟信号的相位早预定时间，以便增加有效数据输出间隔。

现有的DLL电路包括：时钟输入缓冲器、延迟线、移位寄存器、时钟驱动器、复制物延迟器、相位检测器及更新控制装置。相位检测器比较自时钟输入缓冲器输出的参考时钟信号的相位和自复制物延迟器输出的反馈时钟信号的相位。更新控制装置把相位检测器的相位比较结果传送至移位寄存器。当装置的速度增加时，相位比较检测结果的变化增加，且可能发生不正常的操作。更新控制装置被提供用来防止不正常的操作。更新控制装置累积相位比较结果值。当已累积的值达到预定值时，更新控制装置控制由移位寄存器供应至延迟线来更新的延迟值。

现有的更新控制装置使用低通滤波器来实现。即，当相位比较检测值把相同值保持预定数量的周期时，更新控制装置产生并传送更新控制信号至移位寄存器。然而，此更新控制装置具有复杂的更新条件。例如：当更新控制装置响应于三个连续的相位比较检测结果值而动作时，更新控制装置可相对(0，0，0)或(1，1，1)值来产生正常更新控制信号，但当(0，0，1)值重复时，不能产生更新控制信号。其后，使用更新控制装置的更新操作是无效的，且具有以上更新控制装置的DLL电路是受限的，因为更新控制装置不能精确地控制内部时钟信号的相位。

发明内容

本发明的实施例包括即使是在相位比较检测结果值不规则变化期间仍能够更精确地控制内部时钟信号的相位的延迟锁定环(DLL)电路、在DLL电路中的更新控制装置及DLL电路的更新方法。

根据本发明的一个实施例，延迟锁定环(DLL)电路包括：相位检测单元，配置成比较参考时钟信号的相位与反馈时钟信号的相位以产生相位检测信号；更新控制装置，配置成响应于参考时钟信号、通过判定相位检测信号的第一逻辑值的数目与第二逻辑值的数目之间的差异来产生有效间隔信号及产生更新控制信号；及移位寄存器，配置成当使能有效间隔信号时，根据更新控制信号来更新供应至延迟线的延迟值。

根据本发明的另一实施例，在DLL电路中的更新控制装置包括：切换部分，配置成根据相位检测信号选择性地输出参考时钟信号作为第一计数控制时钟信号及第二计数控制时钟信号之一；第一计数部分，配置成响应于第一计数控制时钟信号而执行计数操作并产生具有一位或更多位的第一计数信号；第二计数部分，配置成响应于第二计数控制时钟信号而执行计数操作并产生具有一位或更多位的第二计数信号；及更新控制部分，配置成比较第一计数信号的一位或更多位的位的逻辑值及第二计数信号的一位或更多位的位的逻辑值，并根据比较的逻辑值与相位检测信号来产生更新控制信号。

根据本发明的再一实施例，DLL电路的更新方法包括：通过比较参考时钟信号的相位与反馈时钟信号的相位来产生相位检测信号；当相位检测信号的逻辑值具有第一逻辑值的次数与相位检测信号的逻辑值具有第二逻辑值的次数之间的差异等于或超过预定数时，使能有效间隔信号；响应于有效间隔信号，更新延迟线供应至参考时钟信号的延迟值；及当完成延迟值的更新时，将有效间隔信号禁止。

DLL电路、DLL电路中的更新控制装置及DLL电路的更新方法判定相位比较检测结果值的数目的差异，并使用该结果作为更新条件，以通过放宽更新条件来执行更有效的更新。

进一步地，DLL电路、DLL电路中的更新控制装置及DLL电路的更新方法通过判定相位比较检测结果值的逻辑值的数目的差异来控制更新，从而即使在相位比较检测结果值不规则变化的情况下也更精确地控制内部时钟信号的相位。

以下在章节“具体实施方式”中描述这些及其它特征、方面及实施例。

附图说明

在此结合附图描述特征、方面及实施例，其中：

图1是示出根据本发明一个实施例的示例性DLL电路的方块图；

图2是根据本发明的一个实施例的配置图，其示出图1所示的示例性更新控制装置；及

图3是根据本发明的一个实施例的配置图，其示出图2所示的示例性更新控制部分。

具体实施方式

图1是根据一个实施例的示例性DLL电路的方块图。

如图1所示，根据本发明的一个实施例的DLL电路可包括时钟输入缓冲器10、延迟线20、时钟驱动器30、延迟补偿单元40、相位检测单元50、更新控制装置60及移位寄存器70。

根据图1所示的本发明的实施例，时钟输入缓冲器10通过缓冲外部时钟信号‘clk_ext’来产生参考时钟信号‘clk_ref’。延迟线20通过响应于延迟控制信号‘dlcnt’而延迟参考时钟信号‘clk_ref’来产生延迟时钟信号‘clk_dly’。时钟驱动器30通过驱动延迟时钟信号‘clk_dly’来产生内部时钟信号‘clk_int’。延迟补偿单元40通过按延迟值把延迟时钟信号‘clk_dly’延迟来产生反馈时钟信号‘clk_fb’，该延迟值是通过模拟由在延迟时钟信号‘clk_dly’的输出路径上设置的延迟元件所产生的延迟值来取得的。

如图1所示，相位检测单元50可通过比较反馈时钟信号‘clk_fb’的相位与参考时钟信号‘clk_ref’的相位来产生相位检测信号‘phdet’。更新控制装置60判定相位检测信号‘phdet’的第一逻辑值的数目与第二逻辑值的数目之间的差异(即，逻辑值‘0’与逻辑值‘1’的数目间的差异)，以便响应于参考时钟信号‘clk_ref’而产生有效间隔信号‘vlitv’及更新控制信号‘upcnt’。当使能有效间隔信号‘vlitv’时，移位寄存器70响应于更新控制信号‘upcnt’而更新延迟控制信号‘dlcnt’的逻辑值。

根据图1所示的本发明的实施例，相位检测单元50可通过检测在参考时钟信号‘clk_ref’的上升沿时的反馈时钟信号‘clk_fb’的电平来产生相位检测信号‘phdet’。因此，相位检测信号‘phdet’以与参考时钟信号‘clk_ref’相同的频率被更新。

其后，更新控制装置60判定在参考时钟信号‘clk_ref’的每一上升沿时的相位检测信号‘phdet’的逻辑值，并计算相位检测信号‘phdet’的第一逻辑值的数目与第二逻辑值的数目之间的差异。当第一逻辑值的数目超过第二逻辑值的数目预定数时，或者当第二逻辑值的数目超过第一逻辑值的数目预定数时，更新控制装置60使能有效间隔信号‘vlitv’。进一步地，在这种情况下，更新控制装置60输出相位检测信号‘phdet’作为更新控制信号‘upcnt’。

例如：假设用来使能有效间隔信号‘vlitv’的、在相位检测信号‘phdet’的第一逻辑值的数目与第二逻辑值的数目之间的差异设定为16，则一旦第一逻辑值的数目超出第二逻辑值的数目16时，更新控制装置60使能有效间隔信号‘vlitv’。进一步地，由于相位检测信号‘phdet’的逻辑值在有效间隔信号‘vlitv’被使能时为第一逻辑值，所以更新控制装置60传送具有第一逻辑值的相位检测信号‘phdet’至移位寄存器70，作为更新控制信号‘upcnt’。

当有效间隔信号‘vlitv’被使能时，移位寄存器70可响应于所传送的更新控制信号‘upcnt’而改变延迟控制信号‘dlcnt’的逻辑值。移位寄存器70完成延迟控制信号‘dlcnt’的逻辑值的改变后，接着使能更新标志信号‘upflg’。由此，本领域内的技术人员应了解在半导体IC中的预定电路组件完成预定操作并使能标志信号。

更新控制装置60响应于更新标志信号‘upflg’的使能而将有效间隔信号‘vlitv’禁止。在将有效间隔信号‘vlitv’禁止后，移位寄存器70不受更新控制信号‘upcnt’的影响。

图2是根据本发明的一个实施例的配置图，其显示图1的示例性更新控制装置。

如图2所示，根据本发明的实施例，更新控制装置60可包括：切换部分610、第一计数部分620、第二计数部分630及更新控制部分640。

切换部分610响应于输入于此的相位检测信号‘phdet’而选择性地输出参考时钟信号‘clk_ref’，作为第一计数控制时钟信号‘clk_cnt1’和第二计数控制时钟信号‘clk_cnt2’之一。第一计数部分620可通过响应于第一计数控制时钟信号‘clk_cnt1’而执行计数操作来产生n位第一计数信号‘cnt1<1:n>’，其中‘n’是自然数。第二计数部分630可通过响应于第二计数控制时钟信号‘clk_cnt2’而执行计数操作来产生n位第二计数信号‘cnt2<1:n>’。更新控制部分640在n位第一计数信号‘cnt1<1:n>’与n位第二计数信号‘cnt2<1:n>’之间比较每位的逻辑值，并响应于逻辑值的比较结果和相位检测信号‘phdet’而产生有效间隔信号‘vlitv’及更新控制信号‘upcnt’。

切换部分610根据相位检测信号‘phdet’的逻辑值来输出参考时钟信号‘clk_ref’作为第一计数控制时钟信号‘clk_cnt1’和第二计数控制时钟信号‘clk_cnt2’之一。即，例如：当相位检测信号‘phdet’具有第一逻辑值时，切换部分610可激活第一计数控制时钟信号‘clk_cnt1’，且当相位检测信号‘phdet’具有第二逻辑值时，切换部分610可激活第二计数控制时钟信号‘clk_cnt2’。

当激活第一计数控制时钟信号‘clk_cnt1’时，第一计数部分620可通过执行向上计数(即，增量)操作来增加n位第一计数信号‘cnt1<1:n>’的逻辑值。当激活第二计数控制时钟信号‘clk_cnt2’时，第二计数部分630可通过执行向上计数(增量)操作来增加n位第二计数信号‘cnt2<1:n>’的逻辑值。因此，第一计数部分620和第二计数部分630的每一个都通过使用向上计数器(即，渐增地增加值的计数器)来实施。向上计数器在被激活时每次增加逻辑值‘1’。当向上计数器在逻辑值达到最大值后将逻辑值增加‘1’时，向上计数器配置成在将输出值转换成最小值后再次连续地执行计数操作。

在此，n位第一计数信号‘cnt1<1:n>’及n位第二计数信号‘cnt2<1:n>’优选初始设定为彼此不同的值。例如：当位数‘n’为5时，n位第一计数信号‘cnt1<1:n>’初始可设定在(1，0，0，0，0)且n位第二计数信号‘cnt2<1:n>’初始可设定在(0，0，0，0，0)。更新控制部分640判定n位第一计数信号‘cnt1<1:n>’的逻辑值与n位第二计数信号‘cnt2<1:n>’的逻辑值是否彼此相等。当第一计数信号‘cnt1<1:n>’和第二计数信号‘cnt2<1:n>’具有相等的逻辑值时，意味着第一计数部分620和第二计数部分630中的一个已经比另一个多执行了16次向上计数操作。因此，在此时，更新控制部分640使能有效间隔信号‘vlitv’。应了解，尽管用来使能有效间隔信号‘vlitv’的、在相位检测信号‘phdet’的第一逻辑值的数目与第二逻辑值的数目之间的差异被设定为16，但是本发明不限于此种方式，将数目设定在16仅作示例之用。

更新控制部分640通过使用参考时钟信号‘clk_ref’来闩锁相位检测信号‘phdet’。当第一计数信号‘cnt1<1:n>’和第二计数信号‘cnt2<1:n>’的每一个经判定为具有相同逻辑值时，更新控制部分640输出闩锁的相位检测信号‘phdet’作为更新控制信号‘upcnt’。由于输入至更新控制部分640中的相位检测信号‘phdet’的最后值使得第一计数信号‘cnt1<1:n>’与第二计数信号‘cnt2<1:n>’的逻辑值相等，因此显然，相位检测信号‘phdet’此时的逻辑值比其它逻辑值多输入16次。

其后，更新控制部分640响应于自移位寄存器70传送的更新标志信号‘upflg’而将有效间隔信号‘vlitv’禁止。

图3是根据本发明的一个实施例的配置图，其示出了图2所示的示例性更新控制部分。

如图3所示，根据本发明的实施例，更新控制部分640可包括：逻辑值判定部642、第一闩锁部644及第二闩锁部646。

根据如图3所示的本发明的一个实施例，逻辑值判定部642通过在n位第一计数信号‘cnt1<1:n>’与n位第二计数信号‘cnt2<1:n>’之间比较每位的逻辑值来产生逻辑值判定信号‘lvdtg’。逻辑值判定部642可包括n个异或门XNR1至XNRn、与非(NAND)门ND及反相器IV。

n个异或门XNR1至XNRn中的每一个接收n位第一计数信号‘cnt1<1:n>’的一位及n位第二计数信号‘cnt2<1:n>’的对应位。NAND门ND接收n个异或门XNR1至XNRn中每一个的输出信号。根据本发明的一个实施例，反相器IV接收NAND门ND的输出信号并输出逻辑值判定信号‘lvdtg’。

第一闩锁部644可响应于参考时钟信号‘clk_ref’而闩锁相位检测信号‘phdet’，并可以响应于逻辑值判定信号‘lvdtg’而再闩锁已闩锁的相位检测信号‘phdet’，以输出更新控制信号‘upcnt’。如图3所示，第一闩锁部644可包括第一触发器(flip-flop)FF1及第二触发器FF2。

根据图3所示的本发明的实施例，第一触发器FF1响应于参考时钟信号‘clk_ref’而闩锁相位检测信号‘phdet’，且第二触发器FF2响应于逻辑值判定信号‘lvdtg’而闩锁第一触发器FF1的输出信号，以输出更新控制信号‘upcnt’。

如图3所示，第二闩锁部646可以响应于逻辑值判定信号‘lvdtg’而闩锁外部供应电压VDD来输出有效间隔信号‘vlitv’。第二闩锁部646可包括第三触发器FF3，其响应于更新标志信号‘upflg’而复位，第三触发器FF3响应于逻辑值判定信号‘lvdtg’而闩锁外部供应电压VDD来输出有效间隔信号‘vlitv’。

根据图3所示的配置，当n位第一计数信号‘cnt1<1:n>’和n位第二计数信号‘cnt2<1:n>’具有彼此相同的逻辑值时，逻辑值判定信号‘lvdtg’被使能。当n位第一计数信号‘cnt1<1:n>’和n位第二计数信号‘cnt2<1:n>’具有相同的逻辑值时，第一闩锁部644的第二触发器FF2再闩锁已闩锁在第一触发器FF1中的相位检测信号‘phdet’，并输出更新控制信号‘upcnt’。进一步地，第二闩锁部646的第三触发器FF3可通过闩锁外部供应电压VDD来使能有效间隔信号‘vlitv’。其后，当更新标志信号‘upflg’被使能时，第三触发器FF3复位并将有效间隔信号‘vlitv’禁止。

如上所述，根据本发明的实施例，DLL电路中的更新控制装置配置成判定相位检测信号具有第一逻辑值的次数和相位检测信号具有第二逻辑值的次数中的任一个是否超出另一个，且当两个逻辑值之间的差异达到预定阈值时，使能有效间隔信号及更新控制信号。通过此方法，通过累积相位比较结果值并使用该比较结果值来执行更新，根据本发明的一个实施例的DLL电路以相比相关技术而言显著宽松的更新条件来操作。因而，本发明的DLL电路执行更有效的更新并更精确地控制内部时钟信号的相位。

尽管以上已描述某些实施例，但是本领域技术人员应了解所描述的实施例仅作为范例之用。因此，在此描述的装置不应受限于所描述的实施例。而是，在此描述的装置应仅受限于在结合以上说明及附图时的所附权利要求。

【主要元件符号说明】

10时钟输入缓冲器

20延迟线

30时钟驱动器

40延迟补偿单元

50相位检测单元

60更新控制装置

70移位寄存器

610切换部分

620第一计数部分

630第二计数部分

640更新控制部分

642逻辑值判定部

644第一闩锁部

646第二闩锁部。

Claims (17)

1.一种延迟锁定环电路，包括：

相位检测单元，配置成比较参考时钟信号的相位与反馈时钟信号的相位，以便产生相位检测信号；

更新控制装置，配置成响应于参考时钟信号、通过判定相位检测信号的第一逻辑值的数目与第二逻辑值的数目之间的差异来产生有效间隔信号及产生更新控制信号；及

移位寄存器，配置成当有效间隔信号被使能时根据更新控制信号来更新供应至延迟线的延迟值。

2.权利要求1的延迟锁定环电路，其中更新控制装置配置成判定参考时钟信号的每一周期中相位检测信号的逻辑值，并且当第一逻辑值的数目和第二逻辑值的数目中的一个相比另一个超出预定数时使能有效间隔信号，以便输出相位检测信号作为更新控制信号。

3.如权利要求1或2的延迟锁定环电路，其中移位寄存器配置成当有效间隔信号被使能时响应于更新控制信号而更新延迟值，并在完成更新后使能更新标志信号。

4.如权利要求3的延迟锁定环电路，其中更新控制装置配置成当更新标志信号被使能时将有效间隔信号禁止。

5.如权利要求4的延迟锁定环电路，其中更新控制装置包括：

切换部分，配置成根据相位检测信号来选择性地输出参考时钟信号作为第一计数控制时钟信号和第二计数控制时钟信号之一；

第一计数部分，配置成响应于第一计数控制时钟信号而执行计数操作，并产生具有一位或更多位的第一计数信号；

第二计数部分，配置成响应于第二计数控制时钟信号而执行计数操作，并产生具有一位或更多位的第二计数信号；以及

更新控制部分，配置成比较第一计数信号的所述一位或更多位的位的逻辑值与第二计数信号的所述一位或更多位的位的逻辑值，响应于比较的逻辑值和相位检测信号来产生有效间隔信号及更新控制信号，以及当更新标志信号被使能时将有效间隔信号禁止。

6.如权利要求5的延迟锁定环电路，其中第一计数部分及第二计数部分的每一个包括向上计数器，且第一计数信号及第二计数信号初始设定成不同值。

7.如权利要求5的延迟锁定环电路，其中更新控制部分配置成响应于参考时钟信号而闩锁相位检测信号，当第一计数信号的逻辑值与第二计数信号的逻辑值经判定为彼此相等时使能有效间隔信号，并输出已闩锁的相位检测信号作为更新控制信号。

8.如权利要求7的延迟锁定环电路，其中更新控制部分包括：

逻辑值判定部，配置成通过比较第一计数信号和第二计数信号中每一个的所述一位或更多位的每位的逻辑值来产生逻辑值判定信号；

第一闩锁部，配置成响应于参考时钟信号而闩锁相位检测信号，并响应于逻辑值判定信号而再闩锁已闩锁的相位检测信号，以便输出更新控制信号；及

第二闩锁部，配置成响应于逻辑值判定信号而闩锁外部供应电压以便输出有效间隔信号，并响应于更新标志信号而将有效间隔信号禁止。

9.如权利要求1的延迟锁定环电路，还包括：

时钟输入缓冲器，配置成缓冲外部时钟信号以产生参考时钟信号，并传送参考时钟信号至所述延迟线；

时钟驱动器，配置成通过驱动自所述延迟线输出的时钟信号来产生内部时钟信号；及

延迟补偿单元，配置成通过按延迟值延迟从所述延迟线输出的时钟信号来产生反馈时钟信号，该延迟值是通过模拟由在延迟时钟信号的输出路径上设置的延迟元件所延迟的延迟值而取得的。

10.一种在延迟锁定环电路中的更新控制装置，包括：

切换部分，配置成根据相位检测信号来选择性地输出参考时钟信号作为第一计数控制时钟信号和第二计数控制时钟信号之一；

第一计数部分，配置成响应于第一计数控制时钟信号而执行计数操作，并产生具有一位或更多位的第一计数信号；

第二计数部分，其配置成响应于第二计数控制时钟信号而执行计数操作，并产生具有一位或更多位的第二计数信号；及

更新控制部分，配置成比较第一计数信号的所述一位或更多位的位的逻辑值和第二计数信号的所述一位或更多位的位的逻辑值，并根据已比较的逻辑值与相位检测信号来产生更新控制信号。

11.如权利要求10的更新控制装置，其中第一计数部分及第二计数部分的每一个实施为包括向上计数器，且第一计数信号及第二计数信号初始设定成不同值。

12.如权利要求10的更新控制装置，其中更新控制部分配置成响应于参考时钟信号而闩锁相位检测信号，且当判定第一计数信号的逻辑值与第二计数信号的逻辑值的每一个相等时，输出已闩锁的相位检测信号作为更新控制信号。

13.如权利要求12的更新控制装置，其中更新控制部分包括：

逻辑值判定部，配置成通过比较第一计数信号和第二计数信号中每一个的所述一位或更多位的每位的逻辑值来产生逻辑值判定信号；及

闩锁部，配置成响应于参考时钟信号而闩锁相位检测信号，并响应于逻辑值判定信号而再闩锁已闩锁的相位检测信号，以便输出更新控制信号。

14.一种延迟锁定环电路的更新方法，包括：

通过比较参考时钟信号的相位与反馈时钟信号的相位来产生相位检测信号；

当相位检测信号的逻辑值具有第一逻辑值的次数与相位检测信号的逻辑值具有第二逻辑值的次数之间的差异等于或超过预定数时，使能有效间隔信号；

响应于有效间隔信号，更新延迟线供应至参考时钟信号的延迟值；及

当完成延迟值的更新时，将有效间隔信号禁止。

15.如权利要求14的更新方法，其中使能有效间隔信号包括：

对于参考时钟信号的每一周期，判定相位检测信号的逻辑值；及

当逻辑值具有第一逻辑值的次数和逻辑值具有第二逻辑值的次数中的一个相比另一个超出预定数时，使能有效间隔信号。

16.如权利要求15的更新方法，其中使能有效间隔信号包括：

根据相位检测信号来选择性地输出参考时钟信号作为第一计数控制时钟信号及第二计数控制时钟信号之一；

通过响应于第一计数控制时钟信号执行计数操作来产生具有多个位的第一计数信号，并通过响应于第二计数控制时钟信号执行计数操作来产生具有多个位的第二计数信号；及

比较第一计数信号的每一位的逻辑值与第二计数信号的对应位的逻辑值，并响应于已比较的逻辑值及相位检测信号而产生有效间隔信号。

17.如权利要求14的更新方法，还包括：

在产生相位检测信号前，

通过缓冲外部时钟信号来产生参考时钟信号，并传送参考时钟信号至所述延迟线；及

通过按延迟值延迟从所述延迟线输出的时钟信号来产生反馈时钟信号，该延迟值是通过模拟由在从延迟线输出的时钟信号的输出路径上设置的延迟元件所延迟的延迟值而取得的。

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