CN103516358A - 相位检测电路和使用相位检测电路的同步电路 - Google Patents

相位检测电路和使用相位检测电路的同步电路 Download PDF

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Abstract

本发明提供一种相位检测电路，被配置为在控制信号的去激活时段期间通过将对第一时钟信号分频所获得的分频时钟信号与第二时钟信号进行比较来产生相位检测信号，以及在控制信号的激活时段期间通过将第一时钟信号与第二时钟信号进行比较来产生相位检测信号。

Description

相位检测电路和使用相位检测电路的同步电路
相关申请的交叉引用
本申请要求2012年6月29日向韩国知识产权局提交的韩国专利申请号为10-2012-0070726的专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明总体而言涉及一种半导体电路，更具体地，涉及一种相位检测电路以及一种使用所述相位检测电路的同步电路。
背景技术
诸如锁相环（PLL）或延迟锁定环（DLL）的现有同步电路在相位或延迟时间调整过程中判断相位或延迟时间是否已经被调整到期望范围之内的值，或是否已经实现延迟锁定或相位锁定。
同步电路可以使用相位检测电路来判断是否已经实现延迟锁定或相位锁定。
相位检测电路将参考信号REFCLK和比较目标信号FBCLK进行比较，并产生结果信号PDOUT。
图1是用以说明现有同步电路的相位检测操作的波形图。
参见图1，当参考信号REFCLK和比较目标信号FBCLK中含有诸如抖动的噪声分量时，相位检测电路可能将结果信号输出为异常值。
当相位检测电路将结果信号PDOUT输出为异常值时，可能产生同步电路的操作错误。
发明内容
本发明描述了一种无论噪声如何都能够执行稳定操作的相位检测电路，以及一种使用所述相位检测电路的同步电路。
在本发明的一个实施例中，一种相位检测电路被配置为在控制信号的去激活时段期间通过将对第一时钟信号分频所获得的分频时钟信号与第二时钟信号进行比较来产生相位检测信号，以及在控制信号的激活时段期间通过将第一时钟信号与第二时钟信号进行比较来产生相位检测信号。
在本发明的一个实施例中，一种相位检测电路包括：分频部，所述分频部被配置为通过将第一时钟信号分频而产生分频时钟信号；多路复用部，所述多路复用部被配置为响应于控制信号而选择并输出第一时钟信号或分频时钟信号；以及检测部，所述检测部被配置为将多路复用部的输出信号的相位与第二时钟信号进行比较，并产生相位检测信号。
在本发明的一个实施例中，一种同步电路包括：可变延迟单元，所述可变延迟单元被配置为通过将参考时钟信号延迟变化的延迟时间而产生同步时钟信号；反馈时钟信号发生单元，所述反馈时钟信号发生单元被配置为接收同步时钟信号并产生反馈时钟信号；控制单元，所述控制单元被配置为响应于相位检测信号而改变可变延迟单元的延迟时间，以及响应于相位检测信号的转变而产生锁定完成信号；以及相位检测单元，所述相位检测单元被配置为通过响应于锁定完成信号而将参考时钟信号或分频参考时钟信号与反馈时钟信号进行比较来产生相位检测信号。
附图说明
结合附图来说明特征、方面和实施例，其中：
图1是说明现有同步电路的相位检测操作的波形图；
图2是根据本发明的一个实施例的同步电路的框图；
图3是图2的相位检测单元的框图；
图4是说明图3的相位检测电路的操作的时序图；
图5是说明图2的锁定状态检测器的配置的电路图；以及
图6和图7是说明图5的锁定状态检测器的操作的波形图。
具体实施方式
在下文中，将参照附图通过各种实施例来说明根据本发明的相位检测电路以及使用所述相位检测电路的同步电路。
参见图2，根据本发明一个实施例的同步电路100包括可变延迟单元110、控制单元120、反馈时钟信号发生单元150以及相位检测单元10。
反馈时钟信号发生单元150包括分频部130和复制延迟部140。
可变延迟单元110具有响应于控制单元120的控制的变化的延迟时间，并且被配置为将第一时钟信号即参考时钟信号REFCLK延迟所述变化的延迟时间并产生同步时钟信号DLLCLK。
控制单元120被配置为响应于相位检测信号PDOUT而控制可变延迟单元110，以及响应于相位检测信号PDOUT的转变而产生锁定完成信号LOCK_STATE。
用于响应于相位检测信号PDOUT的转变而产生锁定完成信号LOCK_STATE的控制单元120可以包括锁定状态检测器121。
分频部130被配置为将同步时钟信号DLLCLK二分频。
复制延迟部140包括延迟元件以复制特定信号路径的延迟时间。
所述特定信号路径可以包括内部信号路径，外部时钟信号通过所述内部信号路径而进入使用同步电路100的电路中，例如半导体存储器电路中。
相位检测单元10被配置为响应于锁定完成信号LOCK_STATE和复位信号RSTB而将参考时钟信号REFCLK或通过将参考时钟信号REFCLK分频所获得的信号与第二时钟信号即反馈时钟信号FBCLK进行比较，并产生相位检测信号PDOUT。
参见图3，相位检测单元10包括分频部11、第一延迟部12、多路复用部13、第二延迟部14和检测部15。
分频部11被配置为将参考时钟信号REFCLK二分频，并产生分频时钟信号REFCLK/2。
第一延迟部12被配置为将参考时钟信号REFCLK延迟预设的时间，并产生延迟参考时钟信号REFCLKD。
多路复用部13被配置为响应于锁定完成信号LOCK_STATE而选择分频时钟信号REFCLK/2或延迟参考时钟信号REFCLKD。
锁定完成信号LOCK_STATE可以包括定义DLL的延迟锁定或PLL的相位锁定是否已经完成的信号。
在本发明的一个实施例中，锁定完成信号LOCK_STATE被用作用于控制相位检测单元10的信号。然而，这仅是一个例子，也可以使用从外部源提供的控制信号，而不使用从DLL或PLL提供的控制信号。
第二延迟部14被配置为将反馈时钟信号FBCLK延迟预设的时间，并产生延迟反馈时钟信号FBCLKD。
第一延迟部12可以被配置作为虚设延迟器件，以补偿经过分频部11的信号路径的延迟时间。
第二延迟部14可以被配置作为虚设延迟器件，以补偿经过多路复用部13以及分频部11或第一延迟部12的信号路径的延迟时间。
检测部15被配置为将延迟反馈时钟信号FBCLKD的相位与多路复用部13的输出信号的相位进行比较，并产生相位检测信号PDOUT。
检测部15被配置为响应于复位信号RSTB而将相位检测信号PDOUT初始化。
以下将说明根据本发明一个实施例的相位检测单元10的操作。
当锁定完成信号LOCK_STATE被去激活（例如低电平）时，多路复用部13选择分频时钟信号REFCLK/2，并将选中的信号提供给检测部15。
当锁定完成信号LOCK_STATE被激活（例如高电平）时，多路复用部13将延迟参考时钟信号REFCLKD提供给检测部15。
当锁定完成信号LOCK_STATE被去激活时，检测部15在反馈时钟信号FBCLK的上升沿实质上领先于分频时钟信号REFCLK/2的上升沿的情况下将相位检测信号PDOUT输出为高电平。
检测部15的实际输入信号可以包括多路复用部13的输出信号和第二延迟部14的输出信号。然而，由于第一延迟部12和第二延迟部14是用以补偿内部时间延迟的虚设延迟器件，因此可以理解的是，检测部15有效地将参考时钟信号REFCLK或分频时钟信号REFCLK/2与反馈时钟信号FBCLK进行比较。
当锁定完成信号LOCK_STATE被激活时，检测部15在反馈时钟信号FBCLK的上升沿实质上领先于时钟信号REFCLK的上升沿的情况下将相位检测信号PDOUT输出为高电平。
在本发明的一个实施例中，当锁定完成信号LOCK_STATE被去激活时，使用分频时钟信号REFCLK/2。
虽然在图4所示的延迟参考时钟信号REFCLKD和延迟反馈时钟信号FBCLKD中含有诸如抖动的噪声分量，但相位检测电路10可以将相位检测信号PDOUT输出为正常值。
参见图5，锁定状态检测部121被配置为响应于相位检测信号PDOUT的转变而激活锁定完成信号LOCK_STATE。
锁定状态检测部121检测相位检测信号PDOUT从高电平转变至低电平的情况，以及相位检测信号PDOUT从低电平转变至高电平的情况，并激活锁定完成信号LOCK_STATE。
锁定状态检测部121包括第一触发器122、第二触发器123以及逻辑门124。
第一触发器122具有与电源端子连接的输入端子，以及被配置为接收反相了的相位检测信号PDOUT的时钟端子。
第二触发器123具有与电源端子连接的输入端子，以及被配置为接收相位检测信号PDOUT的时钟端子。
第一触发器122和第二触发器123由复位信号RSTB复位。
逻辑门124被配置为对第一触发器122的输出信号和第二触发器123的输出信号执行或操作，并输出锁定完成信号LOCK_STATE。
下文将说明根据本发明一个实施例的同步电路100的操作。
当锁定完成信号LOCK_STATE被去激活（例如低电平）时，相位检测单元10将分频时钟信号REFCLK/2的相位和反馈时钟信号FBCLK的相位进行比较，并产生相位检测信号PDOUT。
控制单元120根据相位检测信号PDOUT的电平而增加或减少可变延迟单元110的延迟时间。
反馈时钟信号FBCLK的相位响应于可变延迟单元110的延迟时间的增加或减少而改变。
当在分频时钟信号REFCLK/2的相位被锁定的状态下反馈时钟信号FBCLK的相位响应于在图6中绘示为FBCLKD的延迟时间而改变时，相位检测信号PDOUT从高电平转变至低电平。
随着相位检测信号PDOUT从高电平转变至低电平，图5的第一触发器122输出电源电平，即高电平信号。
随着从第一触发器122输出的高电平信号经由逻辑门124被输出，锁定完成信号LOCK_STATE被激活。
当在分频时钟信号REFCLK/2的相位被锁定的状态下反馈时钟信号FBCLK的相位响应于在图7中绘示为FBCLKD的延迟时间而改变时，相位检测信号PDOUT从低电平转变至高电平。
随着相位检测信号PDOUT从低电平转变至高电平，图5中的第二触发器123输出电源电平，即高电平信号。
随着从第二触发器123输出的高电平信号经由逻辑门124被输出，锁定完成信号LOCK_STATE被激活。
当锁定完成信号LOCK_STATE被激活时，相位检测单元10将参考时钟信号REFCLK的相位和反馈时钟信号FBCLK的相位进行比较，并产生相位检测信号PDOUT。
控制单元120根据相位检测信号PDOUT的电平来增加或减少可变延迟单元110的延迟时间。
在锁定完成信号LOCK_STATE被激活之后，可变延迟单元110的延迟时间被细微地调整。
反馈时钟信号FBCLK的相位还响应于可变延迟单元110的延迟时间的增加或减少而变化。
在本发明的一个实施例中，反馈时钟信号FBCLK在锁定完成状态之前、即在锁定完成信号LOCK_STATE被激活之前与分频时钟信号REFCLK/2进行比较，并在锁定完成信号LOCK_STATE被激活之后与参考时钟信号REFCLK进行比较，以容许稳定的相位检测。
虽然未检测相位检测信号PDOUT转变至特定电平的时间点，但因为相位检测信号PDOUT转变至低电平和高电平被判定为锁定完成，因此可以确保同步电路的稳定操作。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的半导体电路不应当限于描述的实施例。确切地说，本文所述的半导体电路应当仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (17)

1.一种相位检测电路，被配置为在控制信号的去激活时段期间通过将对第一时钟信号分频所获得的分频时钟信号与第二时钟信号进行比较来产生相位检测信号，以及在所述控制信号的激活时段期间通过将所述第一时钟信号与所述第二时钟信号进行比较来产生所述相位检测信号。
2.如权利要求1所述的相位检测电路，其中，所述相位检测电路根据所述第二时钟信号的相位是否领先于所述分频时钟信号的相位或所述第一时钟信号的相位来产生所述相位检测信号。
3.如权利要求1所述的相位检测电路，其中，所述控制信号包括锁定完成信号，所述锁定完成信号定义延迟锁定环的延迟锁定或锁相环的相位锁定是否已经完成。
4.一种相位检测电路，包括：
分频部，所述分频部被配置为通过将第一时钟信号分频而产生分频时钟信号；
多路复用部，所述多路复用部被配置为响应于控制信号而选择并输出所述第一时钟信号或所述分频时钟信号；以及
检测部，所述检测部被配置为将所述多路复用部的输出信号的相位与第二时钟信号进行比较，并产生相位检测信号。
5.如权利要求4所述的相位检测电路，还包括：
第一延迟部，所述第一延迟部被配置为将所述第一时钟信号延迟第一延迟时间，并将延迟了的所述第一时钟信号提供给所述多路复用部；以及
第二延迟部，所述第二延迟部被配置为将所述第二时钟信号延迟第二延迟时间，并将延迟了的所述第二时钟信号提供给所述检测部。
6.如权利要求5所述的相位检测电路，其中，所述第一延迟时间包括经过所述分频部的信号路径的延迟时间。
7.如权利要求5所述的相位检测电路，其中，所述第二延迟时间包括经过所述多路复用部以及所述分频部或所述第一延迟部的信号路径的延迟时间。
8.如权利要求4所述的相位检测电路，其中，所述控制信号包括锁定完成信号，所述锁定完成信号定义延迟锁定环的延迟锁定或锁相环的相位锁定是否已经完成。
9.一种同步电路，包括：
可变延迟单元，所述可变延迟单元被配置为通过将参考时钟信号延迟变化的延迟时间而产生同步时钟信号；
反馈时钟信号发生单元，所述反馈时钟信号发生单元被配置为接收所述同步时钟信号并产生反馈时钟信号；
控制单元，所述控制单元被配置为响应于相位检测信号而增加或减少所述可变延迟单元的延迟时间，以及响应于所述相位检测信号的转变而产生锁定完成信号；以及
相位检测单元，所述相位检测单元被配置为通过响应于所述锁定完成信号而将所述参考时钟信号或分频参考时钟信号与所述反馈时钟信号进行比较来产生所述相位检测信号。
10.如权利要求9所述的同步电路，其中，所述反馈时钟信号发生单元包括：
分频部，所述分频部被配置为将所述同步时钟信号分频；以及
复制延迟部，所述复制延迟部被配置为将所述分频部的输出信号延迟预设的延迟时间，并输出被延迟的信号作为所述反馈时钟信号。
11.如权利要求9所述的同步电路，其中，所述控制单元检测所述相位检测信号从高电平转变至低电平的情况以及所述相位检测信号从低电平转变至高电平的情况，并激活所述锁定完成信号。
12.如权利要求9所述的同步电路，其中，所述控制单元包括锁定状态检测器。
13.如权利要求12所述的同步电路，其中，所述锁定状态检测器还包括：
第一触发器，所述第一触发器具有与电源端子连接的输入端子、被配置为接收反相了的所述相位检测信号的时钟端子、以及与复位信号连接的端子；
第二触发器，所述第二触发器具有与所述电源端子连接的输入端子、被配置为接收所述相位检测信号的时钟端子、以及与复位信号连接的端子；以及
逻辑门，所述逻辑门被配置为对所述第一触发器的输出信号和所述第二触发器的输出信号执行或操作，并输出所述锁定完成信号。
14.如权利要求9所述的同步电路，其中，所述相位检测单元包括：
分频部，所述分频部被配置为通过将所述参考时钟信号分频而产生分频时钟信号；
多路复用部，所述多路复用部被配置为响应于所述锁定完成信号而选择并输出所述参考时钟信号或所述分频时钟信号；以及
检测部，所述检测部被配置为将所述多路复用部的输出信号的相位与所述反馈时钟信号进行比较，并产生所述相位检测信号。
15.如权利要求14所述的同步电路，其中，所述相位检测单元还包括：
第一延迟部，所述第一延迟部被配置为将所述参考时钟信号延迟第一延迟时间，并将延迟了的信号提供给所述多路复用部；以及
第二延迟部，所述第二延迟部被配置为将所述反馈时钟信号延迟第二延迟时间，并将延迟了的信号提供给所述检测部。
16.如权利要求15所述的同步电路，其中，所述第一延迟时间包括经过所述分频部的信号路径的延迟时间。
17.如权利要求15所述的同步电路，其中，所述第二延迟时间包括经过所述多路复用部以及所述分频部或所述第一延迟部的信号路径的延迟时间。
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