CN101013894A - 具有宽锁频范围的锁相回路及其操作方法 - Google Patents

具有宽锁频范围的锁相回路及其操作方法 Download PDF

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Abstract

本发明提供一种具有宽锁频范围的锁相回路及其操作方法。在本发明锁相回路中，利用一内建的分频系数决定单元实现一锁定监控机制以监视锁相回路中的控制电压。当控制电压大于或小于一规范电压操作范围时，改变多系数分频器中的除数来动态的调整输出频率信号的输出频率。本发明的具有宽锁频范围的锁相回路及其操作方法，使得锁相回路设计在应用于专用电路时，不需要另外增加控制管脚，所以不会增加使用者的负担并对于集成电路的工艺偏移具有很高的免疫性。

Description

具有宽锁频范围的锁相回路及其操作方法
技术领域
本发明关于一种锁相回路(Phase Locked Loop Circuit，PLL)及相关方法，且特别是关于一种具有宽锁频范围的锁相回路与相关方法。
背景技术
请参照图1，其所示为公知的锁相回路示意图。该锁相回路100包括相位频率检测器(Phase frequency Detector)10、电荷泵(Charge Pump)20、回路滤波器(Loop filter)30、电压控制振荡器(Voltage Controlled Oscillator)40与分频器(Divider)50。其中，具有一参考频率(fref)的输入频率信号(CKin)由一参考振荡器(Reference Oscillator，未示出)所产生。另外，输入频率信号与一分频信号(frequency divided signal)同时输入该相位频率检测器10。该相位频率检测器10可检测该输入频率信号与该分频信号之间的相位与频率的差异，并输出一相位差信号(Phase Difference Signal)至该电荷泵20。接着，电荷泵20根据该相位差信号的大小输出正比于该相位差信号的一输出电流，并经由该回路滤波器30而对电容器(C1、C2)进行充电，进而产生一控制电压(Vc)至该电压控制振荡器40。该电压控制振荡器40可以根据该控制电压(Vc)产生一输出频率信号(CKout)，使该输出频率信号(CKout)的压控频率(fvco)对应于该控制电压。而分频器50可接收输出频率信号(CKout)并将压控频率(fvco)除以整数M倍(乘上1/M)后产生该分频信号用以输入至该相位频率检测器10，所以锁相回路的输入频率信号(CKin)与输出频率信号(CKout)的频率关系为fvoc＝M*fref。
众所周知，由于公知锁相回路100的输出频率信号(CKout)的压控频率(fvco)的操作频率范围仅限定于电压控制振荡器40的谐振频率(Resonant frequency)范围。另外，由于控制电压(Vc)与压控频率(fvco)之间为正比的关系。因此，控制电压(Vc)会被局限于一规范电压操作范围之间。也就是说，公知锁相回路的锁定区间会局限在电压控制振荡器40的操作范围。
为了要实现宽操作频率的锁相回路，如图2所示，提出一种具有多系数分频器(Multi-Modulus Divider)的锁相回路。该锁相回路150中的多系数分频器60包括一主分频器62与一分频系数选择单元64。主分频器62可以提供一基本值(M)。而分频系数选择单元64可利用控制管脚来选择切换开关(SW0～SWN)用以选取多个系数值(1、1/2、1/4...1/2N)其中之一。也就是说，经由使用者选取分频系数选择单元64中的一系数值之后，电压控制振荡器40所输出的具有一压控频率(fvco)的一压控频率信号(CKvco)即可被分频系数选择单元64根据该系数值进行第一次分频动作而成为具有一输出频率(fout)的一输出频率信号(CKout)。而输出频率信号(CKout)再经由主分频器62根据该基本值(M)进行第二次分频动作将输出频率信号(CKout)的输出频率(fout)除以整数M倍(乘上1/M)后产生该分频信号。
公知的多系数分频器60是利用应用于锁相回路中的一分频系数选择单元64，经由使用者动态的选择分频系数选择单元64中的一系数值后应用于锁相回路中，使得输出频率信号(CKout)的压控频率(fout)可达到宽操作范围的目的。然而，在专用集成电路(Application Specific Integrated Circuit，ASIC)中设计该类型的锁相回路必须额外的提供控制管脚(Control Pin)或控制端来控制切换开关(SW0～SWN)，以选择分频系数选择单元64中的系数值。而增加的控制管脚/控制端会增加使用者操作的困难，并增加设计、测试上的复杂度与成本。
因此，如何改进上述缺点，设计一具有内建自动调整机制实现具有宽锁频范围的锁相回路则为业界急需解决的问题。
发明内容
本发明的目的是提供一种具有宽锁频范围的锁相回路，由一内建的分频系数决定单元根据控制电压来动态的调整输出频率信号的输出频率实现具有宽锁频范围的锁相回路。
因此，本发明提出一种锁相回路，包括：相位频率检测器，可接收具有一参考频率的一输入频率信号与一分频信号，并可检测该输入频率信号与该分频信号之间的相位与频率的差异后输出一相位差信号；一电荷泵，可接收该相位差信号并根据该相位差信号的大小产生相关于该相位差信号的一输出电流；一回路滤波器，可接收该输出电流并平缓该输出电流后转换并输出一控制电压；一电压控制振荡器，可接收该控制电压并根据该控制电压产生具有一压控频率的一压控频率信号；一多系数分频器，可接收该压控频率信号并输出该分频信号与具有一输出频率的一输出频率信号，其中，该多系数分频器具有多个除数可供选择，当该多系数分频器通过选择使用一第一除数时，该压控频率除以该分频信号的频率即为该第一除数；以及，一分频系数决定单元，可接收该相位差信号与该控制电压，当该控制电压不在一规范电压操作范围之间且该相位差信号经由确认无法完成锁定时，控制该多系数分频器不选择该第一除数改为选择所述除数中的一第二除数。
根据所述的锁相回路，其中该多系数分频器包括：一主分频器，该主分频器可提供一基本值；以及一分频系数选择单元，该分频系数选择单元可提供多个系数值使得所述系数值结合该基本值可形成该多系数分频器的所述除数；其中，通过该分频系数决定单元选择所述系数值中的一第一系数值，该分频系数选择单元可根据该第一系数值进行第一次分频操作使得该压控频率除以该输出频率即为该第一系数值，而该主分频器可根据该基本值进行第二次分频操作使得该输出频率除以该分频信号的频率即为该基本值。
根据所述的锁相回路，其中该分频系数决定单元包括：一锁定检测器，该锁定检测器接收该相位差信号并判断该相位差信号是否为一锁定状态，当该锁定检测器确定为该锁定状态时，该锁定检测器输出一清除信号；一比较器，该比较器可接收并监测该控制电压并在该控制电压小于或者大于该规范电压操作范围时，该比较器会输出脉冲；一累加器，该累加器连接至该比较器，用以计数该比较器输出的脉冲数目，当该累加器计数的脉冲数目达到一预设数目时，该累加器会发出一调整信号，而当该累加器接收到一清除信号时该累加器会清除累加器中所计数的脉冲数目；一切换控制器，该切换控制器连接至该累加器使得该切换控制器可以根据该调整信号来选择该多系数分频器中的所述除数其中之一。
根据所述的锁相回路，其中，该比较器输出脉冲的频率是由该输入频率信号的该参考频率决定。
根据所述的锁相回路，其中，当该控制电压小于该规范电压操作范围时，该比较器会由一低Vc信号端输出脉冲；而当该累加器计数的脉冲数目达到该预设数目时，该调整信号即为一上调信号。
根据所述的锁相回路，其中，当该控制电压大于该规范电压操作范围时，该比较器会由一高Vc信号端输出脉冲；而当该累加器计数的脉冲数目达到该预设数目时，该调整信号即为一下调信号。
根据所述的锁相回路，其中，当该控制电压小于该规范电压操作范围时，该第二除数大于该第一除数；而当该控制电压大于该规范电压操作范围时，该第二除数小于该第一除数。
此外，本发明提出一种操作一锁相回路的方法，该锁相回路将一输出频率信号除以一分频系数并根据分频结果与一输入频率信号之间的差异提供一对应的控制电压；而该方法包含有：将该分频系数设定为一初始值；以及，如果该控制电压超出一规范电压操作范围，且维持超过一预设时段，则改变该分频系数。
根据所述的方法，其中，当该控制电压超过该规范电压操作范围且维持超过该预设时段而要改变该分频系数时，如果该控制电压低于该规范电压操作范围的下限且维持超过该预设时段时，使该分频系数增加；而当该控制电压超过该规范电压操作范围且维持超过该预设时段而要改变该分频系数时，如果该控制电压高于该规范电压操作范围的上限且维持超过该预设时段时，使该分频系数减少。
因此，本发明提供的具有宽锁频范围的锁相回路及其操作方法，使得锁相回路设计在应用于专用电路时，不需要另外增加控制管脚，所以不会增加使用者的负担。并且由于本发明的分频系数决定单元均由数字电路所完成，因此对于集成电路的工艺偏移具有很高的免疫性。
为了能更进一步了解本发明特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明，并非用来对本发明加以限制。
附图说明
图1所示为公知的锁相回路示意图。
图2所示为公知具有多系数分频器的锁相回路。
图3所示为本发明的锁相回路。
图4所示为本发明锁相回路频率操作示意图。
图5所示为分频系数决定单元的状态图。
其中，附图标记说明如下：
10、210相位频率检测器    20、220电荷泵
30、230回路滤波器        40、240电压控制振荡器
50分频器                 60、250多系数分频器
62、252主分频器          64、254分频系数选择单元
100、150、200锁相回路    260分频系数决定单元
262锁定检测器            264比较器
266累加器                268切换控制器
具体实施方式
请参照图3，其所示为本发明的锁相回路。本发明的锁相回路200包括相位频率检测器210、电荷泵220、回路滤波器230、电压控制振荡器240、多系数分频器250与分频系数决定单元260。而多系数分频器250包括一主分频器252与一分频系数选择单元254。主分频器252可以提供一基本值(M)。而分频系数选择单元254可经由分频系数决定单元260控制切换开关(SW0～SWN)用以选取多个系数值(1、1/2、1/4...1/2N)其中之一。也就是说，经由分频系数决定单元260选取分频系数选择单元254中的一系数值之后，电压控制振荡器240所输出的具有一压控频率(fvcp)的一压控频率信号(CKvco)即可被分频系数选择单元254根据该系数值进行第一次分频动作而成为具有一输出频率(fout)的一输出频率信号(CKout)。而输出频率信号(CKout)再经由主分频器252根据该基本值(M)进行第二次分频动作，将输出频率信号(CKout)的输出频率(fout)除以整数M倍(乘上1/M)后产生该分频信号。
根据本发明的实施例，提供一分频系数决定单元260应用于具有多系数分频器的锁相回路并整合于一专用集成电路(ASIC)内，使得本发明的锁相回路200具有宽操作频率的特性并且不需要使用者利用控制管脚来选择分频系数选择单元254中的系数值。
分频系数决定单元260包括一锁定检测器262、一比较器(Comparator)264、一累加器(Accumulator)266、与一切换控制器268。其中，比较器264可接收并监测该控制电压(Vc)。当控制电压(Vc)小于或者大于一规范电压操作范围时，比较器264会由低Vc信号端输出脉冲或者由高Vc信号端输出脉冲至累加器266。而累加器266会计数低Vc信号端或者高Vc信号端输出的脉冲数目。当累加器266累计的脉冲数目达到一预设数目(X次)时，累加器266会发出一上调信号(UP)或者一下调信号(DN)至切换控制器268，而切换控制器268可以根据上调信号(UP)或者下调信号(DN)来选择分频系数选择单元254中的系数值，并应用于锁相回路200。此外，锁定检测器262接收相位频率检测器210输出的相位差信号，并判断锁相回路是否完成锁相回路的锁定(PLL Lock)。当锁定检测器262确定锁相回路200处于锁定状态，则锁定检测器262输出一清除信号至该累加器266用以清除累加器266中所计数的脉冲数目。
请参照图4，其所示为本发明锁相回路频率操作示意图。其中，横轴为电压控制振荡器240的控制电压(Vc)，而纵轴为输出频率信号(CKout)的输出频率(fout)。如图所示，电压控制振荡器240的控制电压的规范电压操作范围在Vx与Vy之间。当多系数分频器250的除数为M(乘上1/M)时，锁相回路200的操作频率范围在BMHz～AMHz之间；当多系数分频器250的除数为2M(乘上1/2M)时，锁相回路200的操作频率范围在B/2MHz～A/2MHz之间；当多系数分频器250的除数为4M(乘上1/4M)时，锁相回路200的操作频率范围在B/4MHz～A/4MHz之间并以此类推至除数为2NM。因此，本发明的锁相回路可以在B/4MHz～AMHz之间操作。同理，当分频系数选择单元254中有更多系数可供切换时，锁相回路可以具有更宽的操作频率范围。
请参照图5，其所示为分频系数决定单元的状态图。当锁相回路200开始工作时，分频系数决定单元260处于(A)状态，即为初始状态。当具有参考频率(fref)的输入频率信号(CKin)输入锁相回路200后，控制电压(Vc)开始变化，此时分频系数决定单元260处于(B)状态，即为检测控制电压(Vc)状态。在(B)状态时，分频系数决定单元260的比较器264监视控制电压(Vc)是否在规范电压操作范围(Vx～Vy)之间。当控制电压(Vc)在规范电压操作范围(Vx～Vy)之间且锁定检测器262确定锁相回路200已经锁定完成，则分频系数决定单元260进入(G)状态，即为锁定状态。在(G)状态时，当锁定检测器262检测出锁相回路200无锁定时则分频系数决定单元260进入(B)状态。
此外，在(B)状态时，当输入频率信号(CKin)的参考频率(fref)改变使得控制电压(Vc)小于Vx时，分频系数决定单元260进入(C)状态，即Vb＜Vc＜Vx的计数状态。在(C)状态时，累加器会开始计数低Vc信号端所输出的脉冲数目。接着，(一)当控制电压(Vc)大于Vx且脉冲数目未达到该预设数目(X次)时，则分频系数决定单元260进入(B)状态。(二)当控制电压(Vc)小于Vx且脉冲数目未达到该预设数目(X次)且该锁定检测器262确定锁相回路200已经锁定完成时，则分频系数决定单元260进入(G)状态。(三)当控制电压(Vc)进一步小于Vb且脉冲数目未达到该预设数目(X次)时，则分频系数决定单元260进入(D)状态，即为Vc＜Vb的计数状态。(四)当控制电压(Vc)小于Vx且脉冲数目达到该预设数目(X次)时，则分频系数决定单元260进入(F)状态，即为增加除数并重置的状态。
在状态(D)时，由于控制电压(Vc)已经过低，所以不可能完成锁相回路的锁定，因此，除非输入频率信号(CKin)的参考频率(fref)改变使得控制电压(Vc)再次大于Vx使得分频系数决定单元260进入(B)状态，否则当脉冲数目达到该预设数目(X次)时，分频系数决定单元260进入(F)状态。
在状态(F)时，切换控制器268可以选择分频系数选择单元254中的系数值使得多系数分频器252的除数可以增加。例如，由除数M增加至除数2M，或者由除数2M增加至除数4M。之后，分频系数决定单元260进入(A)状态并继续工作。
此外，在(B)状态时，当输入频率信号(CKin)的参考频率(fref)改变使得控制电压(Vc)大于Vy时，分频系数决定单元260进入(E)状态，即Vy＜Vc＜Vt的计数状态。在(E)状态时，累加器会开始计数高Vc信号端所输出的脉冲数目。接着，(一)当控制电压(Vc)小于Vy且脉冲数目未达到该预设数目(X次)时，则分频系数决定单元260进入(B)状态。(二)当控制电压(Vc)大于Vy、脉冲数目未达到该预设数目(X次)且该锁定检测器262确定锁相回路200已经锁定完成时，则分频系数决定单元260进入(G)状态。(三)当控制电压(Vc)进一步大于Vt且脉冲数目未达到该预设数目(X次)时，则分频系数决定单元260进入(I)状态，即为Vc＜Vt的计数状态。(四)当控制电压(Vc)大于Vy且脉冲数目达到该预设数目(X次)时，则分频系数决定单元260进入(H)状态，即为降低除数并重置的状态。
在状态(I)时，由于控制电压(Vc)已经过高，所以不可能完成锁相回路的锁定，因此，除非输入频率信号(CKin)的参考频率(fref)改变使控制电压(Vc)再次小于Vy使得分频系数决定单元260进入(B)状态，否则当脉冲数目达到该预设数目(X次)时，分频系数决定单元260进入(H)状态。
在状态(H)时，切换控制器268可以选择分频系数选择单元254中的系数值使得多系数分频器252的除数可以降低。例如，由除数2M降低至除数M，或者由除数4M降低至除数2M。之后，分频系数决定单元260进入(A)状态并继续工作。
根据本发明的实施例，累加器266的预设数目(X次)为24，而比较器264由低Vc信号端或者高Vc信号端所发出的脉冲信号的频率为fref/256，也就是说，当控制电压(Vc)不在规范电压操作范围(Vx～Vy)之间时，经过24*(256/fref)的时间之后，分频系数决定单元260可以改变多系数分频器250中的除数。
举例来说，当输入频率信号(CKin)的参考频率(fref)很低时，电荷泵220输出的电流会使控制电压(Vc)非常低，使得分频系数决定单元260进入(C)状态或者(D)状态。经过一段时间皆无法达到锁定之后，分频系数决定单元260会控制多系数分频器250增加除数，并在重置之后可使控制电压(Vc)回到规范电压操作范围(Vx～Vy)之间并进行锁定，使得分频系数决定单元260达到(G)状态，完成锁相回路200的锁定。
同理，当输入频率信号(CKin)的参考频率(fref)很高时，电荷泵220输出的电流会使控制电压(Vc)非常高，使得分频系数决定单元260进入(E)状态或者(I)状态。经过一段时间皆无法达到锁定之后，分频系数决定单元260会控制多系数分频器250降低除数，并在重置之后可使控制电压(Vc)回到规范电压操作范围(Vx～Vy)之间并进行锁定，使得分频系数决定单元260达到(G)状态，完成锁相回路200的锁定。
因此，本发明提出一种具有宽锁频范围的锁相回路，使得锁相回路设计在应用于专用电路时，不需要另外增加控制管脚增加使用者的负担。并且由于本发明的分频系数决定单元260均由数字电路所完成，因此对于集成电路的工艺偏移具有很高的免疫性。
综上所述，虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何所属领域的技术人员，在不脱离本发明的精神和范围内，可作各种更动与润饰，因此本发明的保护范围应当视后附的权利要求所界定的范围为准。

Claims (9)

1.一种锁相回路，包括：
一相位频率检测器，该相位频率检测器可接收具有一参考频率的一输入频率信号与一分频信号，并可检测该输入频率信号与该分频信号之间的相位与频率的差异后输出一相位差信号；
一电荷泵，该电荷泵可接收该相位差信号并根据该相位差信号的大小产生相关于该相位差信号的一输出电流；
一回路滤波器，该回路滤波器可接收该输出电流并平缓该输出电流后转换并输出一控制电压；
一电压控制振荡器，该电压控制振荡器可接收该控制电压并根据该控制电压产生具有一压控频率的一压控频率信号；
一多系数分频器，该多系数分频器可接收该压控频率信号并输出该分频信号与具有一输出频率的一输出频率信号，其中，该多系数分频器具有多个除数可供选择，当该多系数分频器通过选择使用一第一除数时，该压控频率除以该分频信号的频率即为该第一除数；以及
一分频系数决定单元，该分频系数决定单元可接收该相位差信号与该控制电压，当该控制电压不在一规范电压操作范围之间且该相位差信号经由确认无法完成锁定时，控制该多系数分频器不选择该第一除数改为选择所述除数中的一第二除数。
2.如权利要求1所述的锁相回路，其中该多系数分频器包括：
一主分频器，该主分频器可提供一基本值；以及
一分频系数选择单元，该分频系数选择单元可提供多个系数值使得所述系数值结合该基本值可形成该多系数分频器的所述除数；
其中，通过该分频系数决定单元选择所述系数值中的一第一系数值，该分频系数选择单元可根据该第一系数值进行第一次分频操作使得该压控频率除以该输出频率即为该第一系数值，而该主分频器可根据该基本值进行第二次分频操作使得该输出频率除以该分频信号的频率即为该基本值。
3.如权利要求1所述的锁相回路，其中该分频系数决定单元包括：
一锁定检测器，该锁定检测器接收该相位差信号并判断该相位差信号是否为一锁定状态，当该锁定检测器确定为该锁定状态时，该锁定检测器输出一清除信号；
一比较器，该比较器可接收并监测该控制电压并在该控制电压小于或者大于该规范电压操作范围时，该比较器会输出脉冲；
一累加器，该累加器连接至该比较器，用以计数该比较器输出的脉冲数目，当该累加器计数的脉冲数目达到一预设数目时，该累加器会发出一调整信号，而当该累加器接收到一清除信号时该累加器会清除累加器中所计数的脉冲数目；
一切换控制器，该切换控制器连接至该累加器使得该切换控制器可以根据该调整信号来选择该多系数分频器中的所述除数其中之一。
4.如权利要求3所述的锁相回路，其中，该比较器输出脉冲的频率是由该输入频率信号的该参考频率决定。
5.如权利要求3所述的锁相回路，其中，当该控制电压小于该规范电压操作范围时，该比较器会由一低控制电压信号端输出脉冲；而当该累加器计数的脉冲数目达到该预设数目时，该调整信号即为一上调信号。
6.如权利要求3所述的锁相回路，其中，当该控制电压大于该规范电压操作范围时，该比较器会由一高控制电压信号端输出脉冲；而当该累加器计数的脉冲数目达到该预设数目时，该调整信号即为一下调信号。
7.如权利要求1所述的锁相回路，其中，当该控制电压小于该规范电压操作范围时，该第二除数大于该第一除数；而当该控制电压大于该规范电压操作范围时，该第二除数小于该第一除数。
8.一种操作一锁相回路的方法，该锁相回路将一输出频率信号除以一分频系数并根据分频结果与一输入频率信号之间的差异提供一对应的控制电压；而该方法包含有：
将该分频系数设定为一初始值；以及
如果该控制电压超出一规范电压操作范围，且维持超过一预设时段，则改变该分频系数。
9.如权利要求8所述的方法，其中，当该控制电压超过该规范电压操作范围且维持超过该预设时段而要改变该分频系数时，如果该控制电压低于该规范电压操作范围的下限且维持超过该预设时段时，使该分频系数增加；而当该控制电压超过该规范电压操作范围且维持超过该预设时段而要改变该分频系数时，如果该控制电压高于该规范电压操作范围的上限且维持超过该预设时段时，使该分频系数减少。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103516358A (zh) * 2012-06-29 2014-01-15 爱思开海力士有限公司 相位检测电路和使用相位检测电路的同步电路
TWI465080B (zh) * 2011-03-04 2014-12-11 Univ Nat Sun Yat Sen 具有抗干擾之雙點調制直接轉頻發射機
CN104378106A (zh) * 2014-10-15 2015-02-25 灿芯半导体(上海)有限公司 可编程锁相环锁定检测器及其锁相环电路
CN106169932A (zh) * 2015-05-20 2016-11-30 恩智浦有限公司 具有锁定检测器的锁相环路
CN107925412A (zh) * 2015-08-07 2018-04-17 高通股份有限公司 新型分数锁相环（pll）架构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140882A (en) * 1998-11-23 2000-10-31 Tropian, Inc. Phase lock loop enabling smooth loop bandwidth switching
EP1030453A1 (en) * 1999-01-20 2000-08-23 Sony International (Europe) GmbH A method for reducing transition time in a PLL frequency synthesizer having a programmable frequency divider
JP3852939B2 (ja) * 2003-08-22 2006-12-06 松下電器産業株式会社 広帯域変調ｐｌｌおよびその変調度調整方法
US7333582B2 (en) * 2004-03-02 2008-02-19 Matsushita Electric Industrial Co., Ltd. Two-point frequency modulation apparatus, wireless transmitting apparatus, and wireless receiving apparatus

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI465080B (zh) * 2011-03-04 2014-12-11 Univ Nat Sun Yat Sen 具有抗干擾之雙點調制直接轉頻發射機
CN103516358A (zh) * 2012-06-29 2014-01-15 爱思开海力士有限公司 相位检测电路和使用相位检测电路的同步电路
CN103516358B (zh) * 2012-06-29 2018-11-20 爱思开海力士有限公司 相位检测电路和使用相位检测电路的同步电路
CN104378106A (zh) * 2014-10-15 2015-02-25 灿芯半导体(上海)有限公司 可编程锁相环锁定检测器及其锁相环电路
CN104378106B (zh) * 2014-10-15 2017-03-15 灿芯半导体(上海)有限公司 可编程锁相环锁定检测器及其锁相环电路
CN106169932A (zh) * 2015-05-20 2016-11-30 恩智浦有限公司 具有锁定检测器的锁相环路
CN107925412A (zh) * 2015-08-07 2018-04-17 高通股份有限公司 新型分数锁相环（pll）架构

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