CN107681889A - 用于可堆叠电路的基于斜坡的时钟同步 - Google Patents

用于可堆叠电路的基于斜坡的时钟同步 Download PDF

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Abstract

本申请公开了用于可堆叠电路的基于斜坡的时钟同步。公开了一种相位生成电路(图4)。此电路包括斜坡生成电路(IDC，CRAMP)，其经布置以同步于同步时钟信号(SYNC CLOCK)生成斜坡信号。相位选择电路(RPHASE1，RPHASE2)响应于相位选择信号生成参考信号(VPH‑REF)。比较器(COMPSYNC)具有经耦合以接收斜坡信号的第一输入端子和经耦合以接收参考信号的第二输入端子。此比较器在输出端子处生成相位时钟信号(PHASE CLOCK)。

Description

用于可堆叠电路的基于斜坡的时钟同步
技术领域
本发明的实施例涉及用于可堆叠电源电路的基于斜坡的时钟同步。
背景技术
多相可堆叠电源电路用于为诸如计算机、服务器、通信系统、智能电力系统、LED照明系统以及各种其他应用等的多种应用产生相对高的电流。每个可堆叠电源电路可以是交流-直流转换器或者直流-直流转换器，诸如降压转换器或者降压升压转换器。每个可堆叠电源电路通常连接到公共输入总线和公共输出总线。他们通常配置为主电路和一个或更多个从电路，每个电路具有相应的相位并且同步于同步时钟信号操作。存在很多与时钟同步相关的问题。参考图1A和图1B，同步时钟102和104必须在比他们各自的主时钟或从时钟高的多的频率下操作。同步时钟被分频以产生在其适当相位中的主时钟或从时钟。高频同步增加系统噪音、功耗，以及会使印刷电路板设计变得复杂。
第二个问题是每个同步时钟必须包含标记来标识每一个同步时钟周期序列的开始。例如，图1A在位置100处省略了脉冲来标识时钟周期序列的开始。对于两相系统，主时钟随后在丢失脉冲处生成，而从时钟会在丢失脉冲后的第四个同步时钟脉冲处生成。图1B的同步时钟在位置106处使用相对较高的脉冲电压，以标识时钟周期序列的开始。之后主时钟和从时钟参考脉冲106导出其相应的相位。但是，这使得主时钟、从时钟和同步时钟设计变得复杂。
考虑到上述问题，本发明的实施例旨在生成简化和更灵活的主时钟和从时钟，以适用于可堆叠电源电路。
发明内容
在本发明的一个优选实施例中，公开了一种相位生成电路。该电路包括斜坡生成电路，其经布置以同步于同步时钟信号生成斜坡信号。相位选择电路响应于相位选择信号生成参考信号。比较器具有第一输入端子和第二输入端子，第一输入端子经耦合以接收斜坡信号，第二输入端子经耦合以接收参考信号。该比较器在输出端子处生成相位时钟信号。
附图说明
图1A和图1B是常规主时钟、从时钟和同步时钟的波形图；
图2A是单相可堆叠同步降压转换器的示意图；
图2B是图2A的控制电路200的示意图；
图3示出针对180度或者90度相位选择的从同步(SYNC)时钟产生的相位时钟；
图4是图3的时钟同步器300的示意图；
图5是示出图4的时钟同步器电路的波形的时序图；
图6A是示出相对于电压VRAMP的相位参考电平的图；
图6B是示出针对两相、三相、四相时钟信号生成的适当相位参考电平的图；
图7A是具有两相时钟生成的本发明的一个实施例的示意图；
图7B是示出图7A的电路的操作的简化时序图；
图8A是具有三相时钟生成的本发明的一个实施例的示意图；
图8B是示出图8A的电路的操作的简化时序图；
图9A是具有四相时钟生成的本发明的一个实施例的示意图；
图9B是示出图9A的电路的操作的简化时序图；
图10A是图4的相位误差校正电路的示意图；
图10B是示出图10A的相位误差校正电路的操作的时序图；
图11是本发明的一个实施例的简化示意图，其示出具有四相时钟的操作，其中主SYNC时钟被传递到从电路；
图12是本发明的一个实施例的简化示意图，其示出具有四相时钟的操作，其中外部SYNC时钟被传递到主电路和从电路。
具体实施方式
如从以下详细描述中变得明显的，本发明的优选实施例提供了优于现有技术的相移时钟同步电路的显著优势。
参考图2A，其为单相可堆叠同步降压转换器的示意图。降压转换器是高效的直流-直流转换器，其使用脉宽调制(PWM)以在预定供给电压向负载206提供电流。降压转换器包括控制电路200、负载电感器202和滤波电容器阵列204。负载电路206与滤波电容器阵列204并联连接。负载电压的采样被施加到正远程感测(remote sense)放大器端子RSP和负远程感测放大器端子RSN。电源电压输入(PVIN)被施加到PVIN端子和电源接地(PGND)端子上。PVIN和PGND两者可以包括控制电路200的多个端子以分配电流。控制电路200的开关端子SW直接连接到负载电感器202以提供如由PWM开关电路确定的负载电流。
图2B是控制电路200的详细框图。端子VDD和GND是用于控制电路的电源端子。端子BP是供给电压端子，其连接到板上稳压器并用来为驱动器级供电。端子BOOT接收引导(bootstrap)信号以升压(boost)连接到n沟道晶体管208的高侧驱动器。端子VSEL通过电阻器连接到GND以选择内部参考电压。端子SS通过电阻器连接到GND以选择软启动时间。端子RT通过电阻器连接到GND以在可堆叠应用中选择切换频率并选择同步点。端子MODE(模式)通过电阻器连接到GND以在可堆叠应用中选择操作模式。端子RAMP/COMP通过电阻器连接到GND以选择斜坡信号电平。端子SYNC经布置以在可堆叠应用中接收或者产生同步信号。端子VSHARE和ISHARE接收相应的电压和电流共享信号用于在可堆叠应用中的多相操作。端子ILIM通过电阻器连接到GND以选择电流限制电平。EN_UVLO是使能端子，其经布置以在欠压锁定下以一定迟滞接通控制电路200从而编程VDD。
在操作中，在由信号PWM确定的时间期间，控制电路200提供将来自PVIN的高侧电流通过n沟道晶体管208和电感器202提供到负载206。PWM的持续时间向负载206提供电流以保持如由远程感测放大器212确定的期望的负载电压。n沟道晶体管208关闭之后，n沟道晶体管210关闭以提供通过电感器202的电流。因此，n沟道晶体管208和210交替地通过电感器202将电流传导到负载206以保持预定的负载电压。对于可堆叠应用中的多相操作，主从操作由相位管理电路确定，如将详细解释的。
相位管理电路(图2B)包含时钟同步器电路300，如图3所示。时钟同步器电路接收SYNC时钟信号和相位角度/相位角选择信号。在可堆叠的多相应用中，SYNC时钟通常激活主控制电路。相位时钟与SYNC时钟同步操作以激活相应的从控制电路。例如，利用周期为Ts的SYNC时钟，主控制电路被SYNC时钟的前沿激活。如果相位角度选择信号选择两相时钟，那么单相时钟生成并相对于SYNC时钟被延迟0.5Ts。从控制电路由单相时钟的前沿激活。替代性地，如果相位角度选择信号选择四相时钟，那么三相时钟中的第一个生成并相对于SYNC时钟被延迟0.25Ts。三相时钟中的第二个生成并相对于SYNC时钟被延迟0.5Ts。第二从控制电路由第二相时钟的前沿激活。三相时钟中的第三个生成并相对于SYNC时钟被延迟0.75Ts。第三从控制电路由第三相时钟的前沿激活。接下来，SYNC时钟在时间Ts激活主控制电路，并重复该四个相位。
现在转到图4，其为时钟同步器电路300的示意图。时钟同步器电路包含SYNC时序电路和相位误差校正电路400。由电流源IDC和电容器CRAMP形成的斜坡生成器电路经布置以在比较器COMPSYNC的正输入端子处产生斜坡信号。相位角度选择信号被施加到相位误差校正电路400和可编程电阻器RPHASE2。可编程电阻器RPHASE2和电阻器RPHASE1形成分压器。它们一起对电压VPEAK进行分压来产生参考电压VPH-REF。参考电压VPH-REF被施加到比较器COMPSYNC的负端子。比较器COMPSYNC经布置以为相应的从控制电路产生相位时钟信号。PHASE CLOCK(相位时钟)信号也被馈送回到相位误差校正电路400，从而产生误差电流IERROR以校正斜坡峰值电压VPEAK。
现在将参考图5的时序图解释时钟同步器电路的操作。SAMPLE(采样)信号500初始激活开关SWSAMPLE，以将斜坡电压VRAMP的峰值存储在采样和保持电容器CS&H中。采样电压被施加到缓冲比较器BUFVPEAK的正输入端子。正采样电压使得输出VPEAK增加到最大值502。同时，VPH-REF504增加到由电阻器RPHASE1和RPHASE2形成的分压器确定的值。随后SAMPLE信号500降低以断开开关SWSAMPLE并将采样电压存储在电容器CS&H中。随后RESET(重置)信号506变高以激活开关SWRESET，以使电容器CRAMP放电。随后RESET信号506返回低值以停用开关SWRESET。随后电流源IDC给电容器CRAMP充电以产生斜坡信号VRAMP508。当斜坡信号VRAMP大于参考信号VPH-REF时，PHASE CLOCK变高以激活相应的从控制电路。前面的序列继续，其中为SYNC时钟的每个周期提供新的采样电压，之后是响应于每个RESET信号脉冲提供新的VRAMP。
本发明对于多相降压转换器的操作具有若干优点。第一，对于每个从控制电路的每个斜坡电压VRAMP相对于SYNC时钟同步生成。如图1A和1B所示，并不需要SYNC时钟标记。第二，每个VRAMP信号的频率和SYNC时钟相同。不需要分频高频时钟来产生单个PHASE CLOCK信号。第三，每个从控制电路的PHASE CLOCK信号是可编程的，并且通过选择参考电压VPH-REF来确定。最后，主降压转换器和从降压转换器的低频操作降低功耗，且简化线路板的设计。
接下来参考图6A，其为示出相对于VRAMP的峰值电压VPEAK的从SP0到SP5的相位参考电平的图。图6B示出针对两相、三相、四相时钟信号生成的适当相位参考电平。对于两相的操作，主电路在SP0或者VRAMP的开始被激活。这对应于SYNC时钟的前沿。当VRAMP超过参考电平SP3或者VPEAK的一半时，相位二从电路被激活。对于三相的操作，主电路再次在SP0或者VRAMP的开始被激活。当VRAMP超过参考电平SP2或者VPEAK的1/3时，相位二从电路在120度后被激活。当VRAMP超过参考电平SP4或者VPEAK的2/3时，相位三从电路在主电路后的240度后被激活。对于四相的操作，主电路再次在SP0或者VRAMP的开始被激活。当VRAMP超过参考电平SP1或者VPEAK的1/4时，相位二从电路在90度后被激活。当VRAMP超过参考电平SP3或者VPEAK的一半时，相位三从电路在主电路后的180度被激活。最后，当VRAMP超过参考电平SP5或者VPEAK的3/4时，相位四从电路在主电路后的270度后被激活。
图7A是具有两相时钟生成的本发明的一个实施例的示意图。图7B是示出图7A的电路的操作的简化时序图。如前所述，主控制电路200操作第一降压转换器以接收输入电压PVIN并向负载电路供应电流。该主控制电路200在VRAMP的开始时被对应于SYNC的相位时钟1激活。从控制电路700操作第二降压转换器以接收输入电压PVIN并向负载电路供应电流。当VRAMP超过等于VRAMP的峰值电压的一半的参考电压时，该从控制电路700被相位时钟2激活。
图8A是具有三相时钟生成的本发明的一个实施例的示意图。图8B是示出图8A的电路的操作的简化时序图。主控制电路200操作第一降压转换器以接收输入电压PVIN并向负载电路供应电流。该主控制电路200在VRAMP的开始时被对应于SYNC的相位时钟1激活。从控制电路800操作第二降压转换器以接收输入电压PVIN并向负载电路供应电流。当VRAMP超过等于VRAMP的峰值电压的1/3的参考电压时，该从控制电路800被相位时钟2激活。从控制电路802操作第三降压转换器以接收输入电压PVIN并向负载电路供应电流。当VRAMP超过等于VRAMP的峰值电压的2/3的参考电压时，该从控制电路802被相位时钟3激活。
图9A是具有四相时钟生成的本发明的一个实施例的示意图。图9B是示出图9A的电路的操作的简化时序图。主控制电路200操作第一降压转换器以接收输入电压PVIN并向负载电路供应电流。该主控制电路200在VRAMP的开始时被对应于SYNC的相位时钟1激活。从控制电路900操作第二降压转换器以接收输入电压PVIN并向负载电路供应电流。当VRAMP超过等于VRAMP的峰值电压的1/4的参考电压时，该从控制电路900被相位时钟2激活。从控制电路902操作第三降压转换器以接收输入电压PVIN并向负载电路供应电流。当VRAMP超过等于VRAMP的峰值电压的一半的参考电压时，该从控制电路902被相位时钟3激活。从控制电路904控制第四降压转换器以接收输入电压PVIN并向负载电路供应电流。当VRAMP超过等于VRAMP的峰值电压的3/4的参考电压时，该从控制电路904被相位时钟4激活。
现在参考图10A，其为图4的相位误差校正电路400的示意图。相位误差校正电路将SYNC时钟和PHASE(相位)时钟进行对比，并将误差电流IERROR施加到缓冲器BUFVPEAK以调整VPEAK和VPH-REF(图4)，从而校正相应降压转换器中的主控制电路和从控制电路之间的任何相位误差。将参考图10B的时序图解释相位误差校正电路的操作。图10B中的实线指示在没有相位误差时处于平衡的电路操作。这里，平衡意味着D和ICHARGE的乘积等于(1-D)和IDISCHARGE的乘积，其中D是CHARGE(充电)信号的占空比。例如，如果图10B的PHASE时钟落后SYNC时钟90度，在0.25ICHARGE等于0.75IDISCHARGE时达到平衡。相位角度选择信号被施加到电流源ICHARGE和IDISCHARGE以选择性地确定他们各自电流的大小。图10B中的虚线指示相位误差。
相位误差校正电路通过ENABLE(使能)的高电平被初始化，其中，D触发器(D-FF)1006的Q输出为低并且互补/Q输出为高。Q的低电平关闭开关装置1012。/Q的高电平开启开关装置1014。这些开关装置可以是n沟道晶体管，NPN双极晶体管，或者本领域已知的其它适合的开关装置。电压VERROR初始保持为0，并且不进行相位误差校正。
Q的低电平被施加到反相器1010，以在D-FF 1006的输入D处产生高电平，并启用与门1000。/Q的高电平被施加到反相器1008，以产生低电平输出从而禁用与门1002。在时间t0，SYNC时钟的高电平被导通经过与门1000和或门1004到D-FF 1006的CLK输入。这将高电平D输入信号传递到Q输出并将对应的低电平信号传递到/Q输出。随后SYNC时钟回到低电平以在D-FF 1006处结束/中止CLK信号。施加到开关装置1012的Q的高电平向CFILTER施加电流ICHARGE从而增大VERROR。/Q的低电平使开关装置1014关闭。电压VERROR被施加到跨导放大器1016的正端子以增大IERROR并相应增大VPEAK。VPEAK的增大使VPH-REF增大从而延迟PHASE时钟的前沿。
Q的高电平被施加到反相器1010，以在D-FF 1006的输入D处产生低电平并禁用与门1000。/Q的低电平被施加到反相器1008以产生高电平输出从而启用与门1002。在时间t1，PHASE时钟的高电平被导通经过与门1002和或门1004到D-FF 1006的CLK输入。随后PHASE时钟回到低电平以在D-FF 1006处结束CLK信号。低电平D输入信号被传递到Q输出，并且对应的高电平信号被传递到/Q输出。Q的低电平产生来自反相器1010的高电平输出从而启用与门1000。Q的低电平也使开关装置1012关闭。/Q的高电平产生来自反相器1008的低电平输出从而禁用与门1002。/Q的高电平也使开关装置1014开启并传导来自CFILTER的电流IDISCHARGE以减小VERROR。电压VERROR被施加到跨导放大器1016的正端子以轻微减小IERROR和VPEAK。
在时间t2，SYNC时钟的高电平被导通经过与门1000和或门1004到D-FF 1006的CLK输入。这将高电平D输入信号传递到Q输出，并将对应的低电平信号传递到/Q输出。随后SYNC时钟回到低电平以在D-FF 1006处结束CLK信号。被施加到开关装置1012的Q的高电平向CFILTER施加电流ICHARGE以增大VERROR。/Q的低电平使开关装置1014关闭。电压VERROR被施加到跨导放大器1016的正端子以增大IERROR并相应增大VPEAK。VPEAK的增大使VPH-REF增大从而延迟PHASE时钟的前沿使得其接近平衡。
Q的高电平被施加到反相器1010以在D-FF 1006的输入D处产生低电平并禁用与门1000。/Q的低电平被施加到反相器1008以产生高电平输出从而启用与门1002。在时间t3，PHASE时钟的高电平被导通经过与门1002和或门1004到D-FF 1006的CLK输入。随后PHASE时钟回到低电平以在D-FF 1006处结束CLK信号。低电平D输入信号被传递到Q输出，并且对应的高电平信号被传递到/Q输出。Q的低电平产生来自反相器1010的高电平输出从而启用与门1000。Q的低电平也使开关装置1012关闭。/Q的高电平产生来自反相器1008的低电平输出从而禁用与门1002。/Q的高电平也使开关装置1014开启并传导来自CFILTER的电流IDISCHARGE以减小VERROR。电压VERROR被施加到跨导放大器1016的正端子以轻微减小IERROR和VPEAK。
在时间t4，SYNC时钟的高电平被传导经过与门1000和或门1004到D-FF1006的CLK输入。这将高电平D输入信号传递到Q输出，并将对应的低电平信号传递到/Q输出。随后SYNC时钟回到低电平以在D-FF 1006处结束CLK信号。施加到开关装置1012的Q的高电平向CFILTER施加电流ICHARGE以增大VERROR。/Q的低电平使开关装置1014关闭。电压VERROR被施加到跨导放大器1016的正端子以增大IERROR并相应增大VPEAK。VPEAK的增大使VPH-REF增大从而延迟PHASE时钟的前沿使得其实现平衡。
Q的高电平被施加到反相器1010以在D-FF 1006的输入D处产生低电平并禁用与门1000。/Q的低电平被施加到反相器1008以产生高电平输出从而启用与门1002。在时间t3，PHASE时钟的高电平被传导经过与门1002和或门1004到D-FF 1006的CLK输入。随后PHASE时钟回到低电平以在D-FF 1006处结束CLK信号。低电平D输入信号被传递到Q输出，并且对应的高电平信号被传递到/Q输出。Q的低电平产生来自反相器1010的高电平输出从而启用与门1000。Q的低电平也使开关装置1012关闭。/Q的高电平产生来自反相器1008的低电平输出从而禁用与门1002。/Q的高电平也使开关装置1014开启并传导来自CFILTER的电流IDISCHARGE以减小VERROR。电压VERROR被施加到跨导放大器1016的正端子以轻微减小IERROR和VPEAK。已经实现平衡，并且超出时间t4，沿着针对VERROR和VPEAK的实线，之前的序列继续。
现在转到图11，其为示出具有四相时钟操作的本发明的一个实例的简化示意图，其中主SYNC时钟被传递到从电路。这里，主控制电路产生SYNC时钟，其被传递到三个从控制电路。电阻器连接在主控制电路MODE端子和GDP之间以指定其为主控制电路。从控制电路的MODE端子是保持开路的以指定其为从控制电路。在缺少外部同步时钟时，主控制电路以由连接在主控制电路的RT端子和GND之间的电阻器确定的频率生成SYNC时钟。每个从控制电路经耦合以接收来自主控制电路的SYNC时钟，并生成相应的斜坡信号，如前所述。每个从控制电路的相位或同步点由连接在RT端子和GND之间的相应电阻器确定。
图12为示出具有四相时钟的操作的本发明的一个实施例的简化示意图，其中外部系统时钟是用于主控制电路和从控制电路的SYNC时钟。电阻器连接在主控制电路MODE端子和GDP之间以指定其为主控制电路。从控制电路的MODE端子是保持开路的以指定其为从控制电路。主控制电路响应于外部系统时钟作为四相中的第一相操作。每个从控制电路经耦合以接收外部系统时钟并生成相应的斜坡信号，如前所述。每个从控制电路的相位和同步点由连接在RT端子和GND之间的相应电阻器确定。
此外，尽管已经提供了大量的实例，但是本领域的技术人员应该认识到，可以对描述的实施例进行各种修改、替换或更改，并且仍落入由随附权利要求书限定的本发明的范围内。例如，主控制电路和从控制电路的可编程特性可以通过非易失性存储器、熔丝或反熔丝程序设计、电路板设计或其他适合的方法实现。本发明的相位控制方法并不限制于多相降压转换器，并且可有利地用于针对同步多相操作的其他应用。其它的组合对于阅读本说明书的本领域普通技术人员也是明显的。

Claims (20)

1.一种相位生成电路，其包含：
斜坡生成电路，其经布置以同步于同步时钟信号生成斜坡信号；
相位选择电路，其经布置以响应于相位选择信号生成参考信号；以及
比较器，其具有第一输入端子和第二输入端子，所述第一输入端子经耦合以接收所述斜坡信号，所述第二输入端子经耦合以接收所述参考信号，所述比较器在输出端子处产生相位时钟信号。
2.根据权利要求1所述的电路，其包含：相位误差校正电路，其经布置以产生误差信号，用于校正所述同步时钟信号和所述相位时钟信号之间的时间误差。
3.根据权利要求2所述的电路，其包含：
采样和保持电路，其经布置采样所述斜坡信号；以及
缓冲器电路，其经耦合以接收所采样的斜坡信号和所述误差信号，所述缓冲器电路具有耦合到所述相位误差校正电路的输出端子。
4.根据权利要求1所述的电路，其中所述相位选择电路包含分压器电路。
5.根据权利要求1所述的电路，其中所述相位选择信号激活电源电路。
6.根据权利要求1所述的电路，其中所述相位选择信号激活开关装置以施加电流至负载。
7.根据权利要求6所述的电路，其包含：感测放大器，其经布置以监测所述负载处的电压。
8.一种多相位电源电路，其包含：
主电源电路，其经布置以响应于同步时钟信号，在第一相位期间产生负载电流；
至少一个从电源电路，其经布置以在至少另一个相位期间产生负载电流，所述至少一个从电源电路包含：
斜坡生成电路，其经布置以同步于所述同步时钟信号生成斜坡信号；
相位选择电路，其经布置以响应于相位选择信号而生成参考信号；
比较器，其具有第一输入端子和第二输入端子，所述第一输入端子经耦合以接收所述斜坡信号，所述第二输入端子经耦合以接收所述参考信号，所述比较器在输出端子处产生相位时钟信号。
9.根据权利要求8所述的电路，其中所述从电源电路包含：相位误差校正电路，其经布置以产生误差信号，用于校正所述同步时钟信号和所述相位时钟信号之间的时间误差。
10.根据权利要求9所述的电路，其中所述从电源电路包含：
采样和保持电路，其经布置以采样所述斜坡信号；以及
缓冲器电路，其经耦合以接收所采样的斜坡信号和所述误差信号，所述缓冲器电路具有耦合到所述相位误差校正电路的输出端子。
11.根据权利要求8所述的电路，其中所述相位选择电路包含分压器电路。
12.根据权利要求8所述的电路，其中所述至少一个从电源电路包含：
第一从电源电路，其在所述主电源电路被激活之后的三分之一(1/3)所述同步时钟周期时间被激活；以及
第二从电源电路，其在所述主电源电路被激活之后的三分之二(2/3)所述同步时钟周期时间被激活。
13.根据权利要求8所述的电路，其中所述至少一个从电源电路包含：
第一从电源电路，其在所述主电源电路被激活之后的四分之一(1/4)所述同步时钟周期时间被激活；
第二从电源电路，其在所述主电源电路被激活之后的二分之一(1/2)所述同步时钟周期时间被激活；以及
第三从电源电路，其在所述主电源电路被激活之后的四分之三(3/4)所述同步时钟周期时间被激活。
14.一种操作电源电路的方法，其包含：
响应于同步时钟信号，在第一相位期间，从主电源电路产生负载电流；
产生第一斜坡信号；
选择第一参考信号；以及
当所述第一斜坡信号超过所述第一参考信号时，在第二相位期间，激活第一从电源电路。
15.根据权利要求14所述的方法，其中比较器电路确定所述第一斜坡信号超过所述第一参考信号的时间。
16.根据权利要求14所述的方法，其中所述第一从电源电路同步于所述同步时钟信号生成所述第一斜坡信号。
17.根据权利要求14所述的方法，其包含：
当所述第一斜坡信号超过所述第一参考信号时，产生相位时钟信号；以及产生相位误差信号以校正所述同步时钟信号和所述相位时钟信号之间的时间误差。
18.根据权利要求14所述的方法，其包含：
产生第二斜坡信号；
选择第二参考信号；以及
当所述第二斜坡信号超过所述第二参考信号时，在第三相位期间，激活第二从电源电路。
19.根据权利要求18所述的方法，其中所述第二从电源电路同步于所述同步时钟信号生成所述第二斜坡信号。
20.根据权利要求18所述的方法，其中第二比较器电路确定所述第二斜坡信号超过所述第二参考信号的时间。
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