CN111147075A - 相位检测电路及包括其的时钟发生电路和半导体装置 - Google Patents

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Abstract

本发明公开了相位检测电路及包括其的时钟发生电路和半导体装置。相位检测电路被配置为接收输入时钟信号和参考时钟信号。相位检测电路被配置为从参考时钟信号产生分频时钟信号。相位检测电路被配置为在将输入时钟信号的相位与分频时钟信号的相位进行比较之后产生相位检测信号。

Description

相位检测电路及包括其的时钟发生电路和半导体装置
相关申请的交叉引用
本申请要求于2018年11月5日在韩国知识产权局提交的申请号为10-2018-0134545的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及集成电路技术，并且更具体地，涉及用于检测时钟信号的相位的相位检测电路，以及包括该相位检测电路的半导体装置。
背景技术
电子设备可以包括许多电子组件。在所述电子元件之中，计算机系统可以包括大量由半导体构成的半导体装置。构成计算机系统的半导体装置可以在传送和接收时钟信号和数据时彼此通信。半导体装置可以与时钟信号同步地操作。半导体装置可以接收经由时钟总线而传送的系统时钟信号，并且产生可以被用于内部操作的内部时钟信号。半导体装置可以包括时钟发生电路(诸如延迟锁定环(DLL)电路和/或锁相环(PLL)电路)，以便使系统时钟信号的相位和内部时钟信号的相位同步。时钟发生电路包括相位检测电路，并且相位检测电路检测时钟信号的相位是领先还是滞后，使得时钟信号的相位可以被调整。
发明内容
在一个实施例中，一种相位检测电路可以包括时钟分频器、单位延迟器、第一相位检测器、第二相位检测器和初始化信号发生器。时钟分频器可以被配置为通过对参考时钟信号的频率进行分频来产生分频时钟信号，并且基于初始化信号而被初始化。第一相位检测器可以被配置为通过将在被延迟了单位延迟时间之后的输入时钟信号的相位与分频时钟信号的相位进行比较来产生第一检测信号。第二相位检测器可以被配置为通过将输入时钟信号的相位与分频时钟信号的相位进行比较来产生第二检测信号。初始化信号发生器可以被配置为基于第一检测信号来产生初始化信号。
在一个实施例中，一种时钟发生电路可以包括相位检测电路。相位检测电路可以被配置为通过将参考时钟信号延迟来产生输出时钟信号，以及通过检测参考时钟信号的相位和从输出时钟信号产生的反馈时钟信号的相位来产生相位检测信号，以便改变输出时钟信号的延迟量。该相位检测电路可以包括时钟分频器、单位延迟器、第一相位检测器、第二相位检测器和输出选择器。时钟分频器可以被配置为通过对参考时钟信号进行分频来产生分频时钟信号。单位延迟器可以被配置为将反馈时钟信号延迟单位延迟时间。第一相位检测器可以被配置为在第一延迟锁定操作期间通过将单位延迟器的输出的相位与分频时钟信号的相位进行比较来产生第一检测信号。第二相位检测器可以被配置为在第二延迟锁定操作期间通过将反馈时钟信号的相位与分频时钟信号的相位进行比较来产生第二检测信号。输出选择器可以被配置为基于锁定信号来输出第一检测信号和第二检测信号中的一个作为相位检测信号。
在一个实施例中，一种相位检测电路可以包括时钟分频器、选择信号发生器和相位检测器。时钟分频器可以被配置为通过对参考时钟信号进行分频来产生第一分频时钟信号、第二分频时钟信号和第三分频时钟信号。选择信号发生器可以被配置为基于锁定信号通过将第二分频时钟信号与输入时钟信号进行比较来产生选择信号。相位检测器可以被配置为当选择信号处于第一电平时，通过将第一分频时钟信号的相位与输入时钟信号的相位进行比较来产生相位检测信号，并且当选择信号处于第二电平时，通过将第三分频时钟信号的相位与输入时钟信号的相位进行比较来产生相位检测信号。
在一个实施例中，一种时钟发生电路可以包括相位检测电路。相位检测电路可以被配置为通过将参考时钟信号延迟来产生输出时钟信号，以及通过检测参考时钟信号的相位和从输出时钟信号产生的反馈时钟信号的相位来产生相位检测信号，以便改变输出时钟信号的延迟量。相位检测电路可以包括时钟分频器、选择信号发生器和相位检测器。时钟分频器可以被配置为通过对参考时钟信号进行分频来产生第一分频时钟信号、第二分频时钟信号和第三分频时钟信号。选择信号发生器可以被配置为基于锁定信号通过将第二分频时钟信号的相位与反馈时钟信号的相位进行比较来产生选择信号。相位检测器可以被配置为基于选择信号通过将第一分频时钟信号和第三分频时钟信号中的一个的相位与反馈时钟信号的相位进行比较来产生相位检测信号。
在一个实施例中，一种相位检测电路可以包括时钟分频器，其被配置为在第一延迟锁定操作期间通过对参考时钟信号的频率进行分频来产生分频时钟信号。相位检测电路可以包括第一相位检测器，其被配置为在第一延迟锁定操作期间将已经被延迟了单位延迟时间的输入时钟信号的相位与分频时钟信号的相位进行比较。相位检测电路可以包括第二相位检测器，其被配置为在第二延迟锁定操作期间将分频时钟信号的相位与输入时钟信号的相位进行比较。时钟分频器可以在完成第一延迟锁定操作之后被初始化。
附图说明
图1示出了根据一个实施例的时钟发生电路的配置。
图2示出了根据一个实施例的相位检测电路的配置。
图3示出了图2中所示的初始化信号发生器的配置。
图4A和4B是示出根据一个实施例的相位检测电路和时钟发生电路的操作的时序图。
图5示出了根据实施例的相位检测电路的配置。
图6A和6B是示出根据一个实施例的相位检测电路和时钟发生电路的操作的时序图。
图7示出了根据一个实施例的半导体系统的配置。
具体实施方式
图1示出了根据一个实施例的时钟发生电路100的配置。时钟发生电路100可以接收系统时钟信号CLK并产生输出时钟信号CLKOUT。系统时钟信号CLK可以是从包括时钟发生电路100的半导体装置的外部设备传送的外部时钟信号。时钟发生电路100可以通过将从系统时钟信号CLK产生的参考时钟信号REFCLK延迟来产生输出时钟信号CLKOUT。时钟发生电路100可以是延迟锁定环(DLL)电路，该延迟锁定环(DLL)电路可以改变输出时钟信号CLKOUT的延迟量，并且保持所改变的延迟量。时钟发生电路100可以包括相位检测电路110，以改变输出时钟信号CLKOUT的相位。相位检测电路110可以通过将参考时钟信号REFCLK的相位与将输出时钟信号CLKOUT延迟而产生的反馈时钟信号FBCLK的相位进行比较来产生相位检测信号PDOUT。
在图1中，时钟发生电路100可以包括延迟线120、时钟分频电路130、复制器140和延迟线控制器150。延迟线120可以通过将参考时钟信号REFCLK延迟来产生输出时钟信号CLKOUT。延迟线120可以接收延迟控制信号DC，并且具有基于延迟控制信号DC而改变的延迟量。延迟线120可以通过将参考时钟信号REFCLK延迟基于延迟控制信号DC而设置的延迟量来产生输出时钟信号CLKOUT。
时钟分频电路130可以接收输出时钟信号CLKOUT。时钟分频电路130可以通过对输出时钟信号CLKOUT进行分频来产生分频时钟信号。例如，时钟分频电路130可以对输出时钟信号CLKOUT的频率进行分频。时钟分频电路130可以产生具有输出时钟信号CLKOUT的一半频率的时钟信号。复制器140可以接收时钟分频电路130的输出。复制器140可以将时钟分频电路130的输出延迟预设延迟量。复制器140可以通过将时钟分频电路130的输出延迟来产生反馈时钟信号。复制器140的延迟量可以任意地被设置。例如，复制器140的延迟量可以对应于直到包括时钟发生电路100的半导体装置接收到系统时钟信号CLK并产生参考时钟信号REFCLK为止所需的延迟时间。如在本文中关于参数而使用的词语“预设”(诸如预设延迟量)意指在参数被用于过程或算法之前确定参数的值。对于一些实施例，在过程或算法开始之前确定参数的值。在其他实施例中，在过程或算法期间但在参数被用于过程或算法之前确定参数的值。
相位检测电路110可以接收参考时钟信号REFCLK和反馈时钟信号FBCLK。相位检测电路110可以通过对参考时钟信号REFCLK进行分频来产生分频时钟信号。相位检测电路110可以通过对参考时钟信号REFCLK的频率进行分频来产生具有参考时钟信号REFCLK的一半频率的分频时钟信号。在一个实施例中，相位检测电路110可以通过对参考时钟信号REFCLK进行分频来产生具有不同相位的多个分频时钟信号。相位检测电路110可以通过将分频时钟信号的相位与反馈时钟信号FBCLK的相位进行比较来产生相位检测信号PDOUT。
延迟线控制器150可以接收相位检测信号PDOUT。延迟线控制器150可以基于相位检测信号PDOUT来产生延迟控制信号DC。延迟控制信号DC可以是具有多个比特位的码信号。延迟线120可以包括多个单位延迟器。多个单位延迟器可以基于延迟控制信号DC的各个比特位来控制。延迟线控制器150可以通过增大延迟控制信号DC的码值以及增加被导通的单位延迟器的数量来增加延迟线120的延迟量。此外，延迟线控制器150可以通过减小延迟控制信号DC的码值以及减少被导通的单位延迟器的数量来减小延迟线120的延迟量。
例如，当参考时钟信号RFFCLK的相位滞后于反馈时钟信号FBCLK的相位时，相位检测电路110可以产生具有第一电平的相位检测信号PDOUT。第一电平可以是逻辑低电平。当参考时钟信号RFFCLK的相位领先于反馈时钟信号FBCLK的相位时，相位检测电路110可以产生具有第二电平的相位检测信号PDOUT。第二电平可以是逻辑高电平。当相位检测信号PDOUT处于第一电平时，延迟线控制器150可以通过减小延迟控制信号DC的码值来减小延迟线120的延迟量。当相位检测信号PDOUT处于第二电平时，延迟线控制器150可以通过增大延迟控制信号DC的码值来增大延迟线120的延迟量。如在本文中关于信号而使用的高电平和低电平指的是信号的逻辑电平。具有低电平的信号与当它具有高电平时的信号不同。例如，高电平可以对应于具有第一电压的信号，而低电平可以对应于具有第二电压的信号。对于一些实施例，第一电压大于第二电压。在其他实施例中，信号的不同特性(诸如频率或幅值)确定信号是具有高电平还是低电平。对于某些情况，信号的高电平和低电平表示逻辑二进制状态。
延迟线控制器150可以基于相位检测信号PDOUT来产生锁定信号LOCK。当从相位检测电路110连续产生具有不同电平的相位检测信号PDOUT时，延迟线控制器150可以将锁定信号LOCK使能。锁定信号LOCK可以指示延迟锁定操作被完成。例如，当在具有低电平的相位检测信号PDOUT被产生之后从相位检测电路110产生具有高电平的相位检测信号PDOUT或者在具有高电平的相位检测信号PDOUT被产生之后从相位检测电路110产生具有低电平的相位检测信号PDOUT时，延迟线控制器150可以将锁定信号LOCK使能。如在本文中关于信号而使用的高电平和低电平指的是信号的逻辑电平。具有低电平的信号与当它具有高电平时的信号不同。例如，高电平可以对应于具有第一电压的信号，而低电平可以对应于具有第二电压的信号。对于一些实施例，第一电压大于第二电压。在其他实施例中，信号的不同特性(诸如频率或幅值)确定信号是具有高电平还是低电平。对于某些情况，信号的高电平和低电平表示逻辑二进制状态。
在图1中，时钟发生电路100还可以包括时钟缓冲器160和占空校正电路(DCC)170。时钟缓冲器160可以接收系统时钟信号CLK并产生参考时钟信号REFCLK。系统时钟信号CLK可以作为单端信号被输入，或者作为具有差分信号与互补信号CLKB一起被输入。当系统时钟信号CLK作为单端信号被输入时，时钟缓冲器160可以通过差分放大系统时钟信号CLK和参考电压VREF来产生参考时钟信号REFCLK。参考电压VREF可以具有与系统时钟信号CLK的摆动的中间相对应的电平。当系统时钟信号CLK作为差分信号被输入时，时钟缓冲器160可以通过差分放大系统时钟信号CLK和互补信号CLKB来产生参考时钟信号REFCLK。DCC 170可以耦接到延迟线120。DCC 170可以校正输出时钟信号CLKOUT的占空比。例如，DCC 170可以校正输出时钟信号CLKOUT的占空比，使得输出时钟信号CLKOUT可以具有50:50的占空比。如在本文中针对一些实施例所使用的，词语“耦接”意指两个组件彼此直接连接。例如，耦接到第二组件的第一组件意指第一组件与第二组件接触。对于其他实施例，耦接的组件具有一个或更多个介于中间的组件。例如，即使第一组件不直接接触第二组件，但是当第一组件和第二组件两者都与公共第三组件接触时，第一组件也耦接到第二组件。
时钟发生电路100可以执行第一延迟锁定操作和第二延迟锁定操作。第一延迟锁定操作可以是粗延迟锁定操作，而第二延迟锁定操作可以是细延迟锁定操作。在第一延迟锁定操作中延迟线120的单位延迟量与在第二延迟锁定操作中延迟线120的单位延迟量相比可以被改变更大的量。例如，在第一延迟锁定操作期间，延迟线120的延迟量可以被改变第一单位延迟时间，而在第二延迟锁定操作期间，延迟线120的延迟量可以被改变第二单位延迟时间。第一单位延迟时间可以比第二单位延迟时间长。时钟发生电路100可以通过执行第一延迟锁定操作来产生输出时钟信号CLKOUT。当第一延迟锁定操作被完成时，时钟发生电路100可以通过执行第二延迟锁定操作来产生输出时钟信号CLKOUT。当第一延迟锁定操作被完成时，锁定信号LOCK可以通过延迟线控制器150而被使能。
图2示出了根据一个实施例的相位检测电路200的配置。相位检测电路200可以被应用为图1中所示的相位检测电路110。在第一延迟锁定操作期间，相位检测电路200可以通过将输入时钟信号FBCLK的相位与经过对参考时钟信号REFCLK进行分频而产生的分频时钟信号ICLK的相位进行比较来产生第一检测信号CPD。在第二延迟锁定操作期间，相位检测电路200可以通过将分频时钟信号ICLK的相位与输入时钟信号FBCLK的相位进行比较来产生第二检测信号FPD。相位检测电路200可以在第一延迟锁定操作期间输出第一检测信号CPD作为相位检测信号PDOUT，并且在第二延迟锁定操作期间输出第二检测信号FPD作为相位检测信号PDOUT。参考图2，相位检测电路200可以包括时钟分频器210、单位延迟器220、第一相位检测器230和第二相位检测器240。时钟分频器210可以接收参考时钟信号REFCLK。时钟分频器210可以通过对参考时钟信号REFCLK的频率进行分频来产生分频时钟信号ICLK。分频时钟信号ICLK可以具有与参考时钟信号REFCLK相同的相位。
单位延迟器220可以接收输入时钟信号FBCLK。输入时钟信号FBCLK可以是要与参考时钟信号REFCLK进行比较的时钟信号。输入时钟信号FBCLK可以是与图1中的反馈时钟信号FBCLK相对应的时钟信号。此后，输入时钟信号和反馈时钟信号可以指示相同的时钟信号。单位延迟器220可以将输入时钟信号FBCLK延迟单位延迟时间，并输出被延迟的信号。当图1的时钟发生电路100执行第一延迟锁定操作时，单位延迟时间可以对应于与延迟线120的单位延迟量相对应的第一单位延迟时间。
第一相位检测器230可以接收分频时钟信号ICLK和单位延迟器220的输出。当第一延迟锁定操作被执行时，第一相位检测器230可以用作检测参考时钟信号REFCLK的相位和反馈时钟信号FBCLK的相位的相位检测器。当第一延迟锁定操作被执行时，第一相位检测器230可以检测分频时钟信号ICLK与输入时钟信号FBCLK之间的相位差是否落入第一单位延迟时间内。第一相位检测器230可以通过将分频时钟信号ICLK的相位与单位延迟器220的输出的相位进行比较来产生第一检测信号CPD。
第二相位检测器240可以接收分频时钟信号ICLK和输入时钟信号FBCLK。当第二延迟锁定操作被执行时，第二相位检测器240可以用作检测分频时钟信号ICLK的相位和反馈时钟信号FBCLK的相位的相位检测器。当第二延迟锁定操作被执行时，第二相位检测器240可以检测在分频时钟信号ICLK与输入时钟信号FBCLK之间的相位差是否落入第二单位延迟时间内。第二相位检测器240可以通过将分频时钟信号ICLK的相位与输入时钟信号FBCLK的相位进行比较来产生第二检测信号FPD。
在图2中，相位检测电路200还可以包括初始化信号发生器250。初始化信号发生器250可以基于相位检测信号PDOUT和输入时钟信号FBCLK来产生初始化信号INTB。初始化信号发生器250可以接收锁定信号LOCK、输入时钟信号FBCLK和参考时钟信号REFCLK，并产生初始化信号INTB。可以在第一延迟锁定操作期间基于相位检测信号PDOUT来产生锁定信号LOCK。可以基于在第一延迟锁定操作期间被输出为相位检测信号PDOUT的第一检测信号CPD来产生锁定信号LOCK。锁定信号LOCK可以是当第一延迟锁定操作完成时被使能的锁定信号。当锁定信号LOCK被使能时，初始化信号发生器250可以同步于输入时钟信号FBCLK而将初始化信号INTB使能。初始化信号发生器250可以同步于参考时钟信号REFCLK而将初始化信号INTB禁止。时钟分频器210可以接收初始化信号INTB。时钟分频器210可以基于初始化信号INTB而被初始化。当被初始化信号INTB初始化时，时钟分频器210可以重新产生与参考时钟信号REFCLK的相位同步的分频时钟信号ICLK。
相位检测电路200还可以包括输出选择器260。输出选择器260可以接收锁定信号LOCK、第一检测信号CPD和第二检测信号FPD。输出选择器260可以基于锁定信号LOCK来输出第一检测信号CPD和第二检测信号FPD中的一个作为相位检测信号PDOUT。例如，当锁定信号LOCK被禁止时，输出选择器260可以输出第一检测信号CPD作为相位检测信号PDOUT。当锁定信号LOCK被使能时，输出选择器260可以输出第二检测信号FPD作为相位检测信号PDOUT。
相位检测电路200还可以包括建模延迟器270。建模延迟器270可以具有通过对在时钟分频器210中发生的延迟量进行建模而获得的延迟量。建模延迟器270可以具有与直到时钟分频器210接收到参考时钟信号REFCLK并产生分频时钟信号ICLK为止所需的时间相对应的延迟量。建模延迟器270可以接收输入时钟信号FBCLK，并且将输入时钟信号FBCLK延迟被建模的延迟量。通过将输入时钟信号FBCLK延迟时钟分频器210的延迟量，建模延迟器270可以调整分频时钟信号ICLK和输入时钟信号FBCLK被输入到第一相位检测器230和/或第二相位检测器240的时间点。
图3示出了图2中所示的初始化信号发生器250的配置。在图3中，初始化信号发生器250可以接收锁定信号LOCK、输入时钟信号FBCLK和参考时钟信号REFCLK。当锁定信号LOCK被禁止时，初始化信号发生器250可能不会将初始化信号INTB使能。当锁定信号LOCK被使能时，初始化信号发生器250可以同步于输入时钟信号FBCLK而将初始化信号INTB使能。初始化信号发生器250可以同步于参考时钟信号REFCLK而将初始化信号INTB禁止。基于参考时钟信号REFCLK，初始化信号发生器250可以在参考时钟信号REFCLK的任意周期期间维持初始化信号INTB的使能状态。
初始化信号发生器250可以包括第一触发器310、第二触发器320、第三触发器330、第四触发器340和脉冲发生器350。第一触发器310可以经由其输入端子来接收锁定信号LOCK，并经由其时钟端子来接收输入时钟信号FBCLK。第一触发器310可以同步于输入时钟信号FBCLK而将锁定信号LOCK输出到其输出端子。第二触发器320可以具有耦接到第一触发器310的输出端子的输入端子和被配置为接收参考时钟信号REFCLK的时钟端子。第二触发器320可以同步于参考时钟信号REFCLK而将经由输入端子输入的信号输出到其输出端子。第三触发器330可以具有耦接到第二触发器320的输出端子的输入端子和被配置为接收参考时钟信号REFCLK的时钟端子。第三触发器330可以同步于参考时钟信号REFCLK而将经由输入端子输入的信号输出到其输出端子。第四触发器340可以具有耦接到第三触发器330的输出端子的输入端子和被配置为接收参考时钟信号REFCLK的时钟端子。第四触发器340可以同步于参考时钟信号REFCLK而将经由输入端子输入的信号输出到其输出端子。
脉冲发生器350可以接收从第一触发器310的输出端子输出的信号和从第四触发器340的输出端子输出的信号，并且产生初始化信号INTB。脉冲发生器350可以基于从第一触发器310的输出端子输出的信号来将初始化信号INTB使能，并且基于从第四触发器340的输出端子输出的信号来将初始化信号INTB禁止。初始化信号发生器250可以以各种方式被修改，以包括各种数量的触发器。在图3中，初始化信号发生器250可以包括第二触发器至第四触发器320、330和340，以产生具有在参考时钟信号REFCLK的三个周期内的脉冲宽度的初始化信号INTB。在初始化信号发生器250中包括的触发器的数量可以被改变，以使得初始化信号INTB具有在参考时钟信号REFCLK的两个周期内的脉冲宽度或者在参考时钟信号REFCLK的四个周期内的脉冲宽度。
脉冲发生器350可以被配置为执行反相操作和或运算，并且可以包括例如但不限于反相器351、第一或非门352和第二或非门353。反相器351可以接收从第一触发器310的输出端子输出的信号，并且将所接收的信号反相。第一或非门352可以接收反相器351的输出和从第四触发器340输出的信号，并且对所接收的信号执行或非运算。第二或非门353可以接收第一或非门352的输出和复位信号RST，并输出初始化信号INTB。第二或非门353可以通过将第一或非门352的输出反相来产生初始化信号INTB。复位信号RST可以被接收以将初始化信号发生器250复位。当复位信号RST被禁止时，第二或非门353可以作为反相器来操作。
图4A和4B是示出根据一个实施例的相位检测电路200和时钟发生电路100的操作的时序图。参考图1至图4B，根据一个实施例的相位检测电路200和时钟发生电路100的操作将描述如下。时钟发生电路100可以接收系统时钟信号CLK并执行第一延迟锁定操作。时钟分频器210可以通过对参考时钟信号REFCLK的频率进行分频来产生分频时钟信号ICLK。第一相位检测器230可以通过将经过单位延迟器220延迟的反馈时钟信号FBCLK的相位与分频时钟信号ICLK的相位进行比较来产生第一检测信号CPD。锁定信号LOCK可以被禁止，并且输出选择器260可以输出第一检测信号CPD作为相位检测信号PDOUT。延迟线控制器150可以基于相位检测信号PDOUT来改变延迟控制信号DC的码值，并且延迟线120可以改变输出时钟信号CLKOUT的相位和反馈时钟信号FBCLK的相位。当从相位检测电路200连续产生具有不同电平的相位检测信号PDOUT时，延迟线控制器150可以将锁定信号LOCK使能以完成第一延迟锁定操作。
当锁定信号LOCK被使能时，初始化信号发生器250可以同步于反馈时钟信号FBCLK而将初始化信号INTB使能。当初始化信号INTB被使能时，时钟分频器210可能不输出分频时钟信号ICLK。当初始化信号INTB被禁止时，时钟发生电路100可以执行第二延迟锁定操作。当初始化信号INTB被禁止时，时钟分频器210可以从参考时钟信号REFCLK重新产生分频时钟信号ICLK。第二相位检测器240可以通过将分频时钟信号ICLK的相位与反馈时钟信号FBCLK的相位进行比较来产生第二检测信号FPD。输出选择器260可以基于锁定信号LOCK来输出第二检测信号FPD作为相位检测信号PDOUT，并且延迟线控制器150可以基于被输出为相位检测信号PDOUT的第二检测信号FPD来改变延迟控制信号DC的码值。基于延迟控制信号DC，可以精细地调整延迟线120的延迟量，并且可以执行第二延迟锁定操作。
如图4A中所示，当在第一延迟锁定操作期间反馈时钟信号FBCLK的相位被调整以同步于分频时钟信号ICLK的上升沿时，在第二延迟锁定操作期间可能不会发生谐波锁定。然而，如图4B中所示，当在第一延迟锁定操作期间反馈时钟信号FBCLK的相位被调整以同步于分频时钟信号ICLK的下降沿时，在第二延迟锁定操作期间可能发生谐波锁定。也就是说，虽然反馈时钟信号FBCLK与分频时钟信号ICLK的上升沿不同步，但是可以完成第一延迟锁定操作。相位检测电路200可以将时钟分频器210初始化以解决谐波锁定的问题。初始化信号发生器250可以同步于反馈时钟信号FBCLK而将用初始化信号INTB使能，但是同步于参考时钟信号REFCLK而将初始化信号INTB禁止。因此，因为时钟分频器210基于初始化信号INTB来重新产生分频时钟信号ICLK，所以第二相位检测器240可以通过对反馈时钟信号FBCLK的上升沿与分频时钟信号ICLK的上升沿执行相位比较操作来产生第二检测信号FPD。
参考图4A，初始化信号INTB可以同步于反馈时钟信号FBCLK的上升沿而被使能，并且同步于参考时钟信号REFCLK的上升沿而被禁止。当初始化信号INTB被禁止时，时钟分频器210可以基于参考时钟信号REFCLK来重新产生分频时钟信号ICLK。因此，在第二延迟锁定操作期间，反馈时钟信号FBCLK的上升沿的相位和分频时钟信号ICLK的上升沿的相位可以彼此进行比较。参考图4B，在第一延迟锁定操作期间反馈时钟信号FBCLK的上升沿可以与分频时钟信号ICLK的下降沿同步。此时，当时钟分频器210没有被初始化时，在第二延迟锁定操作期间反馈时钟信号FBCLK的上升沿的相位和分频时钟信号ICLK的下降沿的相位可以彼此进行比较。在这种情况下，可能发生谐波锁定。然而，当时钟分频器210被初始化以重新产生分频时钟信号ICLK时，在第二延迟锁定操作期间反馈时钟信号FBCLK的上升沿的相位和分频时钟信号ICLK的上升沿的相位可以彼此进行比较。
图5示出了根据一个实施例的相位检测电路500的配置。参考图5，相位检测电路500可以包括时钟分频器510、选择信号发生器520和相位检测器530。时钟分频器510可以接收参考时钟信号REFCLK，并且产生多个分频时钟信号ICLK、QCLK、IBCLK和QBCLK。时钟分频器510可以通过对参考时钟信号REFCLK的频率进行分频来产生第一分频时钟信号ICLK、第二分频时钟信号QCLK、第三分频时钟信号IBCLK和第四分频时钟信号QBCLK。例如，第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK可以具有参考时钟信号REFCLK的频率的一半。第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK可以顺序地具有与单位相位对应的相位差。第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK可以顺序地具有90度的相位差。第二分频时钟信号QCLK可以具有与第一分频时钟信号ICLK和第三分频时钟信号IBCLK之间的中间相对应的相位。
选择信号发生器520可以接收输入时钟信号FBCLK、第二分频时钟信号QCLK和锁定信号LOCK。输入时钟信号FBCLK可以是与图1中所示的反馈时钟信号FBCLK相对应的信号。选择信号发生器520可以基于锁定信号LOCK通过将第二分频时钟信号QCLK的相位与输入时钟信号FBCLK的相位进行比较来产生选择信号SEL。当在第一延迟锁定操作期间锁定信号LOCK被禁止时，选择信号发生器520可以产生具有第一电平的选择信号SEL，而不管第二分频时钟信号QCLK的相位和输入时钟信号FBCLK的相位如何。此外，选择信号发生器520可以通过将第二分频时钟信号QCLK的相位与输入时钟信号FBCLK的相位进行比较来产生电平判定信号LDS。当第二分频时钟信号QCLK在输入时钟信号FBCLK的上升沿具有第一电平时，选择信号发生器520可以产生具有第一电平的电平判定信号LDS。当第二分频时钟信号QCLK在输入时钟信号FBCLK的上升沿具有第二电平时，选择信号发生器520可以产生具有第二电平的电平判定信号LDS。当在第二延迟锁定操作期间锁定信号LOCK被使能时，选择信号发生器520可以输出电平判定信号LDS作为选择信号SEL。
相位检测器530可以接收选择信号SEL、第一分频时钟信号ICLK、第三分频时钟信号IBCLK和输入时钟信号FBCLK。基于选择信号SEL，相位检测器530可以通过将第一分频时钟信号ICLK和第三分频时钟信号IBCLK中的一个的相位与输入时钟信号FBCLK的相位进行比较来产生相位检测信号PDOUT。当选择信号SEL处于第一电平时，相位检测器530可以通过将第一分频时钟信号ICLK的相位与输入时钟信号FBCLK的相位进行比较来产生相位检测信号PDOUT。当选择信号SEL处于第二电平时，相位检测器530可以通过将第三分频时钟信号IBCLK的相位与输入时钟信号FBCLK的相位进行比较来产生相位检测信号PDOUT。
选择信号发生器520可以包括反相器521、第一门控单元(first gating unit)522、第二门控单元523、第一比较器524和第三门控单元525。反相器521可以接收锁定信号LOCK并将锁定信号LOCK反相。第一门控单元522可以接收第二分频时钟信号QCLK和反相器521的输出。第一门控单元522可以对第二分频时钟信号QCLK和反相器521的输出执行与运算。第二门控单元523可以接收输入时钟信号FBCLK和反相器521的输出。第二门控单元523可以对输入时钟信号FBCLK和反相器521的输出执行与运算。第一比较器524可以接收第一门控单元522的输出和第二门控单元523的输出，并输出电平判定信号LDS。第一比较器524可以通过将第一门控单元522的输出的相位和第二门控单元523的输出的相位进行比较来产生电平判定信号LDS。第一比较器524可以包括触发器。第一比较器524可以同步于第二门控单元523的输出来输出第一门控单元522的输出作为电平判定信号LDS。第三门控单元525可以接收电平判定信号LDS和锁定信号LOCK，并输出选择信号SEL。第三门控单元525可以通过对电平判定信号LDS和锁定信号LOCK执行与非运算来产生选择信号SEL。
相位检测器530可以包括时钟选择器531和第二比较器532。时钟选择器531可以接收选择信号SEL、第一分频时钟信号ICLK和第三分频时钟信号IBCLK。时钟选择器531可以基于选择信号SEL来将第一分频时钟信号ICLK和第三分频时钟信号IBCLK中的一个输出到第二比较器532。时钟选择器531可以被配置为执行反相操作和与非运算，并且可以包括例如但不限于反相器541、第一与非门542、第二与非门543和第三与非门544。反相器541可以接收选择信号SEL，并将选择信号SEL反相。第一与非门542可以接收第一分频时钟信号ICLK和选择信号SEL，并且对第一分频时钟信号ICLK和选择信号SEL执行与非运算。第二与非门543可以接收第三分频时钟信号IBCLK和反相器541的输出，并且对第三分频时钟信号IBCLK和反相器541的输出执行与非运算。第二比较器532可以接收输入时钟信号FBCLK和时钟选择器531的输出，并输出相位检测信号PDOUT。第二比较器532可以通过将输入时钟信号FBCLK的相位与时钟选择器531的输出的相位进行比较来产生相位检测信号PDOUT。第二比较器532可以包括触发器。第二比较器532可以同步于输入时钟信号FBCLK来输出时钟选择器531的输出作为相位检测信号PDOUT。
相位检测器530还可以包括虚设延迟器533。虚设延迟器533可以将输入时钟信号FBCLK延迟，并且将被延迟的信号输出到第二比较器532。虚设延迟器533的延迟量可以对应于时钟选择器531选择并输出第一分频时钟信号ICLK和第三分频时钟信号IBCLK中的一个所需的延迟量。虚设延迟器533可以被配置为执行与非运算，并且可以包括例如但不限于第四与非门545和第五与非门546。第四与非门545可以接收输入时钟信号FBCLK和电源电压VDD。第五与非门546可以接收第四与非门545的输出和电源电压VDD。因为电源电压VDD是高电平信号，所以第四与非门545和第五与非门546可以作为反相器来操作。在时钟选择器531中，第一分频时钟信号ICLK和第三分频时钟信号IBCLK可以分别经由两个与非门而被输出到第二比较器532。虚设延迟器533可以经由两个与非门来延迟输入时钟信号FBCLK，从而当时钟选择器531的输出和输入时钟信号FBCLK被输入到第二比较器532时调整时间点。
图6A和图6B是示出根据一个实施例的相位检测电路500的操作和时钟发生电路100的操作的时序图。参考图1和图5至图6B，根据一个实施例的相位检测电路500的操作和时钟发生电路100的操作将描述如下。相位检测电路500的时钟分频器510可以通过对参考时钟信号REFCLK进行分频来产生第一分频时钟信号ICLK、第二分频时钟信号QCLK和第三分频时钟信号IBCLK。时钟发生电路100可以执行第一延迟锁定操作，并且锁定信号LOCK可以被禁止。相位检测电路500可以基于被禁止的锁定信号LOCK通过将反馈时钟信号FBCLK的相位与第一分频时钟信号ICLK的相位进行比较来产生相位检测信号PDOUT。
图6A示出了相位检测电路500在反馈时钟信号FBCLK的上升沿检测到第一分频时钟信号ICLK从低电平转变为高电平，并执行第一延迟锁定操作。当在第一延迟锁定操作期间检测到第一分频时钟信号ICLK的高电平转变时，可能不会发生谐波锁定。因为第一分频时钟信号ICLK的电平在反馈时钟信号FBCLK的第一上升沿处是低电平，所以相位检测电路500可以产生具有低电平的相位检测信号PDOUT。因为第一分频时钟信号ICLK的电平在反馈时钟信号FBCLK的第二上升沿处是高电平，所以相位检测电路500可以产生具有高电平的相位检测信号PDOUT。当相位检测电路500的输出从低电平变为高电平时，延迟线控制器150可以将锁定信号LOCK使能。就在锁定信号LOCK被使能之前，选择信号发生器520可以在反馈时钟信号FBCLK的上升沿将滞后于第一分频时钟信号ICLK单位相位的第二分频时钟信号QLCK的电平输出作为电平判定信号LDS。因此，选择信号发生器520可以输出具有低电平的电平判定信号LDS。当锁定信号LOCK被使能时，选择信号发生器520可以基于电平判定信号LDS来输出具有高电平的选择信号SEL。时钟选择器531可以基于具有高电平的选择信号SEL来将第一分频时钟信号ICLK输出到第二比较器532。因此，当第二比较器532通过将第一分频时钟信号ICLK的相位与反馈时钟信号FBCLK的相位进行比较来产生相位检测信号PDOUT时，可以执行时钟发生电路100的第二延迟锁定操作。
图6B示出了相位检测电路500在反馈时钟信号FBCLK的上升沿检测到第一分频时钟信号ICLK从高电平转变为低电平，并执行第一延迟锁定操作。当在第一延迟锁定操作期间检测到第一分频时钟信号ICLK的低电平转变时，可能发生谐波锁定。也就是说，当在第一延迟锁定操作完成之后相位检测电路500通过将第一分频时钟信号ICLK的相位与反馈时钟信号FBCLK的相位进行比较来执行第二延迟锁定操作时，可能在反馈时钟信号FBCLK的上升沿与不同于正常周期的周期中的参考时钟信号REFCLK的上升沿同步时发生谐波锁定。因为第一分频时钟信号ICLK的电平在反馈时钟信号FBCLK的第一上升沿处是高电平，所以相位检测电路500可以产生具有高电平的相位检测信号PDOUT。因为第一分频时钟信号ICLK的电平在反馈时钟信号FBCLK的第二上升沿处是低电平，所以相位检测电路500可以产生具有低电平的相位检测信号PDOUT。当相位检测电路500的输出从高电平变为低电平时，延迟线控制器150可以将锁定信号LOCK使能。就在锁定信号LOCK被使能之前，选择信号发生器520可以在反馈时钟信号FBCLK的上升沿将滞后于第一分频时钟信号ICLK单位相位的第二分频时钟信号QLCK的电平输出作为电平判定信号LDS。因此，选择信号发生器520可以输出具有高电平的电平判定信号LDS。当锁定信号LOCK被使能时，选择信号发生器520可以基于电平判定信号LDS而输出具有低电平的选择信号SEL。时钟选择器531可以基于具有低电平的选择信号SEL来将第三分频时钟信号IBCLK输出到第二比较器532。因此，当第二比较器532通过将第三分频时钟信号IBCLK的相位与反馈时钟信号FBCLK的相位进行比较来产生相位检测信号PDOUT时，第二延迟锁定操作可以被执行。当第三分频时钟信号IBCLK的相位和反馈时钟信号FBCLK的相位被比较以执行第二延迟锁定操作时，正常周期中的参考时钟信号REFCLK的上升沿可以与反馈时钟信号FBCLK的上升沿同步。
图7示出了根据一个实施例的半导体系统7的配置。在图7中，半导体系统7可以包括第一半导体装置710和第二半导体装置720。第一半导体装置710可以提供操作第二半导体装置720所需的各种控制信号。第一半导体装置710可以包括各种类型的装置。例如，第一半导体装置710可以是诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)或存储器控制器之类的主机设备。例如，第二半导体装置720可以是存储器件，并且存储器件可以包括易失性存储器和非易失性存储器。易失性存储器的示例可以包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)，并且非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)、FRAM(铁电RAM)等等。
第一半导体装置710和第二半导体装置720可以传送数据以执行数据通信。第一半导体装置710可以同步于时钟信号将数据传送到第二半导体装置720。类似地，第二半导体装置720可以同步于时钟信号将数据传送到第一半导体装置710。第二半导体装置720可以经由多个总线耦接到第一半导体装置710。多个总线101可以是用于传送信号的信号传送路径、链路或通道。多个总线可以包括时钟总线701、数据总线702等。时钟总线701可以是单向总线，并且数据总线702可以是双向总线。第二半导体装置720可以经由时钟总线701耦接到第一半导体装置710，并且经由时钟总线701来接收系统时钟信号CLK。系统时钟信号CLK可以作为单端信号传送，或者作为差分信号与互补信号CLKB一起传送。第二半导体装置720可以经由数据总线702耦接到第一半导体装置710，并且经由数据总线702从第一半导体装置710接收数据DQ或者将数据DQ传送到第一半导体装置710。尽管未示出，但是半导体系统7还可以包括命令地址总线。命令地址总线可以是单向总线。第一半导体装置710可以经由命令地址总线将命令地址信号传送到第二半导体装置720。
第一半导体装置710可以包括时钟发生电路711和数据I/O电路714。时钟发生电路711可以产生系统时钟信号CLK。时钟发生电路711可以包括PLL电路和/或DLL电路。时钟发生电路711可以通过将参考时钟信号的相位与反馈时钟信号的相位进行比较来调整系统时钟信号CLK的相位。时钟发生电路711可以包括相位检测电路712，以将参考时钟信号的相位与反馈时钟信号的相位进行比较。图1中示出的时钟发生电路100可以被应用为时钟发生电路711。图2和图5中所示的相位检测电路200和500可以被应用为相位检测电路712。时钟发生电路711可以经由时钟焊盘715耦接到时钟总线701。时钟发生电路711可以经由时钟总线701将系统时钟信号CLK提供给第二半导体装置720。时钟发生电路711可以将系统时钟信号CLK提供给数据I/O电路714。
数据I/O电路714可以经由数据焊盘716耦接到数据总线702。数据I/O电路714可以使第一半导体装置710的内部数据与系统时钟信号CLK同步，并将被同步的数据输出到数据总线702。可以经由数据焊盘716和数据总线702将从数据I/O电路714输出的数据作为数据DQ传送到第二半导体装置720。数据I/O电路714可以经由数据总线702接收从第二半导体装置720传送的数据，并且从所接收的数据产生第一半导体装置710的内部数据。
第二半导体装置720可以包括时钟发生电路721、数据储存区723和数据I/O电路724。时钟发生电路721可以经由时钟焊盘725耦接到时钟总线701。时钟发生电路721可以经由时钟总线701接收系统时钟信号CLK，并产生内部时钟信号INCLK。时钟发生电路721可以包括PLL电路和/或DLL电路。时钟发生电路721可以通过将参考时钟信号的相位与反馈时钟信号的相位进行比较来调整内部时钟信号INCLK的相位。时钟发生电路721可以包括相位检测电路722，以将参考时钟信号的相位和反馈时钟信号的相位进行比较。图1中示出的时钟发生电路100可以被应用为时钟发生电路721。图2和图5中示出的相位检测电路200和500可以被应用为相位检测电路722。
数据储存区723可以是包括多个存储单元的存储单元阵列。数据储存区723可以包括多个位线、多个字线以及耦接到在多个位线与多个字线之间的各个交叉点的多个存储单元。多个存储单元可以包括易失性存储单元和非易失性存储单元中的一个或更多个。
数据I/O电路724可以经由数据焊盘726耦接到数据总线702，并且耦接到数据储存区723。数据I/O电路724可以从时钟发生电路721接收内部时钟信号INCLK。数据I/O电路724可以使从数据储存区723输出的数据与内部时钟信号INCLK同步，并将被同步的数据输出到数据总线702。从数据I/O电路724输出的数据可以作为数据DQ而被传送到第一半导体装置710。数据I/O电路724可以经由数据总线702接收从第一半导体装置710传送的数据DQ。数据I/O电路724可以将所接收的数据储存在数据储存区723中。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，不应该基于所描述的实施例来限制本文中所描述的相位检测电路和时钟发生电路。

Claims (12)

1.一种相位检测电路，包括：
时钟分频器，其被配置为通过对参考时钟信号的频率进行分频来产生分频时钟信号，并且被配置为基于初始化信号而被初始化；
第一相位检测器，其被配置为通过将在被延迟了单位延迟时间之后的输入时钟信号的相位与所述分频时钟信号的相位进行比较来产生第一检测信号；
第二相位检测器，其被配置为通过将所述输入时钟信号的相位与所述分频时钟信号的相位进行比较来产生第二检测信号；以及
初始化信号发生器，其被配置为基于所述第一检测信号来产生所述初始化信号。
2.根据权利要求1所述的相位检测电路，其中，所述初始化信号发生器基于锁定信号来产生所述初始化信号，并且所述锁定信号基于所述第一检测信号来产生。
3.根据权利要求2所述的相位检测电路，其中，当所述锁定信号被使能时，所述初始化信号发生器同步于所述输入时钟信号将所述初始化信号使能，而同步于所述参考时钟信号将所述初始化信号禁止。
4.根据权利要求2所述的相位检测电路，还包括输出选择器，其被配置为基于所述锁定信号来输出所述第一检测信号和所述第二检测信号中的一个作为相位检测信号。
5.根据权利要求1所述的相位检测电路，还包括：
单位延迟器，其被配置为将所述输入时钟信号延迟所述单位延迟时间；以及
建模延迟器，其被配置为将所述输入时钟信号延迟，并将被延迟的信号输出到所述单位延迟器和所述第二相位检测器，
其中，所述建模延迟器具有与所述时钟分频器从所述参考时钟信号产生所述分频时钟信号所需的延迟量相对应的延迟量。
6.一种时钟发生电路，包括：相位检测电路，其被配置为：通过将参考时钟信号延迟来产生输出时钟信号，以及通过检测所述参考时钟信号的相位和从所述输出时钟信号产生的反馈时钟信号的相位来产生相位检测信号，以便改变所述输出时钟信号的延迟量，
其中，所述相位检测电路包括：
时钟分频器，其被配置为通过对所述参考时钟信号进行分频来产生分频时钟信号；
单位延迟器，其被配置为将所述反馈时钟信号延迟单位延迟时间；
第一相位检测器，其被配置为在第一延迟锁定操作期间通过将所述单位延迟器的输出的相位与所述分频时钟信号的相位进行比较来产生第一检测信号；
第二相位检测器，其被配置为在第二延迟锁定操作期间通过将所述反馈时钟信号的相位与所述分频时钟信号的相位进行比较来产生第二检测信号；以及
输出选择器，其被配置为基于锁定信号来输出所述第一检测信号和所述第二检测信号中的一个作为所述相位检测信号。
7.根据权利要求6所述的时钟发生电路，其中，所述单位延迟时间的延迟量对应于所述反馈时钟信号的单位延迟变化。
8.根据权利要求6所述的时钟发生电路，还包括初始化信号发生器，其被配置为基于所述锁定信号来产生初始化信号，
其中，所述时钟分频器基于所述初始化信号而被初始化。
9.根据权利要求8所述的时钟发生电路，其中，当所述锁定信号被使能时，所述初始化信号发生器同步于所述反馈时钟信号将所述初始化信号使能，而同步于所述参考时钟信号将所述初始化信号禁止。
10.根据权利要求6所述的时钟发生电路，其中，所述相位检测电路还包括建模延迟器，其被配置为将所述反馈时钟信号延迟，以及将被延迟的信号输出到所述单位延迟器和所述第二相位检测器，
其中，所述建模延迟器具有与所述时钟分频器从所述参考时钟信号产生所述分频时钟信号所需的延迟量相对应的延迟量。
11.根据权利要求6所述的时钟发生电路，还包括：
延迟线，其被配置为通过基于延迟控制信号而将所述参考时钟信号延迟来产生所述输出时钟信号；
时钟分频电路，其被配置为对所述输出时钟信号进行分频；
复制器，其被配置为通过将所述时钟分频电路的输出延迟预设延迟量来产生所述反馈时钟信号；以及
延迟线控制器，其被配置为基于所述相位检测信号来产生所述延迟控制信号和所述锁定信号。
12.一种相位检测电路，包括：
时钟分频器，其被配置为在第一延迟锁定操作期间通过对参考时钟信号的频率进行分频来产生分频时钟信号；
第一相位检测器，其被配置为在所述第一延迟锁定操作期间将已经被延迟了单位延迟时间的输入时钟信号的相位与所述分频时钟信号的相位进行比较；以及
第二相位检测器，其被配置为在第二延迟锁定操作期间将所述分频时钟信号的相位与所述输入时钟信号的相位进行比较，
其中，所述时钟分频器在完成所述第一延迟锁定操作之后被初始化。
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