CN105281751A - 半导体装置及其调节电路 - Google Patents

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Abstract

一种半导体装置的调节电路包括：控制块，配置成响应于参考时钟信号和反馈时钟信号而产生控制信号；以及噪声补偿块，配置成响应于所述控制信号而补偿电源的电平变化。

Description

半导体装置及其调节电路
相关申请的交叉引用
本申请要求2014年6月11日在韩国知识产权局提交的申请号为10-2014-0070818的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体上涉及半导体装置，更具体地涉及半导体装置及其调节电路。
背景技术
半导体装置内部包括各种操作电路块，且电源对于其操作很重要。
噪声可从外部经由电力线施加至半导体装置内部，或可在半导体装置内部产生且对电源产生影响。
如果电源中包含噪声，则电源的电平可能不会恒定地保持，而是可能升高或降低。
这样的电源噪声可能减小半导体装置的操作定时余量，可能增加半导体装置中产生的信号的抖动和偏斜，因此，可能成为降低半导体装置的操作速度的因素。
发明内容
在一个实施例中，一种半导体装置的调节电路可以包括：控制块，配置成响应于参考时钟信号和反馈时钟信号而产生控制信号。调节电路还可以包括噪声补偿块，配置成响应于控制信号而补偿电源的电平变化。
在一个实施例中，一种半导体装置的调节电路可以包括：延迟锁定环，配置成响应于输出使能信号而输出延迟锁定时钟信号。调节电路还可以包括噪声补偿块，配置成响应于所述输出使能信号而补偿电源的电平变化。
在一个实施例中，一种半导体装置可以包括：延迟锁定环，配置成通过将参考时钟信号延迟与所述参考时钟信号和反馈时钟信号之间的相位差相对应的延迟时间来产生延迟锁定时钟信号，且响应于所述参考时钟信号和所述反馈时钟信号而产生控制信号；以及噪声补偿块，配置成响应于所述控制信号而补偿经由电力线施加的电源的电平变化。
附图说明
图1是示出根据一个实施例的半导体装置的调节电路100的配置的框图。
图2是示出图1的延迟锁定环DLL的配置的框图。
图3是示出图1的噪声补偿块120的操作方案以及电源电平根据该操作方案变化的图。
图4是根据一个实施例的半导体装置的调节电路100的操作时序图。
图5是根据一个实施例的半导体装置的调节电路101的电路图。
图6说明根据本发明的一个实施例的使用存储器控制器电路的系统的框图。
具体实施方式
在下文中，以下将经由各种实施例参照附图描述半导体装置和调节电路。本文描述可以降低电源噪声的半导体装置及其调节电路。
参见图1，根据一个实施例的半导体装置的调节电路100可以包括控制块110和噪声补偿块120。
半导体装置的调节电路100还可以包括延迟锁定环DLL。
延迟锁定环DLL可以被配置成响应于时钟信号CLK和CLKB而产生延迟锁定时钟信号DLLCLK。
延迟锁定环DLL还可以被配置成响应于输出使能信号RD_DLLDRVEN的激活而输出延迟锁定时钟信号DLLCLK。
控制块110可以被配置成根据参考时钟信号REFCLK和反馈时钟信号FBCLK来产生控制信号SW和SWB。
控制块110可以被配置成根据参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差来产生控制信号SW和SWB。
控制块110可以被配置成根据参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差来确定电力线的噪声程度。当确定的噪声值大于参考值时，控制块110还可以根据参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差来转变控制信号SW和SWB。
控制块110可以被配置成根据参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差来确定电力线的噪声程度。此外，当确定的噪声值小于参考值时，控制块110还可以防止控制信号SW和SWB的转变。
控制块110可以包括相位检测单元210、掩蔽信号发生单元230、延迟单元240、有效信号发生单元250和控制信号发生单元300。
相位检测单元210可以被配置成检测参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差。相位检测单元210还可以产生相位差检测信号PDOUT和PDOUTB。
相位检测单元210可以包括触发器211和反相器212。
触发器211可以被配置成通过反馈时钟信号FBCLK的上升沿来锁存参考时钟信号REFCLK。触发器211还可以产生相位差检测信号PDOUT。
触发器211可以响应于复位信号RSTB而被初始化。并且，触发器211还可以输出低电平的相位差检测信号PDOUT。
反相器212可以被配置成将相位差检测信号PDOUT反相。另外，反相器212还可以产生相位差检测信号PDOUTB。
掩蔽信号发生单元230可以被配置成利用参考时钟信号REFCLK来产生掩蔽信号MSK。
掩蔽信号发生单元230可以包括反相器阵列231、与非门232和反相器233。
掩蔽信号MSK可以是脉冲信号，所述脉冲信号具有与从参考时钟信号REFCLK的上升沿开始的反相器阵列231的延迟时间相对应的高电平时段。
反相器阵列231的内部信号之一，或更具体地，通过延迟参考时钟信号REFCLK产生的信号，可以输出作为延迟参考时钟信号REFCLKD。
延迟单元240可以被配置成延迟反馈时钟信号FBCLK。延迟单元240还可以产生延迟反馈时钟信号FBCLKD。
延迟反馈时钟信号FBCLKD可以通过将反馈时钟信号FBCLK延迟与延迟参考时钟信号REFCLKD的延迟值相同的延迟值来产生。
延迟单元240可以包括反相器阵列241。与非门242相对于掩蔽信号发生单元230的与非门232用作定时补偿的虚设元件。
有效信号发生单元250可以被配置成检测掩蔽信号MSK和延迟反馈时钟信号FBCLKD之间的相位差。有效信号发生单元250还可以产生有效信号VLD。
有效信号发生单元250可以包括触发器251和反相器252。
触发器251可以通过所述延迟反馈时钟信号FBCLKD的上升沿来锁存掩蔽信号MSK。另外，反相器252可以将锁存的信号反相，且产生有效信号VLD。
触发器251可以响应于复位信号RSTB而被初始化。因此，有效信号VLD可以在高电平输出。
控制信号发生单元300可以被配置成：在控制信号发生单元300被初始化之后，在有效信号VLD被激活的情况下，或更具体地，在有效信号VLD从低电平转变成高电平的情况下，响应于相位差检测信号PDOUT和PDOUTB而产生控制信号SW和SWB。
控制信号发生单元300可以被配置成：在有效信号VLD被去激活成低电平的情况下，将控制信号SW和SWB保持在先前的电平，无论相位差检测信号PDOUT和PDOUTB如何。
控制信号发生单元300可以是多个与非门310和320以及锁存器330。
锁存器330可以包括多个与非门331和332。锁存器330还可以包括多个反相器333和334。
噪声补偿块120可以被配置成响应于控制信号SW和SWB而补偿电源电平由于噪声的变化。
噪声补偿块120可以包括电耦接在电力线和接地端子VSS之间的多个去耦电容器Cd1和Cd2。噪声补偿块120还可以包括多个开关121至123，所述多个开关121至123配置成响应于控制信号SW和SWB而并联电耦接或串联电耦接所述多个去耦电容器Cd1和Cd2。
噪声补偿块120可以包括第一去耦电容器Cd1和第二去耦电容器Cd2，以及第一开关121至第三开关123。
第一去耦电容器Cd1具有与电力线电耦接的一端，以及与节点N1电耦接的另一端。
第一开关121电耦接在节点N1和接地端子VSS之间。
第二开关122具有电耦接至电力线的一端和与节点N2电耦接的另一端。
第二去耦电容器Cd2电耦接在节点N2和接地端子VSS之间。
第三开关123电耦接在节点N1和节点N2之间。
第一开关121响应于控制信号SW而将第一去耦电容器Cd1与接地端子VSS电耦接。
第二开关122响应于控制信号SWB而将第二去耦电容器Cd2与电力线电耦接。
当控制信号SW和SWB分别是高电平和低电平时，第一开关121和第二开关122在电力线和接地端VSS之间并联电耦接第一去耦电容器Cd1和第二去耦电容器Cd2。
第三开关123在电力线和接地端子VSS之间串联电耦接第一去耦电容器Cd1和第二去耦电容器Cd2。并且，当控制信号SW和SWB分别是低电平和高电平时，第三开关123串联电耦接第一去耦电容器Cd1和第二去耦电容器Cd2。
参见图1，示出了在初始操作中将第一去耦电容器Cd1和第二去耦电容器Cd2设计成并联电耦接的实例的表示。
在一个实施例中，当补偿电源VDD的电平由于噪声的升高和降低时，可以应用迟滞特性。
电源VDD由于噪声的电平升高和降低增加上述的延迟锁定环DLL的参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差。所述相位差的程度可能是在延迟锁定操作使能范围之内或之外。
如果参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差在延迟锁定操作使能范围之内，则可以通过延迟锁定环DLL的操作来控制参考时钟信号REFCLK和反馈时钟信号FBCLK具有相同的相位。因此，在这种情况下，噪声补偿块120的操作可以是不必要的。
如果参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差在延迟锁定操作使能范围之外，则可能不能通过延迟锁定环DLL的操作来控制参考时钟信号REFCLK和反馈时钟信号FBCLK具有相同的相位。
在一个实施例中，仅当参考时钟信号REFCLK和反馈时钟信号FBCLK在延迟锁定操作使能范围之外时，噪声补偿块120可以操作。
作为判断参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差是否在延迟锁定操作使能范围之外的参考，可以使用掩蔽信号MSK。
作为根据参考时钟信号REFCLK而产生的信号的掩蔽信号MSK是在延迟参考时钟信号REFCLKD的上升沿两侧具有预定脉冲宽度的高电平脉冲。
掩蔽信号MSK的脉冲宽度可以用作判断参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差是否在延迟锁定操作使能范围之外的参考值。
在电源VDD的电平的初始升高时段或降低时段中，延迟反馈时钟信号FBCLKD的上升沿出现在掩蔽信号MSK的高脉冲时段内。因此，延迟锁定环DLL可以追踪参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差，且控制参考时钟信号REFCLK和反馈时钟信号FBCLK具有相同的相位。
在延迟反馈时钟信号FBCLKD的上升沿出现在掩蔽信号MSK的高脉冲时段内的情况下，有效信号VLD被去激活成低电平。
如果有效信号VLD被去激活成低电平，则控制信号SW和SWB保持先前的值。
当电源VDD的电平继续升高或继续降低时，延迟反馈时钟信号FBCLKD的上升沿超出掩蔽信号MSK的高脉冲时段。因此，延迟锁定环DLL难以追踪参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差以及控制参考时钟信号REFCLK和反馈时钟信号FBCLK具有相同的相位。
如果延迟反馈时钟信号FBCLKD的上升沿超出掩蔽信号MSK的高脉冲时段，则有效信号VLD被激活成高电平。
如果有效信号VLD被激活成高电平，则控制信号SW和SWB可以变成与相位差检测信号PDOUT和PDOUTB相对应的值。
参见图2，延迟锁定环DLL可以包括缓冲器610、延迟线620、复制器630、相位检测器(PD)640、控制器650和驱动器660。
缓冲器610可以被配置成缓冲时钟信号CLK和CLKB，且产生参考时钟信号REFCLK。
延迟线620将参考时钟信号REFCLK延迟根据控制器650的控制而可变化的时间。延迟线620还输出所得信号。
复制器630将延迟线620的输出信号延迟经由复制半导体装置的内部延迟时间而预设的时间。复制器630还产生反馈时钟信号FBCLK。
相位检测器640检测参考时钟信号REFCLK和反馈时钟信号FBCLK之间的相位差。此外，相位检测器640还将所述相位差提供至控制器650。
控制器650根据相位检测器640的输出来控制延迟线620，使得参考时钟信号REFCLK和反馈时钟信号FBCLK具有相同的相位。
驱动器660响应于输出使能信号RD_DLLDRVEN的激活而输出延迟锁定时钟信号DLLCLK。
输出使能信号RD_DLLDRVEN可以在读取操作中被激活。
延迟锁定时钟信号DLLCLK可以经由时钟路径670输出为选通信号DQS和DQSB。
将参照图3描述图1的噪声补偿块120的操作方案和电源电平根据该操作方案的变化。
电源VDD的电平恒定地保持在目标电平可能是理想的。然而，在实际的操作环境下，电源VDD的电平可能由于如上述产生的噪声而升高或降低。
如果电源VDD的电平升高，接通第一开关121和第二开关122。并且，第一去耦电容器Cd1和第二去耦电容器Cd2并联电耦接。
随着第一去耦电容器Cd1和第二去耦电容器Cd2并联电耦接，第一去耦电容器Cd1和第二去耦电容器Cd2的总电荷容量增加。
随着电源VDD的电平升高，电荷量超过目标量的电荷累积在与电力线电耦接以供应电源的电源电路中。
因此，随着并联电耦接的第一去耦电容器Cd1和第二去耦电容器Cd2利用累积在与电力线电耦接的电源电路中的电荷来充电，电源VDD的电平降低。
如果电源VDD的电平降低，接通第三开关123。并且，第一去耦电容器Cd1和第二去耦电容器Cd2串联电耦接。
随着第一去耦电容器Cd1和第二去耦电容器Cd2串联电耦接，与第一去耦电容器Cd1和第二去耦电容器Cd2并联耦接的情况相比，第一去耦电容器Cd1和第二去耦电容器Cd2的总电荷容量降低。
因此，随着串联电耦接的第一去耦电容器Cd1和第二去耦电容器Cd2放电或将累积在其中的电荷供应至与电力线电耦接的电源电路，电源VDD的电平升高。
因此，可以通过利用上述的去耦电容器来执行噪声补偿操作而补偿电源VDD的电平。
以下将参照图4描述根据一个实施例的半导体装置的调节电路100的操作。
在一个实施例中，根据反馈时钟信号FBCLK和参考时钟信号REFCLK之间的相位差来确定电源VDD的电平由于噪声的升高或降低。因此，经由噪声补偿块120的第一去耦电容器Cd1和第二去耦电容器Cd2的充电和放电操作进行补偿。
在初始化操作中，当复位信号RSTB具有低电平时，相位差检测信号PDOUT和PDOUTB分别在低电平和高电平输出。另外，有效信号VLD在高电平输出。此外，控制信号SW和SWB分别在高电平和低电平输出。
即，根据一个实施例，图1示出了在初始化操作中将第一去耦电容器Cd1和第二去耦电容器Cd2设计成并联电耦接的一个实例的表示。
此后，如果电源VDD的电平升高，则反馈时钟信号FBCLK的相位由于延迟锁定环DLL的内部元件的操作特性上的变化、诸如延迟线620的延迟时间的减少，而变得早于参考时钟信号REFCLK。
当反馈时钟信号FBCLK的相位早于参考时钟信号REFCLK时，相位差检测信号PDOUT和PDOUTB具有低电平和高电平的值。
在此情况下，如果有效信号VLD具有低电平，则控制信号SW和SWB保持初始化操作中的值，无论相位差检测信号PDOUT和PDOUTB的值如何。
如果有效信号VLD具有高电平，则控制信号SW和SWB分别具有高电平的值和低电平的值。
当控制信号SW和SWB具有高电平和低电平时，如参照图3所述，接通第一开关121和第二开关122。另外，并联电耦接的第一去耦电容器Cd1和第二去耦电容器Cd2执行充电操作，且降低由于噪声而已经升高的电源VDD的电平。
如果电源VDD的电平降低，则参考时钟信号REFCLK的相位由于延迟锁定环DLL的延迟线620的延迟时间上的增加变得早于反馈时钟信号FBCLK。
当参考时钟信号REFCLK的相位早于反馈时钟信号FBCLK时，相位差检测信号PDOUT和PDOUTB具有高电平的值和低电平的值。
这时，如果有效信号VLD具有低电平，则控制信号SW和SWB保持先前的值，即，高电平和低电平，无论相位差检测信号PDOUT和PDOUTB的值如何。
如果有效信号VLD具有高电平，则控制信号SW和SWB根据相位差检测信号PDOUT和PDOUTB而转变成低电平和高电平。
当控制信号SW和SWB具有低电平和高电平时，如以上参照图3所述，接通第三开关123。另外，串联电耦接的第一去耦电容器Cd1和第二去耦电容器Cd2执行放电操作，且升高由于噪声而已经降低的电源VDD的电平。
实施例中的半导体装置的调节电路101示出了如下实例：根据去耦电容器的并联耦接和串联耦接，使用用以控制延迟锁定环DLL中的延迟锁定时钟信号DLLCLK的输出的输出使能信号RD_DLLDRVEN来控制放电和充电操作。
输出使能信号RD_DLLDRVEN是在半导体装置的读取操作中被激活成高电平的信号。
仅当半导体装置执行读取操作时，输出延迟锁定时钟信号DLLCLK。因此，时钟路径670被激活。
在读取操作中，由于时钟路径670的激活，电源噪声、即电源电平的降低可能发生。
如果读取操作完成，则输出使能信号RD_DLLDRVEN变成低电平，因此，时钟路径670被去激活。
随着时钟路径670被去激活，电源电平升高。
更具体地，电源电平的降低和升高可以根据输出使能信号RD_DLLDRVEN的电平来确定。
参见图5，根据一个实施例的半导体装置的调节电路101可以包括第一去耦电容器Cd1和第二去耦电容器Cd2，以及第一开关131至第三开关133。
半导体装置的调节电路101还可以包括延迟锁定环DLL。
延迟锁定环DLL可以使用与图2中所示相同的配置。
第一去耦电容器Cd1具有与电力线电耦接的一端和电耦接至节点N11的另一端。
第一开关131电耦接在节点N11和接地端子之间。
第二开关132具有电耦接至电力线的一端和与节点N12电耦接的另一端。
第二去耦电容器Cd2电耦接在节点N12和接地端子之间。
第三开关133电耦接在节点N11和节点N12之间。
第一开关131响应于负的输出使能信号RD_DLLDRVENB而将第一去耦电容器Cd1与接地端子电耦接。
负的输出使能信号RD_DLLDRVENB可以是通过将输出使能信号RD_DLLDRVEN反相而产生的。
第二开关132响应于输出使能信号RD_DLLDRVEN而将第二去耦电容器Cd2与电力线电耦接。
当负的输出使能信号RD_DLLDRVENB和输出使能信号RD_DLLDRVEN分别处于高电平和低电平时，第一开关131和第二开关132在电力线和接地端子之间并联电耦接第一去耦电容器Cd1和第二去耦电容器Cd2。
当负的输出使能信号RD_DLLDRVENB和输出使能信号RD_DLLDRVEN分别处于低电平和高电平时，第三开关133在电力线和接地端子之间串联电耦接第一去耦电容器Cd1和第二去耦电容器Cd2。
在读取操作中，如果输出使能信号RD_DLLDRVEN处于高电平且负的输出使能信号RD_DLLDRVENB处于低电平，则第三开关133将第一去耦电容器Cd1和第二去耦电容器Cd2串联电耦接。
随着第一去耦电容器Cd1和第二去耦电容器Cd2串联电耦接，与第一去耦电容器Cd1和第二去耦电容器Cd2并联电耦接的情况相比，第一去耦电容器Cd1和第二去耦电容器Cd2的总电荷容量降低。
因此，随着串联电耦接的第一去耦电容器Cd1和第二去耦电容器Cd2放电或将累积在其中的电荷供应至与电力线电耦接的电源电路，电源VDD的电平升高。
随着读取操作完成，如果输出使能信号RD_DLLDRVEN处于低电平且负的输出使能信号RD_DLLDRVENB处于高电平，则第一开关131和第二开关132并联电耦接第一去耦电容器Cd1和第二去耦电容器Cd2。
随着第一去耦电容器Cd1和第二去耦电容器Cd2并联电耦接，第一去耦电容器Cd1和第二去耦电容器Cd2的总电荷容量增大。
随着电源VDD的电平升高，电荷量超过目标量的电荷累积在与电力线电耦接以供应电源的电源电路中。
因此，随着并联电耦接的第一去耦电容器Cd1和第二去耦电容器Cd2利用累积在电耦接至电力线的电源电路中的电荷来充电，电源VDD的电平降低。
参见图6，系统1000可以包括一个或更多个处理器1100。芯片组1150可以操作性地电耦接至处理器1100。芯片组1150是信号在处理器1100和系统1000的其他部件之间的通信路径。其他部件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250以及盘驱动器控制器1300。根据系统1000的配置，可以经由芯片组1150传送若干不同信号中的任何一种。
存储器控制器1200可以操作性地电耦接至芯片组1150。存储器控制器1200可以经由芯片组1150接收从处理器1100提供的请求。存储器控制器1200可以操作性地电耦接至一个或更多个存储器件1350。存储器件1350可以包括以上描述的半导体装置。
芯片组1150还可以电耦接至I/O总线1250。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以使用若干通信协议中的任何一种与I/O设备1410、1420和1430进行通信。
盘驱动器控制器1300也可以操作性地电耦接至芯片组1150。盘驱动控制器1300可以用作芯片组1150与一个或更多个内部盘驱动器1450之间的通信路径。盘驱动控制器1300和内部盘驱动器1450可以利用几乎任何类型的通信协议来彼此通信或与芯片组1150通信。
尽管以上描述了各种实施例，但本领域技术人员将理解的是，描述的实施例仅是实例。因此，本文描述的半导体装置及其调节电路不应该基于描述的实施例而被限制。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体装置的调节电路，包括：
控制块，配置成响应于参考时钟信号和反馈时钟信号而产生控制信号；以及
噪声补偿块，配置成响应于所述控制信号而补偿电源的电平变化。
技术方案2.如技术方案1所述的调节电路，还包括：
延迟锁定环，配置成：利用通过缓冲外部时钟信号而产生的所述参考时钟信号和通过延迟所述参考时钟信号而产生的所述反馈时钟信号来产生延迟锁定时钟信号。
技术方案3.如技术方案1所述的调节电路，其中，所述控制块被配置成：根据所述参考时钟信号和所述反馈时钟信号之间的相位差来确定所述电源的噪声程度，且当确定的噪声值大于参考值时，根据所述参考时钟信号和所述反馈时钟信号之间的相位差来转变所述控制信号。
技术方案4.如技术方案3所述的调节电路，其中，所述控制块被配置成：当所述噪声值小于所述参考值时防止所述控制信号的转变。
技术方案5.如技术方案1所述的调节电路，其中，所述控制块包括：
相位差检测单元，配置成检测所述参考时钟信号和所述反馈时钟信号之间的相位差，且产生相位差检测信号；以及
控制信号发生单元，配置成响应于所述相位差检测信号而产生所述控制信号。
技术方案6.如技术方案4所述的调节电路，其中，所述控制块包括：
相位差检测单元，配置成检测所述参考时钟信号和所述反馈时钟信号之间的相位差，且产生相位差检测信号；
掩蔽信号发生单元，配置成响应于所述参考时钟信号而产生掩蔽信号；
有效信号发生单元，配置成检测所述掩蔽信号和通过延迟所述反馈时钟信号而产生的延迟反馈时钟信号之间的相位差，且产生有效信号；以及
控制信号发生单元，配置成响应于所述有效信号和所述相位差检测信号而产生所述控制信号。
技术方案7.如技术方案6所述的调节电路，其中，所述掩蔽信号是在通过延迟所述参考时钟信号而产生的延迟参考时钟信号的上升沿两侧具有预定脉冲宽度的脉冲信号。
技术方案8.如技术方案6所述的调节电路，其中，所述参考值根据所述掩蔽信号的脉冲宽度来确定。
技术方案9.如技术方案6所述的调节电路，其中，所述有效信号发生单元被配置成输出通过利用所述延迟反馈时钟信号锁存所述掩蔽信号而产生的信号作为所述有效信号。
技术方案10.如技术方案6所述的调节电路，其中，所述控制信号发生单元被配置成：当所述有效信号被激活时，响应于所述相位差检测信号而确定所述控制信号的转变。
技术方案11.如技术方案10所述的调节电路，其中，所述控制信号发生单元被配置成：当所述有效信号被去激活时，将所述控制信号保持在先前的值，无论所述相位差检测信号如何。
技术方案12.如技术方案1所述的调节电路，其中，所述噪声补偿块包括：
多个去耦电容器，电耦接在电力线和接地端子之间；以及
多个开关，配置成响应于所述控制信号而并联电耦接或串联电耦接所述多个去耦电容器。
技术方案13.一种半导体装置的调节电路，包括：
延迟锁定环，配置成响应于输出使能信号而输出延迟锁定时钟信号；以及
噪声补偿块，配置成响应于所述输出使能信号而补偿电源的电平变化。
技术方案14.如技术方案13所述的调节电路，其中，所述输出使能信号是在所述半导体装置的读取操作中激活的信号。
技术方案15.如技术方案13所述的调节电路，其中，所述噪声补偿块包括：
多个去耦电容器，电耦接在电力线和接地端子之间；以及
多个开关，配置成响应于所述输出使能信号而并联电耦接或串联电耦接所述多个去耦电容器。
技术方案16.如技术方案15所述的调节电路，其中，所述多个开关被配置成：当所述输出使能信号被激活以允许充电在所述多个去耦电容器中的电荷被放电时，将所述多个去耦电容器串联电耦接。
技术方案17.如技术方案15所述的调节电路，其中，所述多个开关被配置成：当所述输出使能信号被去激活以允许利用电力线的电荷来将所述多个去耦电容器充电时，将所述多个去耦电容器并联电耦接。
技术方案18.一种半导体装置，包括：
延迟锁定环，配置成通过将参考时钟信号延迟与所述参考时钟信号和反馈时钟信号之间的相位差相对应的延迟时间来产生延迟锁定时钟信号，且响应于所述参考时钟信号和所述反馈时钟信号而产生控制信号；
噪声补偿块，配置成响应于所述控制信号而补偿电源的电平变化。
技术方案19.如技术方案18所述的半导体装置，其中，所述延迟锁定环被配置成：根据所述参考时钟信号和所述反馈时钟信号之间的相位差来确定所述电源的噪声程度，且当确定的噪声值大于参考值时，根据所述参考时钟信号和所述反馈时钟信号之间的相位差来转变所述控制信号。
技术方案20.如技术方案18所述的半导体装置，其中，所述噪声补偿块包括：
多个去耦电容器，电耦接在电力线和接地端子之间；以及
多个开关，配置成根据所述控制信号来并联电耦接或串联电耦接所述多个去耦电容器。

Claims (10)

1.一种半导体装置的调节电路，包括：
控制块，配置成响应于参考时钟信号和反馈时钟信号而产生控制信号；以及
噪声补偿块，配置成响应于所述控制信号而补偿电源的电平变化。
2.如权利要求1所述的调节电路，还包括：
延迟锁定环，配置成：利用通过缓冲外部时钟信号而产生的所述参考时钟信号和通过延迟所述参考时钟信号而产生的所述反馈时钟信号来产生延迟锁定时钟信号。
3.如权利要求1所述的调节电路，其中，所述控制块被配置成：根据所述参考时钟信号和所述反馈时钟信号之间的相位差来确定所述电源的噪声程度，且当确定的噪声值大于参考值时，根据所述参考时钟信号和所述反馈时钟信号之间的相位差来转变所述控制信号。
4.如权利要求3所述的调节电路，其中，所述控制块被配置成：当所述噪声值小于所述参考值时防止所述控制信号的转变。
5.如权利要求1所述的调节电路，其中，所述控制块包括：
相位差检测单元，配置成检测所述参考时钟信号和所述反馈时钟信号之间的相位差，且产生相位差检测信号；以及
控制信号发生单元，配置成响应于所述相位差检测信号而产生所述控制信号。
6.如权利要求4所述的调节电路，其中，所述控制块包括：
相位差检测单元，配置成检测所述参考时钟信号和所述反馈时钟信号之间的相位差，且产生相位差检测信号；
掩蔽信号发生单元，配置成响应于所述参考时钟信号而产生掩蔽信号；
有效信号发生单元，配置成检测所述掩蔽信号和通过延迟所述反馈时钟信号而产生的延迟反馈时钟信号之间的相位差，且产生有效信号；以及
控制信号发生单元，配置成响应于所述有效信号和所述相位差检测信号而产生所述控制信号。
7.如权利要求6所述的调节电路，其中，所述掩蔽信号是在通过延迟所述参考时钟信号而产生的延迟参考时钟信号的上升沿两侧具有预定脉冲宽度的脉冲信号。
8.如权利要求6所述的调节电路，其中，所述参考值根据所述掩蔽信号的脉冲宽度来确定。
9.一种半导体装置的调节电路，包括：
延迟锁定环，配置成响应于输出使能信号而输出延迟锁定时钟信号；以及
噪声补偿块，配置成响应于所述输出使能信号而补偿电源的电平变化。
10.一种半导体装置，包括：
延迟锁定环，配置成通过将参考时钟信号延迟与所述参考时钟信号和反馈时钟信号之间的相位差相对应的延迟时间来产生延迟锁定时钟信号，且响应于所述参考时钟信号和所述反馈时钟信号而产生控制信号；
噪声补偿块，配置成响应于所述控制信号而补偿电源的电平变化。
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