CN103460603A

CN103460603A - 经供电稳化的vco架构

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Publication number: CN103460603A
Application number: CN2012800162838A
Authority: CN
Inventors: A·拉古纳丹; M·佩德拉利-诺伊; S·沃德瓦
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2011-04-07
Filing date: 2012-04-06
Publication date: 2013-12-18
Anticipated expiration: 2032-04-06
Also published as: EP2695299A1; JP2014515224A; WO2012139078A1; CN103460603B; JP5859637B2; CN106921388A; US8362848B2; CN106921388B; JP6151298B2; KR20130137045A; US20120256693A1; JP2015181238A; KR101596845B1; EP4156520A1; EP2695299B1

Abstract

一种经供电稳化的VCO显现出减少的供电敏感性峰化或不显现出供电敏感性峰化。该VCO包括振荡器，该振荡器的供电电流被稳化以控制该振荡器的振荡频率。VCO输入信号控制该供电电流以使得在该输入信号与振荡器输出频率之间有一关系。本来可能影响振荡器工作的电源噪声从该振荡器的供电电流输入引线被旁路电容器分流到地。在一个示例中，辅助电路向该振荡器供给辅助供电电流，藉此减少供电稳化控制环电路必须供应的供电电流量。在另一示例中，供电稳化控制环电路向主振荡器供应控制电流，但该旁路电容器不被耦合到此振荡器，而是耦合到被注入锁定到该主振荡器的一从振荡器。

Description

经供电稳化的VCO架构

背景信息

技术领域

本公开涉及利用经供电稳化的压控振荡器（VCO）架构的锁相环（PLL）。

背景信息

经供电稳化的锁相环（PLL）一般涉及振荡频率由诸如控制电压信号之类的输入控制信号来决定和控制的压控振荡器（VCO）。图1（现有技术）是一个此类PLL1的示图。PLL1涉及相位-频率检测器（PFD）2、电荷泵（CP）3、环路滤波器4、供电稳化控制环电路5、旁路电容器6、振荡器7、以及反馈分频器8。供电稳化控制环电路5、振荡器7以及旁路电容器6一同形成VCO9。供电稳化控制环电路5涉及如所解说地互连的运算放大器10以及P沟道场效应晶体管M111。PFD2将参考信号FREF12的相位与反馈信号FDIV13的相位作比较，并取决于FDIV的相位是领先于还是滞后于FREF的相位来输出UP（上升）脉冲或DN（下降）脉冲。电荷泵3将这些脉冲转换成控制电流信号ICP14。控制信号ICP14由环路滤波器4滤波，并被转换成控制电压信号VCTRL15。供电稳化控制环电路5、振荡器7、和旁路电容器6一同构成VCO，因为振荡器的输出信号VCO_OUT16的振荡频率是输入控制电压信号VCTRL15的函数。VCTRL信号有时称为微调信号并且记为VTUNE。振荡器7是其输出信号VCO_OUT16具有与供应给该振荡器的供电电流ICTRL17完全成比例的频率的振荡器。如果信号VCTRL15增大，则供应给振荡器的控制电流ICTRL17增大，并且这导致振荡器输出信号VCO_OUT16的振荡频率提高。类似地，如果信号VCTRL15减小，则供应给振荡器的控制电流ICTRL17减小，并且这导致振荡器输出信号VCO_OUT16的振荡频率降低。控制环工作以维持VCO_OUT的频率和相位，以使得如由PFD2所接收到的信号FDIV13的相位和频率匹配于如由PFD2所接收到的信号FREF12的频率和相位。当PLL处于此状态中时，称PLL被锁定。

希望信号ICTRL17是且仅是控制电压信号VCTRL15的函数。遗憾的是，在供电电压导体18处的供电电压VDD_NOISY（VDD_有噪）上往往有噪声。不应听任此噪声影响振荡器工作。供电稳化控制环电路5工作以保持信号ICTRL17为控制信号VCTRL15的函数，但供电稳化控制环电路具有有限带宽。频率落在控制环的带宽之外的高频噪声VDD_NOISY可能引起晶体管M111的漏电流的高频变动。相应地，设置旁路电容器6以将此类高频噪声分流到地从而使得振荡器7不受此类噪声的过度影响。

图2（现有技术）解说了与图1的电路有关的问题。线19指示供电噪声敏感性如何作为频率的函数而变动。电压VS是在振荡器7的供电电流输入引线处的共用节点上的经稳化的供电电压，并且VDD_NOISY是供电电压导体18上的有噪供电电压。从控制电压信号VCTRL15到经稳化供电电压VS的供电稳化环具有在频率F1和F2处的两个极点。在频率F1处的主导极点是由于与晶体管M111相关联的寄生电容以及运算放大器10的输出电阻而导致的。此主导极点决定了运算放大器供电稳化控制环电路不再能良好地抑制供电电压噪声的频率上界。运算放大器供电稳化控制环对于频率F1以下的频率相对良好地抑制电源噪声，但对于频率F1以上的频率电源噪声的抑制就不那么良好。F1大致等于1/2π(ROUT*CP)，其中ROUT是运算放大器10的输出电阻，并且其中CP是与晶体管M1相关联的有效寄生电容。

在频率F2处有一非主导极点，该非主导极点是由于旁路电容器6、以及振荡器7的有效电阻而导致的。在频率F2以上，旁路电容器6在将供电电压噪声分流到地方面工作得相对良好，但是在频率F2以下，旁路电容器6对噪声的分流不那么良好。Freg是运算放大器的单位增益带宽。F2是大约1/2π(RVCO*CBYCAP)，其中RVCO是环形振荡器的有效电阻，并且其中CBYCAP是旁路电容器6的电容。为了能在低频处达成良好的电源抑制，运算放大器10的增益一般被最大化，这导致ROUT>>RVCO。这使得F1<F2并导致供电噪声敏感性传递函数(VS(s)/VDD_NOISY(s))上出现峰化21，如图2中所示。

如图2中所示，在F1与F2之间有一间隙20，在此间隙处，整个供电稳化电路没有良好地抑制供电电压噪声。对电压供电噪声的这种不良抑制称作供电噪声敏感性“峰化”，并且由箭头21表示。主导极点的频率F1由晶体管M111的寄生电容（诸如源-栅寄生电容22以及栅-漏寄生电容23之类）以及运算放大器10的输出电阻来决定。使得这些寄生电容变小将允许主导极点的频率F1得以提高，并且通过使得晶体管11变小能使得这些寄生电容变小。遗憾的是，晶体管11必须足够大才能向振荡器7供应所需的电流信号ICTRL17。也可减小运算放大器11的输出电阻以提高主导极点的频率F1，但这将增大低频处的供电噪声敏感性。出于此类原因，主导极点的频率F1一般不能被提高如弥合F1到F2的间隙20所需那么多。其次，由于旁路电容器6所导致的频率F2一般不能被降低到足以消除F1到F2的间隙20。关于F2能够低至多少的一个限制是实现较大旁路电容器所要求的集成电路面积量。另一个限制是供电稳化环的稳定性。如果非主导极点在频率上太接近于供电稳化环的主导极点的频率，则供电稳化环的稳定性就会降级。

图3（现有技术）是克服了图1的电路的一些问题的PLL电路24的示图。振荡器7的副本25具有与振荡器7的电流-电压特性（I-V特性）类似的低频I-V特性。在此情形中，副本25涉及二极管式连接的P沟道晶体管26，P沟道晶体管26与二极管式连接的N沟道晶体管27并联连接。这些晶体管的大小被设计成使得副本25的I-V特性类似于振荡器7的I-V特性。在图3的电路24中，供电稳化控制环电路5的晶体管M111的栅极被系到第二晶体管M228的栅极。相应地，供电稳化控制环电路5能使用晶体管M111来进行稳化，并且与此同时还能经由晶体管M228来向主振荡器7供应电流ICTRL29。旁路电容器6不再在运算放大器供电稳化控制环5中。因此，旁路电容器6的大小可被增大以在不影响供电稳化环的稳定性的情况下减轻供电噪声敏感性峰化。

图4（现有技术）是解说了与图3的电路有关的问题的示图。虚线19指示图1的电路中供电噪声敏感性如何作为频率的函数而改变，而实线31指示在图3的电路中供电噪声敏感性如何作为频率的函数而改变。纵向虚线32、33和34分别指示图1的电路的F1、F2和Freg，而纵向虚线35、36和37分别指示图3的副本电路的F1、F2和Freg。如与图1的电路相比，因为与晶体管M2相关联的附加寄生电容之故，频率F1减小了。如与图1的电路相比，副本电路中的频率F2可被减小，因为电容器6在供电稳化环之外，并且因此能被做得较大。因为能使F2非常接近于或小于F1，因此就没有或几乎没有供电噪声敏感性峰化。然而，副本25的I-V特性可能并不严格匹配于振荡器7的I-V特性。这种不精确的匹配导致提高了低频处的供电噪声敏感性，如所解说的。箭头39代表低频处提高的供电噪声敏感性，这很大程度上是由于副本与振荡器的不精确匹配所导致的。

与图3的电路相关联的另一问题是，来自副本晶体管本身26和27的低频噪声（诸如1/f噪声）将引起ICTRL上的低频变动。这可增加环形振荡器7的近端相位噪声（close-in phase noise），而近端相位噪声在某些应用中是很重要的规格。来自副本晶体管26和27的噪声贡献将导致VS上的变动。供电稳化控制环5将通过对晶体管M1和M2的栅极施加矫正性电压来试图补偿此变动。然而，施加于晶体管M2的栅极的此矫正性电压将实际上导致ICTRL上不希望的低频变动。这是因为在此情形中，噪声源是这些副本器件本身，这与为副本和振荡器所共有的供电噪声不同。这只在供电稳化控制环5的带宽内的频率上成问题。在高频处，旁路电容器6将把噪声电流分流到地。

图5（现有技术）是解说了与图3的电路有关的低频噪声问题的简化示图。电流源符号38表示由于副本25所导致的噪声电流INOISE_REPLICA。此噪声电流有两个分量，一低频分量INOISE_REPLICA（LF）和一高频分量INOISE_REPLICA（HF）。涉及运算放大器10的此供电稳化控制环供应总电流IREPLICA+INOISE_REPLICA。ICTRL是如供应给振荡器7那样的量值为K*IREPLICA的期望控制电流，其中晶体管M2比晶体管M1大K倍。因为晶体管M2比晶体管M1大K倍，因此噪声电流INOISE_REPLICA被晶体管M2倍增，以使得由晶体管M2供应的电流为ICTRL+K*INOISE_REPLICA。尽管旁路电容器6能将高频噪声分流到地，但是它并不将低频噪声分流到地。旁路电容器6将晶体管M2所输出的电流的K*INOISE_REPLICA（HF）分量分流到地，使得剩余的K*INOISE_REPLICA（LF）流到振荡器7中。经放大副本噪声的这一低频分量导致振荡器7所输出的信号中的抖动和相位噪声。

概述

一种经供电稳化的VCO在供电噪声敏感性传递函数上显现出减少的峰化。该经供电稳化的VCO包括振荡器，该振荡器的供电电流被稳化以控制该振荡器的振荡频率。VCO输入信号（此信号可被命名为VCTRL或VTUNE）控制供应给振荡器的供电电流，以使得在此输入信号与振荡器的振荡频率之间有一关系。本来可能影响振荡器工作的电源噪声从该振荡器的供电电流输入引线被旁路电容器分流掉并去往地导体。

在第一新颖方面中，辅助供电电流电路向振荡器供应辅助供电电流IASUP，藉此减少供电稳化控制环电路必须供应以控制振荡器的供电电流量ICL。由于供电稳化控制环电路所必须供应的供电电流量ICL减少了，因此在供电稳化控制环电路中的藉以供应该供电电流ICL的晶体管的大小就可被减小。通过减小此晶体管的大小，引起供电稳化环中（在频率F1处）的极点的寄生效应就被减少。减少此晶体管中的寄生效应提高了此极点的频率F1，并允许设计者能通过将由于旁路电容器所导致的在F2处的极点作为主导极点对待来补偿此供电稳化环。可在不会不利地影响环稳定性的情况下增大旁路电容器的电容。这起到了减少供电敏感性传递函数VS(s)/VDD_NOISY(s)上的峰化的作用。

在此第一新颖方面的第一实施例中，该辅助供电电流电路包括副本负载（振荡器所显现的负载的副本）以及用于为此副本负载供应供电电流的辅助供电稳化控制环电路。用于副本负载的此供电稳化控制环电路输出辅助供电电流IASUP。在此情形中，辅助供电电流IASUP基本上与由主供电稳化控制环电路所供应的供电电流ICL成正比。

在此第一新颖方面的第二实施例中，该辅助供电电流电路是数控电流源。供应给该数控电流源的多比特数控信号决定辅助供电电流IASUP的量值。此数控电流源被控制成使得在该VCO的频率工作范围上面，辅助供电电流IASUP与供电电流ICL之比基本恒定。

在第二新颖方面中，供电稳化控制环电路向主控振荡器供应控制电流。然后使用主控振荡器的输出来闭合PLL控制环。然而，经供电稳化的VCO的旁路电容器并不被耦合到此主控振荡器的供电电流输入引线，而是被耦合到从动振荡器。然后使用此从动振荡器的输出来对诸如CPU或RF合成器或另一电路之类的外部电路进行时钟同步。此从动振荡器被注入锁定到主控振荡器。因为旁路电容器在主PLL反馈控制环之外，因此能在不影响主PLL环的稳定性的情况下增大旁路电容器的电容。现在可通过在不影响整体PLL环稳定性的情况下增大旁路电容器的电容来使供电噪声敏感性最小化。如果跨主控振荡器地来设置旁路电容器，则该旁路电容器将在PLL环传递函数中引入频率=1/2π(RVCO*CBYCAP)处的极点，其中RVCO是主控振荡器的有效电阻，并且CBYCAP是旁路电容器的值。由于旁路电容器在主PLL反馈控制环之外，因此旁路电容器的电容CBYCAP仅受集成电路面积约束所限制。

前述内容是概要并因此按需包含对细节的简化、泛化和省略；因此，本领域技术人员将领会，本概要仅是解说性的而非意在以任何方式构成限定。正如仅由权利要求书定义的在本文中所描述的设备和/或过程的其他方面、发明性特征、以及优点将从本文中阐述的非限定性详细描述中变得明了。

附图简述

图1（现有技术）是采用第一类型的常规的经供电稳化的压控振荡器（VCO）的PLL的示图。

图2（现有技术）是示出图1的经供电稳化的VCO的工作的示图。

图3（现有技术）是采用第二类型的常规的经供电稳化的压控振荡器（VCO）的PLL的示图。

图4（现有技术）是示出图3的经供电稳化的VCO的工作的示图。

图5（现有技术）是解说了与图3的电路有关的低频噪声问题的简化示图。

图6是根据第一新颖方面的采用经供电稳化的VCO的PLL的示图。

图7是示出图6的经供电稳化的VCO的工作的示图。

图8是示出为何图6的电路不受与图3的电路相关联的低频噪声问题所影响的原因的示图。

图9是根据第一新颖方面的图6的PLL的第一实施例的示图。

图10是根据第一新颖方面的图6的PLL的第二实施例的示图。

图11是示出在图9的第一实施例中以及在图10的第二实施例中，辅助供电电流IASUP如何相对于总供电电流ICTRL变动的示图。

图12是根据图6的第一新颖方面的方法200的流程图。

图13是根据第二新颖方面的PLL的示图，其中该PLL的VCO涉及注入锁定到主控振荡器的从动振荡器。

图14是示出图13的经供电稳化的VCO的工作的示图。

图15是根据图13的第二新颖方面的方法300的流程图。

详细描述

图6是根据第一新颖方面的涉及经供电稳化的VCO59的锁相环（PLL）50的示图。PLL50包括相位-频率检测器（PFD）51、电荷泵（CP）52、环路滤波器53、供电稳化控制环电路54、旁路电容器55、辅助供电电流电路56、振荡器57、以及反馈分频器58。供电稳化控制环电路54、振荡器57以及旁路电容器55一同形成经供电稳化的VCO59。

PFD51将参考信号FREF62的相位与反馈信号FDIV63的相位作比较，并取决于FDIV的相位是领先于还是滞后于FREF的相位来输出UP（上升）脉冲或DN（下降）脉冲。电荷泵52将这些脉冲转换成控制电流信号ICP64。控制信号ICP64由环路滤波器53滤波，并被转换成控制电压信号VCTRL65。VCTRL信号有时称为微调信号并且记为VTUNE。供电稳化控制环电路54、振荡器57、辅助供电电流电路56、和旁路电容器55一同构成VCO，因为振荡器的输出信号VCO_OUT66的振荡频率是输入控制电压信号VCTRL65的函数。随着该PLL的工作，控制电压信号VCTRL65的电压被调整以调整信号VCO-OUT66的相位，以使得如由PFD51所接收到的信号FDIV63的相位匹配于并锁定到如由PFD51所接收到的参考信号FREF62的相位。

所解说示例中的振荡器57是由一环反相器构成的环形振荡器。振荡器57经由供电电流输入引线68接收控制电流ICTRL67。振荡器57的示图是简化示图。控制电流ICTRL67可被供应给该振荡器的仅一部分，而不是如所解说的该环中的所有反相器。振荡器输出信号VCO_OUT66具有与供应给该振荡器的供电电流ICTRL67的量值完全成正比的频率。如果信号VCTRL65增大，则供应给振荡器57的控制电流ICTRL67也增大，并且电流ICTRL67上的这一增大导致振荡器输出信号VCO_OUT66的振荡频率提高。类似地，如果信号VCTRL65减小，则供应给振荡器57的控制电流ICTRL67也减小，并且这导致振荡器输出信号VCO_OUT66的振荡频率降低。

供电稳化控制环电路54包括如所解说地互连的运算放大器60以及P沟道场效应晶体管M161。供电稳化控制环电路54的运算放大器60具有非反相输入引线69、反相输入引线70、以及输出引线71。输出引线71耦合到晶体管61的栅极72。晶体管61的源极73耦合到供电电压导体74。在供电电压导体74上呈现DC供电电压VDD_NOISY。晶体管61的漏极75耦合到运算放大器60的非反相输入引线69并且还耦合到振荡器57的供电电流输入引线68。从环路滤波器53经由控制信号输入导体76将控制电压信号VCTRL65接收到运算放大器60的反相输入引线70上。供电稳化控制环电路54从晶体管61的漏极75输出第一供电电流ICL77。

旁路电容器55具有耦合到振荡器57的供电电流输入引线68并耦合到晶体管61的漏极75的第一引线78。旁路电容器55具有耦合到地导体80的第二引线79。旁路电容器55被耦合成使其能够将高频噪声电流81传导到地导体80。

辅助供电电流电路56是输出在本文中称作辅助供电电流IASUP82的第二供电电流的电路。供电电流IASUP82与第一供电电流ICL77组合以形成供电控制电流ICTRL67，该供电控制电流ICTRL67进一步经由供电电流输入引线68供应给振荡器57。ICL和IASUP的组合电流的噪声分量可被旁路电容器55传导至地导体80，由此该噪声分量不影响振荡器57。如以下进一步详细解释地，电流IASUP82在VCO59的工作频率范围上基本上与电流ICL77成比例。例如，假使因VCO59的工作频率上的提高而使得电流ICL77将要增大，则电流IASUP82也将增大，从而使得尽管VCO59的工作频率提高了，电流ICL77与电流IASUP82之比仍将保持基本恒定。类似地，假使因VCO59的工作频率上的降低而使得电流ICL77将要减小，则电流IASUP82也将减小，从而使得尽管VCO59的工作频率减小了，电流ICL77与电流IASUP82之比仍将保持基本恒定。

由于不是供应给振荡器57的所有供电电流ICTRL67都需要以来自供电稳化控制环电路54的电流ICL77的形式来供应，因此可以使得晶体管61的大小比假使不提供辅助供电电流IASUP82的情况下要小。减小晶体管61的大小起到减少晶体管61的寄生效应（包括栅-源电容83和栅-漏电容84）的作用。在一个实施例中，VCO控制电流ICTRL67的大部分由辅助供电电流电路56来供应。由于晶体管61的寄生效应的这一减少，由于与晶体管M161相关联的寄生电容以及运算放大器60的输出电阻所导致的极点的频率F1与在图1（现有技术）的常规电路中的频率F1相比有所提高。由于旁路电容器55所导致的在F2处的极点现在将是该供电稳化环中的主导极点。这允许设计者增大旁路电容器55的大小，藉此减少供电噪声传递函数中的峰化而同时使供电稳化环稳定。

在一个示例中，旁路电容器55是20pF电容器并且具有足以将足够的噪声分流到地以满足VCO和PLL性能要求的大小。在VCO的整个0.5GHz到1.0GHz频率工作范围上，第二供电电流IASUP82是第一供电电流ICL77的四倍±20％那么大。

图7是示出图6的电路的供电噪声敏感性的示图。电压VS是在振荡器57的供电电流输入引线68处的共用节点89上的电压。电压VDD_NOISY是供电电压导体74上的供电电压。虚线19指示图1的常规电路中供电噪声敏感性如何作为频率的函数而改变，而实线85指示在图6的电路中供电噪声敏感性如何作为频率的噪声而改变。纵向虚线32、33和34分别指示图1的电路的F1、F2和Freg，而纵向虚线86、87和88分别指示图6的电路的F1、F2和Freg。F2是由于旁路电容器55所导致的极点的频率。在频率F2以上，旁路电容器在将供电电压噪声分流到地方面工作相对良好。频率F2与图1（现有技术）的常规电路相比有所降低，这是因为旁路电容器55的大小与该常规电路中的旁路电容器的大小相比有所增大。这可以在不会不利地影响供电稳化环稳定性的情况下被完成，因为由于供电稳化控制环电路54所导致的在频率F1处的极点在频率上被上移并且现在是非主导极点。F1的频率与在图1（现有技术）的常规电路中以及在图3（现有技术）的常规电路中的频率F1相比有所提高，这是因为在图6的电路中由于必须由运算放大器60驱动的这些晶体管对运算放大器60所加的负载与对图1和图3的现有技术电路中的相应运算放大器上所加的负载相比有所减小。图3的现有技术电路涉及两个晶体管M1和M2及其相关联的对图3的供电稳化环的运算放大器的输出施加负载的组合寄生电容，而在图6的电路中，运算放大器60只需驱动一个晶体管M161。而且，此晶体管61的大小与图1的电路中的晶体管M111的大小以及图3中的晶体管M2的大小相比可被减小。因此，频率F187在图7中被示为在频率上高于图4的示图中的频率F135。因为频率F2低于频率F1，并且因为在F2和F1处的这两个极点之间在频率上的分隔是显著的，事宜如由箭头90所指示的，没有或几乎没有供电噪声敏感性“峰化”。由于与图3的常规电路相关联的副本匹配问题不存在，因此图6的电路具有与图3的电路相比更好的低频供电噪声抑制。在图6的电路中，主供电稳化环调整第一支持电流ICL77以补偿辅助电流IASUP82中由辅助电路56中的噪声贡献源引起的任何低频变动。辅助电流IASUP中的任何高频变动被旁路电容器55分流到地。

图8是示出为何图6的PLL电路50不受与图3的现有技术PLL24相关联的低频噪声问题所影响的原因的简化示图。由可包含振荡器57的副本的辅助供电电流电路56引入的噪声记为IAUX_NOISE。此噪声电流具有低频分量IAUX_NOISE（LF）和高频分量IAUX_NOISE（HF）。期望的辅助输出电流IAUX和此噪声电流IAUX_NOISE由辅助供电电流电路56输出到VS节点89上。旁路电容器55将高频分量IAUX_NOISE（HF）分流到地导体80。供电稳化控制环54在低频处对节点89上的电压有良好的稳化作用，并且因此来自辅助供电电流电路56的低频噪声分量IAUX_NOISE（LF）通过供电稳化控制环54得到补偿。振荡器57与可为辅助电路56一部分的任何副本之间的任何失配可被建模为电流IAUX_NOISE中的DC或低频扰动。此DC或低频扰动将由供电稳化控制环54来作出补偿。因此，基本上摆脱了辅助供电电流噪声的电流ICTRL67经由供电电流输入引线68被供应给振荡器57。供电电流输入引线68实际上是节点89的一部分。电流ICL77和IASUP82流入到此节点中，并且电流ICTRL67和IAUX_NOISE（HF）81自此节点流出。

图9是图6的泛化PLL电路50的第一实施例101的电路图。在第一实施例101的情形中，辅助供电电流电路56包括副本负载102、运算放大器103、第一P沟道晶体管104、以及第二P沟道晶体管105。副本负载102具有基本复制振荡器57的电流-电压特性（I-V特性）的I-V特性。第一晶体管104是第二晶体管105的四分之一大小。运算放大器103的反相输入引线106被耦合成接收控制信号VCTRL。运算放大器103的非反相输入引线107耦合到第一晶体管104的漏极109。运算放大器103的输出引线108耦合到第一晶体管104的栅极110并耦合到第二晶体管105的栅极111。晶体管104的源极112和晶体管105的源极113耦合到供电电压导体74。此供电电压导体74是与向主供电稳化控制环54供应供电电流的供电电压导体相同的供电电压导体74。第二晶体管105的漏极114输出辅助供电电流IASUP82。副本负载102经由供电输入引线115接收电流。

在一个示例中，副本负载102涉及二极管式连接的P沟道晶体管，其与二极管式连接的N沟道晶体管并联连接，如图所示。这两个晶体管的大小被设计成使得跨这些并联连接的晶体管的I-V特性近似于振荡器57的I-V特性。在另一示例中，副本负载102实际上是正被复制的振荡器57的经缩放版本。替换地，可以采用其他造成合适的副本负载的途径来实现副本负载102。

图10是图6的泛化PLL电路50的第二实施例120的电路图。在第二实施例120的情形中，辅助供电电流电路56包括数控电流源。所解说示例中的此数控电流源包括三个二进制加权的电流源121–123以及三个对应的开关124–126。由该数控电流源输出的电流量是辅助供电电流IASUP82。电流ISSUP82的量值是由经由导体128接收到辅助供电电流电路上的多比特数字信号127的三比特数字值决定的。在一个示例中，VCO59是在RF接收机的本机振荡器内的PLL内，并且该多比特数字信号127是由调谐该接收机以恰适地进行下变频的数字基带处理器电路来供应的。VCO59可以例如布置在RF收发机集成电路上。该数字基带处理器电路是数字基带处理器集成电路的一部分。该数字基带处理器电路跨串行总线从该数字基带处理器集成电路向RF收发机集成电路发送调谐信息，并且此调谐信息包括设置IASUP82的量值的该多比特数字信号127。该数控电流源被控制以使得在VCO59的工作频率范围上，电流ICL77与电流IASUP82之比保持基本恒定。因为辅助供电电流电路56供应振荡器57所需的电流ICTRL67中的一些电流，所以与图1的常规VCO相比，晶体管61的大小可被减小且旁路电容器55的电容可被增大。晶体管M161、以及辅助供电电流电路56的数控电流源的大小被设计成使得数控电流源的源电阻RDAC（通过该数控电流源从VDD导体74到该数控电流源的输出引线的电阻）比晶体管M1的源电阻ROUTM1（通过晶体管M1从VDD导体74到晶体管M1的漏极的电阻）大得多。

图11是示出辅助供电电流IASUP82如何相对于向振荡器57供应的总供电电流ICTRL67而变动的示图。VCO59的工作频率范围从0.5GHz的下界频率150延伸到1GHz的上界频率151。线152表示供应给振荡器57的供电电流ICTRL67。平滑线153表示在图9的第一实施例的情形中的辅助供电电流IASUP82。阶梯线153表示在图10的第二实施例的情形中的辅助供电电流IASUP82。

图12是根据图6的第一新颖方面的方法200的流程图。将噪声电流通过电容器从振荡器的供电电流输入引线传导（步骤201）到地导体。在一个示例中，该噪声电流是高频噪声电流81并且该电容器是旁路电容器55。此旁路电容器55将来自振荡器57的供电电流输入引线68（节点89）的高频噪声电流81传导到地导体80。供电稳化控制环电路向振荡器的供电电流输入引线供应供电电流ICL（步骤202）。在一个示例中，该供电稳化控制环电路是电路54，并且此电路54将电流ICL77供应到节点89以及振荡器57的供电电流输入引线68上。还向振荡器的供电电流输入引线供应（步骤203）辅助供电电流IASUP。在一个示例中，辅助供电电流电路56将IASUP电流82供应到振荡器57的供电电流输入引线68处的节点89上。在有低频噪声供电电压导体74的情况下，此噪声被供电稳化控制环电路54所抑制。在高频噪声通过供电稳化控制环电路54的情况下，此高频噪声的绝大部分或全部以噪声电流81的形式被电容器55从供电电流输入引线68（节点89）传导到地导体80。晶体管61的漏极、旁路电容器55的一块极板、以及供电电流输入引线68实际上一同形成一个共用求和节点89。电流77和82流入到此节点中，并且电流67和81自此节点流出。

图13是根据第二新颖方面的涉及经供电稳化的VCO的PLL160的示图。PFD51、CP52、环路滤波器53、以及反馈分频器58与以上描述的第一和第二实施例中的是相同的并与之具有相同的功能。该PLL的经供电稳化的VCO59包括供电稳化控制环电路161、旁路电容器55、主控振荡器162、注入器163、以及从动振荡器164。主控振荡器162的输出引线165上的输出信号VCO_OUT66是经由注入器163来向从动振荡器164的输入引线166供应的，以使得从动振荡器164被注入锁定到主控振荡器162。供电稳化控制环电路161向主控振荡器162的供电电流输入引线168供应第一供电电流ICTRLM167。供电稳化控制环电路161还输出第二供电电流ICL169。旁路电容器55将供电电流ICL169的高频噪声分量170传导到地导体80。剩余量的供电电流ICTRLS171被供应给从动振荡器164的供电电流输入引线172。

供电稳化控制环电路161包括运算放大器173、第一P沟道晶体管174、以及第二P沟道晶体管175。运算放大器173的反相输入引线176经由控制信号输入导体76从环路滤波器53接收控制信号VCTRL65。运算放大器173的非反相输入引线177耦合到第一P沟道晶体管174的漏极178。运算放大器173的输出引线179耦合到第一晶体管174的栅极180并耦合到第二晶体管175的栅极181。第一晶体管174的源极182耦合到供电电压导体74，并且第二晶体管175的源极183也耦合到供电电压导体74。控制电流ICTRLM167是从第一晶体管174的漏极178供应的。控制电流ICL169是从第二晶体管175的漏极184供应的。

在工作中，供电稳化控制环电路161中涉及运算放大器173和第一晶体管174的第一部分向主控振荡器162的供电电流输入引线168供应经稳化的电流ICTRLM167。来自主控振荡器162的输出信号VCO_OUT66被用来通过经由导体185向反馈分频器58供应VCO_OUT信号来闭合PLL控制环。反馈分频器58将信号VCO_OUT下分频，并将结果所得的信号FDIV63供应给FPD51。供电稳化控制环电路161调整ICTRLM电流167，以使得反馈信号FDIV的相位与PDF51的输入处的参考信号FREF62同相并锁定到该参考信号FREF62。另一方面，由从动振荡器164输出的信号VCO_OUT_S186是经由导体187向CPU或向RF合成器或向另一电路供应的时钟信号。信号VCO_OUT_S186不用于反馈目的。由于从动振荡器164被注入锁定到主控振荡器162，因此其输出频率是主控振荡器162的振荡频率的整数倍或约因数。因为旁路电容器55在主PLL环之外，因此能在不影响主PLL环的稳定性的情况下增大旁路电容器55的电容。通过在不影响整体PLL环稳定性的情况下增大旁路电容器55的电容，能使电源噪声敏感性最小化，而这在图1的现有技术架构中是不可能的。旁路电容器55的电容只受集成电路面积约束所限制。

图14是示出在向从动振荡器164的供电电流输入引线172供应供电电流ICTRLS171时，供电稳化控制环电路161的电源噪声敏感性如何抑制呈现在供电导体74上的噪声的示图。虚线19指示在图1的常规电路中供电噪声敏感性如何作为频率的函数而改变，而实线191指示在图13的电路中供电噪声抑制如何作为频率的噪声而改变。纵向虚线32、33和34分别指示图1的常规电路的F1、F2和Freg，而纵向虚线188、189和190分别指示图5的电路的F1、F2和Freg。如与图1的电路相比，因为与晶体管174相关联的附加寄生电容之故，频率F1减小了。然而，旁路电容器55的大小与图1和图3的现有技术架构相比可被显著增大。这可在不会不利地影响主PLL环的稳定性的情况下进行，因为旁路电容器55是跨从动振荡器164连接的并且主控振荡器的输出被用来使主PLL环路闭合。因此，使得F2显著小于F1。F2显著小于F1导致完全消除了供电噪声敏感性函数上的峰化，并且导致在很宽频率范围上有良好的供电噪声抑制，如图14中所示。

图15是根据图13的第二新颖方面的操作VCO的方法300的流程图。从控制信号输入导体将控制信号接收（步骤301）到供电稳化控制环电路上。在一个示例中，控制信号是图13中的信号VCTRL65，供电稳化控制环电路是图13中的电路161，并且控制信号输入导体是图13中的导体76。从供电稳化控制环电路供应（步骤302）第一供电电流，并将其供应到第一振荡器的供电电流输入引线上。在一个示例中，第一供电电流是图13中的电流ICTRLM167，并且第一振荡器是图13中的振荡器162。从供电稳化控制环供应（步骤303）第二供电电流，并将其供应到第二振荡器的供电电流输入引线上。此第二振荡器被注入锁定到第一振荡器。在一个示例中，第二供电电流是图13中的电流ICL169，并且第二振荡器是图13中的振荡器164。将噪声电流经由电容器从第二振荡器的供电电流输入引线传导（步骤304）到地导体。在一个示例中，此噪声电流是图13中的噪声电流170，并且该电容器是图13中的旁路电容器55。该控制信号输入导体、供电稳化控制环电路、第一振荡器、第二振荡器、和旁路电容器是该VCO的部件。在本讨论中，从晶体管175的漏极到并包括从动振荡器164的供电电流输入引线172、到并包括旁路电容器55的一块极板的完整导体或导体集合是单个电节点。电流ICL169流入到此共用求和节点中，并且电流ICTRLS171和噪声电流170自此共用求和节点流出。

尽管以上出于指导目的描述了某些具体实施例，但本专利文献的教导具有普遍适用性并且不被限定于以上描述的具体实施例。尽管以上描述的供电稳化控制环的各示例涉及P沟道晶体管，其中供电电流源自这些P沟道晶体管的漏极，但是可以使用其他电流控制电路元件，诸如N沟道晶体管之类。在其中供电电流是供应自N沟道晶体管的此类示例中，对去往驱动运算放大器的反相和非反相输入引线的连接与以上描述的实施例中的连接相比是颠倒的，其中运算放大器驱动作为电流源的N沟道晶体管。相应地，可实践对所描述的具体实施例的各种特征的各种修改、适应、以及组合而不会脱离所阐述的权利要求书的范围。

Claims

1.一种压控振荡器（VCO），包括：

控制信号输入导体；

具有供电电流输入引线的振荡器；

具有第一引线的旁路电容器，所述第一引线耦合到所述振荡器的所述供电电流输入引线；

供电稳化控制环电路，其从所述控制信号输入导体接收控制信号，并向所述振荡器的所述供电电流输入引线供应第一供电电流；以及

辅助供电电流电路，其向所述振荡器的所述供电电流输入引线供应第二供电电流。

2.如权利要求1所述的VCO，其中所述第一供电电流基本上与所述第二供电电流成正比。

3.如权利要求1所述的VCO，其中所述辅助供电电流电路是数控电流源。

4.如权利要求1所述的VCO，其中所述辅助供电电流电路是接收多比特数控信号的数控电流源，其中所述第一供电电流随着所述VCO工作而变动，并且其中所述多比特数控信号随着所述VCO工作而被改变，以使得所述第二供电电流与所述第一供电电流之比随着所述VCO工作而保持基本恒定。

5.如权利要求1所述的VCO，其中所述辅助供电电流电路包括：

副本负载，其具有近似于所述振荡器的电流-电压特性（I-V特性）的I-V特性；

具有第一输入引线和第二输入引线的运算放大器，所述第一输入引线被耦合成从所述控制信号输入导体接收所述控制信号，并且所述第二输入引线耦合到所述副本负载的供电电流输入引线；以及

晶体管，其中所述晶体管的栅极耦合到所述运算放大器的输出引线，并且其中所述晶体管的漏极耦合到所述副本负载的所述供电电流输入引线。

6.如权利要求5所述的VCO，其中所述辅助供电电流电路进一步包括：

具有栅极和漏极的第二晶体管，其中所述第二晶体管的栅极耦合到所述运算放大器的所述输出引线，并且其中所述第二晶体管的所述漏极耦合到所述振荡器的所述供电电流输入引线。

7.如权利要求1所述的VCO，其中所述供电稳化控制环电路包括：

具有第一输入引线和第二输入引线的运算放大器，所述第一输入引线被耦合成从所述控制信号输入导体接收所述控制信号，并且所述第二输入引线耦合到所述振荡器的所述供电电流输入引线；以及

晶体管，其中所述晶体管的栅极耦合到所述运算放大器的输出引线，并且其中所述晶体管的漏极耦合到所述振荡器的所述供电电流输入引线。

8.如权利要求7所述的VCO，其中由所述辅助供电电流电路供应的所述第二供电电流显著大于由所述供电稳化控制环电路供应的所述第一供电电流。

9.如权利要求1所述的VCO，其中所述供电稳化控制环电路通过第一晶体管向所述振荡器的所述供电电流输入引线供应所述第一供电电流，其中所述第一晶体管的漏极耦合到所述振荡器的所述供电电流输入引线，其中所述辅助供电电流电路通过第二晶体管向所述振荡器的所述供电电流输入引线供应所述第二供电电流，其中所述第二晶体管的漏极耦合到所述振荡器的所述供电电流输入引线，并且其中第一晶体管小于所述第二晶体管。

10.如权利要求1所述的VCO，其中所述控制信号是经由所述控制信号输入导体从环路滤波器接收的。

11.如权利要求1所述的VCO，其中所述供电稳化控制环电路包括：

运算放大器；以及

电流控制电路元件，其从所述运算放大器的输出引线接收控制信号，并向所述振荡器的所述供电电流输入引线供应所述第一供电电流。

12.一种操作压控振荡器（VCO）的方法，包括：

将噪声电流通过电容器从振荡器的供电电流输入引线传导到地导体；

从供电稳化控制环电路供应第一供电电流并将其供应到所述振荡器的所述供电电流输入引线上，其中所述供电稳化控制环电路包括运算放大器和晶体管，其中所述运算放大器的输出引线耦合到所述晶体管的栅极，并且其中所述晶体管的漏极耦合到所述振荡器的供电电流输入引线；以及

从辅助供电电流电路供应第二供电电流并将其供应到所述振荡器的所述供电电流输入引线上，其中所述电容器、所述供电稳化控制环电路、所述振荡器、和所述辅助供电电流电路是所述VCO的部件。

13.如权利要求12所述的操作VCO的方法，其中所述辅助供电电流电路包括：

晶体管，其中所述辅助供电电流电路的所述晶体管的栅极耦合到所述辅助供电电流电路的所述运算放大器的输出引线，并且其中所述辅助供电电流电路的所述晶体管的漏极耦合到所述副本负载的所述供电电流输入引线。

14.如权利要求12所述的操作VCO的方法，其中所述辅助供电电流电路是数控电流源。

15.如权利要求12所述的操作VCO的方法，其中所述第二供电电流基本上与所述第一供电电流成正比。

16.如权利要求12所述的操作VCO的方法，其中所述第二供电电流显著大于所述第一供电电流。

17.一种压控振荡器（VCO），包括：

振荡器；

供电稳化控制环电路，其从所述VCO的控制信号输入导体接收控制信号，并向所述振荡器的供电电流输入引线供应第一供电电流；

旁路电容器，其被耦合成将噪声电流从所述振荡器的所述供电电流输入引线传导到地导体；以及

用于向所述振荡器的所述供电电流输入引线供应第二供电电流以使得所述第二供电电流基本上与所述第一供电电流成正比的装置。

18.如权利要求17所述的VCO，其中所述装置包括基本上复制所述振荡器的电流-电压特性（I-V特性）的副本负载。

19.如权利要求17所述的VCO，其中所述装置包括数控电流源，并且其中所述数控电流源接收多比特数控信号。

20.如权利要求17所述的VCO，其中所述第二供电电流显著大于所述第一供电电流。

21.如权利要求17所述的VCO，其中所述控制信号是控制所述振荡器的振荡频率的电压控制信号。

22.一种压控振荡器（VCO），包括：

控制信号输入导体；

具有供电电流输入引线的第一振荡器；

具有供电电流输入引线的第二振荡器，其中所述第二振荡器被注入锁定到所述第一振荡器；以及

供电稳化控制环电路，其从所述控制信号输入导体接收控制信号，且向所述第一振荡器的所述供电电流输入引线供应第一供电电流，并向所述第二振荡器的所述供电电流输入引线供应第二供电电流。

23.如权利要求22所述的VCO，进一步包括：

旁路电容器，其被耦合成将噪声电流从所述第二振荡器的所述供电电流输入引线传导到地导体。

24.如权利要求22所述的VCO，其中所述第二供电电流基本上与所述第一供电电流成正比。

25.如权利要求22所述的VCO，其中所述供电稳化控制环电路包括：

第一晶体管，其向所述第一振荡器供应所述第一供电电流；

第二晶体管，其向所述第二振荡器供应所述第二供电电流；以及

运算放大器，其中所述运算放大器的输出引线耦合到所述第一晶体管的栅极并耦合到所述第二晶体管的栅极。

26.如权利要求22所述的VCO，其中所述供电稳化控制环电路包括：

具有栅极和漏极的晶体管，其中所述漏极耦合到所述第一振荡器的所述供电电流输入引线；以及

运算放大器，其中所述运算放大器的输出引线耦合到所述晶体管的所述栅极，其中所述运算放大器的第一输入引线耦合到所述控制信号输入导体，并且其中所述运算放大器的第二输入引线耦合到所述晶体管的所述漏极。

27.一种操作压控振荡器（VCO）的方法，包括：

从控制信号输入导体将控制信号接收到供电稳化控制环电路上；

从所述供电稳化控制环电路供应第一供电电流并将其供应到第一振荡器的供电电流输入引线上；

从所述供电稳化控制环供应第二供电电流并将其供应到第二振荡器的供电电流输入引线上，其中所述第二振荡器被注入锁定到所述第一振荡器；以及

将噪声电流通过旁路电容器从所述第二振荡器的所述供电电流输入引线传导到地导体，其中所述控制信号输入导体、所述供电稳化控制环电路、所述第一振荡器、所述第二振荡器、以及所述旁路电容器是所述VCO的部件。

28.如权利要求27所述的操作VCO的方法，其中所述第一供电电流基本上与所述第二供电电流成正比。

29.如权利要求27所述的操作VCO的方法，其中所述供电稳化控制环电路包括：

第一晶体管，其向所述第一振荡器供应所述第一供电电流；

30.如权利要求27所述的操作VCO的方法，其中所述VCO是锁相环（PLL）的部件，所述方法进一步包括：

从所述第一振荡器输出振荡信号；

将所述振荡信号供应给所述PLL的反馈分频器；以及

将所述振荡信号供应给所述第二振荡器。

31.一种压控振荡器（VCO），包括：

控制信号输入导体；

具有供电电流输入引线的第一振荡器；

用于从所述控制信号输入导体接收控制信号、且用于向所述第一振荡器的所述供电电流输入引线供应第一供电电流并用于向所述第二振荡器的所述供电电流输入引线供应第二供电电流以使得所述第二供电电流基本上与所述第一供电电流成正比的装置，其中所述控制信号输入导体、所述第一振荡器、所述第二振荡器、和所述装置是所述VCO的部件。

32.如权利要求31所述的VCO，其中所述第一振荡器输出振荡信号，所述振荡信号被供应给锁相环（PLL）的反馈分频器。

33.如权利要求31所述的VCO，其中所述VCO经由所述控制信号输入导体从锁相环（PLL）的环路滤波器接收所述控制信号。

34.如权利要求31所述的VCO，其中所述装置包括第一晶体管、第二晶体管、以及运算放大器，其中所述第一晶体管向所述第一振荡器供应所述第一供电电流，其中所述第二晶体管向所述第二振荡器供应所述第二供电电流，并且其中所述运算放大器的输出引线耦合到所述第一晶体管的栅极并耦合到所述第二晶体管的栅极。