KR20130137045A

KR20130137045A - 공급―조절 ｖｃｏ 아키텍처

Info

Publication number: KR20130137045A
Application number: KR1020137029598A
Authority: KR
Inventors: 아쉬윈 라그후나탄; 마르지오 페드랄리-노이; 사미르 와드화
Original assignee: 퀄컴 인코포레이티드
Priority date: 2011-04-07
Filing date: 2012-04-06
Publication date: 2013-12-13
Also published as: KR101596845B1; CN103460603B; US20120256693A1; JP6151298B2; JP5859637B2; CN106921388A; JP2014515224A; WO2012139078A1; EP2695299A1; JP2015181238A; CN106921388B; EP2695299B1; EP4156520A1; US8362848B2; CN103460603A

Abstract

공급-조절 VCO는 감소된 공급 민감도 피킹을 나타내거나 어떠한 공급 민감도 피킹도 나타내지 않는다. VCO는 공급 전류가 발진기의 발진 주파수를 제어하도록 조절되는 발진기를 포함한다. VCO 입력 신호는, 입력 신호 및 발진기 출력 주파수 사이의 관계가 존재하도록 공급 전류를 제어한다. 발진기 동작에 영향을 줄 수 있는 전력 공급 잡음은 우회 커패시터에 의해 발진기의 공급 전류 입력 리드로부터 접지로 분로된다. 일 예에서, 보조 회로는 보조 공급 전류를 발진기에 공급하고, 이로써 공급 조절 제어 루프 회로가 공급해야 하는 공급 전류의 양을 감소시킨다. 또 다른 예에서, 공급 조절 제어 루프 회로는 제어 전류를 메인 발진기에 공급하지만, 우회 커패시터는 이러한 발진기에 연결되지 않지만, 오히려 메인 발진기에 주입 동기되는 슬레이브 발진기에 연결된다.

Description

공급―조절 ＶＣＯ 아키텍처{SUPPLY-REGULATED VCO ARCHITECTURE}

본 발명은 공급-조절 전압-제어 발진기(VCO) 아키텍처를 사용하는 위상-동기 루프들(PLL들)에 관한 것이다.

공급-조절 위상-동기 루프(PLL)는 일반적으로, 발진 주파수가 제어 전압 신호와 같은 입력 제어 신호에 의해 결정 및 제어되는 전압-제어 발진기(VCO)를 수반한다. 도 1(종래 기술)은 하나의 그러한 PLL(1)의 도면이다. PLL(1)은 위상-주파수 검출기(PFD)(2), 전하 펌프(CP)(3), 루프 필터(4), 공급 조절 제어 루프 회로(5), 우회 커패시터(6), 발진기(7) 및 피드백 디바이더(8)를 수반한다. 공급 조절 제어 루프 회로(5), 발진기(7) 및 우회 커패시터(6)는 함께 VCO(9)를 형성한다. 공급 조절 제어 루프 회로(5)는 예시된 바와 같이 상호 접속된 연산 증폭기(10) 및 P-채널 전계 효과 트랜지스터 M1(11)을 수반한다. PFD(2)는 기준 신호 FREF(12)의 위상 및 피드백 신호 FDIV(13)의 위상을 비교하고, FDIV(13)의 위상이 FREF의 위상에 앞서거나 뒤떨어지는지에 의존하여 UP 펄스들 또는 DN 펄스들을 출력한다. 전하 펌프(3)는 펄스들을 제어 전류 신호 ICP(14)로 변환한다. 제어 신호 ICP(14)는 루프 필터(4)에 의해 필터링되고, 제어 전압 신호 VCTRL(15)로 변환된다. 공급 조절 제어 루프 회로(5), 발진기(7) 및 우회 커패시터(6)는 함께 VCO를 구성하는데, 왜냐하면 발진기의 출력 신호 VCO_OUT(16)의 발진 주파수가 입력 제어 전압 신호 VCTRL(15)의 함수이기 때문이다. VCTRL 신호는 때때로 미세 동조(fine tune) 신호로 지칭되고, VTUNE로 표기된다. 발진기(7)는, 출력 신호 VCO_OUT(16)가 발진기에 공급되는 공급 전류 ICTRL(17)에 공정하게 비례하는 주파수를 갖는다. 신호 VCTRL(15)이 증가하면, 발진기에 공급되는 제어 전류 ICTRL(17)이 증가하고, 이것은 발진기 출력 신호 VCO_OUT(16)의 발진 주파수가 증가하게 한다. 마찬가지로, 신호 VCTRL(15)이 감소하면, 발진기에 공급되는 제어 전류 ICTRL(17)이 감소하고, 이것은 발진기 출력 신호 VCO_OUT(16)의 발진 주파수가 감소하게 한다. 제어 루프는, PFD(2)에 의해 수신된 바와 같은 신호 FDIV(13)의 위상 및 주파수가 PFD(2)에 의해 수신된 바와 같은 신호 FREF(12)의 주파수 및 위상과 매칭하도록 VCO_OUT의 주파수 및 위상을 유지하도록 동작한다. PLL이 이러한 상태에 있을 때, PLL은 동기 상태에 있다고 일컬어진다.

신호 ICTRL(17)이 제어 전압 신호 VCTRL(15)의 함수 및 단지 제어 전압 신호 VCTRL(15)의 함수인 것이 바람직하다. 불행하게도, 공급 전압 도전체(18)에서 공급 전압 상의 잡음 VDD_NOISY가 존재한다. 이러한 잡음은 발진기 동작에 영향을 주도록 허용되지 않아야 한다. 공급 조절 제어 루프 회로(5)는 신호 ICTRL(17)을 제어 신호 VCTRL(15)의 함수로 유지하도록 동작하지만, 공급 조절 제어 루프 회로는 제한된 대역폭을 갖는다. 제어 루프의 대역폭에서 벗어난 주파수를 갖는 고주파수 잡음 VDD_NOISY는 트랜지스터 M1(11)의 드레인 전류에서 고주파수 변동들을 발생시킬 수 있다. 따라서, 발진기(7)가 그러한 잡음에 의해 과도하게 영향을 받지 않도록 그러한 고주파수 잡음을 접지로 분로(shunt)시키기 위해 우회 커패시터(6)가 제공된다.

도 2(종래 기술)는 도 1의 회로가 갖는 문제점을 예시한다. 라인(19)은 공급 잡음 민감도가 주파수의 함수로서 변동하는 방법을 표시한다. 전압 VS는 발진기(7)의 공급 전류 입력 리드에서 공통 노드 상의 조절된 공급 전압이고, VDD_NOISY는 공급 전압 도전체(18) 상의 잡음이 있는 공급 전압이다. 제어 전압 신호 VCTRL(15)으로부터 조절된 공급 전압 VS로의 공급 조절 루프는 주파수들 F1 및 F2에서 2 개의 지배 극점들(dominant poles)을 갖는다. 주파수 F1에서 지배 극점은 트랜지스터 M1(11)과 연관된 기생 커패시턴스 및 연산 증폭기(10)의 출력 저항으로 기인한다. 이러한 지배 극점은, 연산 증폭기기 공급 조절 제어 루프 회로가 더 이상 공급 전압 잡음을 잘 제거하지 않는 상위 주파수 경계를 결정한다. 연산 증폭기 공급 조절 제어 루프는 주파수 F1 미만의 주파수들에 대해 비교적 잘 전력 공급 잡음을 제거하지만, 주파수 F1을 초과하는 주파수들에 대해 전력 공급 잡음을 잘 제거하지 않는다. F1은 1/2π(ROUT*CP)와 대략 동일하고, 여기서 ROUT는 연산 증폭기(10)의 출력 저항이고, 여기서 CP는 트랜지스터 M1과 연관된 유효 기생 커패시턴스이다.

발진기(7)의 유효 저항 및 우회 커패시터(6)로 인해 주파수 F2에서 비-지배 극점이 존재한다. 주파수 F2 위에서, 우회 커패시터(6)는 공급 전압 잡음을 접지로 분로시키는데 있어서 비교적 잘 작동하지만, 주파수 F2 미만에서 우회 커패시터(6)는 잡음을 매우 잘 분로시키지 않는다. Freg는 연산 증폭기의 단위 이득 대역폭이다. F2는 대략 1/2π(RVCO*CBYCAP)이고, 여기서 RVCO는 링 발진기의 유효 저항이고, 여기서 CBYCAP는 우회 커패시터(6)의 커패시턴스이다. 저주파수들에서 양호한 전력 공급 제거를 달성하기 위해, 연산 증폭기(10)의 이득은 일반적으로 최소화되고, 이것은 ROUT >> RVCO를 발생시킨다. 이것은 F1 > F2 이 되도록 하고, 도 2에 도시된 바와 같이 공급 잡음 민감도 전달 함수(VS(s)/VDD_NOISY(s))에서 피킹(21)을 발생시킨다.

도 2에 도시된 바와 같이, F1 및 F2 사이에 갭(20)이 존재하고, 여기서 전체 공급 조절 회로는 공급 전압 잡음을 잘 제거하지 않는다. 전압 공급 잡음의 이러한 열악한 제거는 공급 잡음 민감도 "피킹"으로서 지칭되고, 화살표(21)로 표현된다. 지배 극점의 주파수 F1은 소스-대-게이트 기생 커패시턴스(22) 및 게이트-대-드레인 기생 커패시턴스(23)와 같은 트랜지스터 M1(11)의 기생 커패시턴스 및 연산 증폭기(10)의 출력 저항에 의해 결정된다. 이러한 기생 커패시턴스들을 더 작게 만드는 것은 지배 극점의 주파수 F1가 감소되도록 허용할 것이고, 이러한 기생 커패시턴스들은 트랜지스터(11)를 더 작게 만듦으로써 더 작게 될 수 있다. 불행하게도, 트랜지스터(11)는 요구된 전류 신호 ICTRL(17)을 발진기(7)에 공급하게 충분히 클 수 있다. 연산 증폭기(10)의 출력 저항은 물론 지배 극점의 주파수 F1를 증가시키도록 감소될 수 있지만, 이것은 저주파수들에서 공급 잡음 민감도를 증가시킬 것이다. 그러한 이유들로, 지배 극점의 주파수 F1은 일반적으로 F1 내지 F2 갭(20)을 가깝게 하기 위해 원하는 만큼 많이 증가되지 않을 수 있다. 둘째, 우회 커패시터(6)로 인한 주파수 F2는 일반적으로 F1 내지 F2 갭(20)을 제거하기에 충분히 감소되지 않을 수 있다. F2가 얼마나 낮을 수 있는지에 대한 하나의 제한은 더 큰 우회 커패시턴스를 실현하기 위해 요구되는 집적 회로 면적의 양이다. 또 다른 제한은 공급 조절 루프의 안정성이다. 비-지배 극점이 주파수에서 공급 조절 루프의 지배 극점의 주파수에 너무 가깝게 되면, 공급 조절 루프의 안정성이 저하된다.

도 3(종래 기술)은 도 1의 회로의 문제점들 중 일부를 극복하는 PLL 회로(24)의 도면이다. 발진기(7)의 레플리카(25)는 발진기(7)의 I-V 특성과 유사한 저주파수 전류-전압 특성(I-V 특성)을 갖는다. 이러한 경우에 레플리카(25)는 다이오드-접속 N-채널 트랜지스터(27)와 병렬로 접속된 다이오드-접속 P-채널 트랜지스터(26)를 수반한다. 이러한 트랜지스터들은, 레플리카(25)의 I-V 특성이 발진기(7)의 I-V 특성과 유사하도록 크기 설정된다. 도 3의 회로(24)에서, 공급 조절 제어 루프 회로(5)의 트랜지스터 M1(11)의 게이트는 제 2 트랜지스터 M2(28)의 게이트에 결속된다. 따라서, 공급 조절 제어 루프 회로(5)는 트랜지스터 M1(11)을 사용하여 조절할 수 있고, 동시에 또한 트랜지스터 M2(28)를 통해 메인 발진기(7)에 전류 ICTRL(29)을 공급할 수 있다. 우회 커패시터(6)는 더 이상 연산 증폭기 공급 조절 제어 루프(5)에 존재하지 않는다. 따라서, 우회 커패시터(6)의 크기는 공급 조절 루프의 안정성에 영향을 주지 않고 공급 잡음 민감도 피킹을 완화하도록 증가될 수 있다.

도 4(종래 기술)는 도 3의 회로가 갖는 문제점을 예시한 도면이다. 점선(19)은 공급 잡음 민감도가 도 1의 회로에서 주파수의 함수로서 변하는 방법을 표시하고, 반면에 실선(31)은 공급 잡음 민감도가 도 3의 회로에서 주파수의 함수로서 변하는 방법을 표시한다. 수직 점선들(32, 33 및 34)은 각각 도 1의 회로의 F1, F2 및 Freg를 표시하고, 반면에 수직 점선들(35, 36 및 37)은 각각 도 3의 레플리카 회로의 F1, F2 및 Freg를 표시한다. 도 1의 회로와 비교되는 바와 같이, 주파수 F1은 트랜지스터 M2와 연관된 부가적인 기생 커패시턴스들로 인해 감소된다. 도 1의 회로와 비교된 바와 같이, 레플리카 회로에서 주파수 F2는, 커패시터(6)가 공급 조절 루프 외부에 있고 따라서 더 크게 될 수 있기 때문에, 감소될 수 있다. F2가 F1에 매우 가깝거나 F1 미만이 될 수 있기 때문에, 공급 잡음 민감도 피킹이 거의 없거나 아예 없을 수 있다. 그러나, 레플리카(25)의 I-V 특성은 발진기(7)의 I-V 특성들과 정확하게 매칭하지 않을 수 있다. 이러한 부정확한 매칭은 예시된 바와 같이 저주파수들에서 공급 잡음 민감도를 증가시키는 역할을 한다. 화살표들(39)은, 레플리카 및 발진기의 부정확한 매칭으로 인해 큰 저주파수에서의 증가된 공급 잡음 민감도를 나타낸다.

도 3의 회로와 연관된 또 다른 문제점은, 레플리카 트랜지스터들 자체들(26 및 27)로부터의 저주파수 잡음(가령, 1/f 잡음)이 ICTRL에서 저주파수 변동들을 발생시킬 것이라는 것이다. 이것은, 특정 애플리케이션들에서 중요한 규격인 링 발진기(7)의 인접한(close-in) 위상 잡음을 증가시킬 수 있다. 레플리카 트랜지스터들(26 및 27)로부터의 잡음 분포는 VS에서 변동을 발생시킬 것이다. 공급 조절 제어 루프(5)는 교정 전압을 트랜지스터들(M1 및 M2)의 게이트들에 인가함으로써 이러한 변동을 보상하려고 노력할 것이다. 그러나, 트랜지스터(M2)의 게이트에 인가된 교정 전압은 실제로 ICTRL에서 원하지 않는 저주파수 변동들을 발생시킬 것이다. 이것은, 이러한 경우에 잡음 소스들이 레플리카 및 발진기 모두에 대해 공통인 공급 잡음과 달리 레플리카 디바이스들 자체이기 때문이다. 이것은 공급 조절 제어 루프(5)의 대역폭 내의 주파수들에서만 문제가 된다. 고주파수들에서, 우회 커패시터(6)는 잡음 전류들을 접지로 분로시킬 것이다.

도 5(종래 기술)는 도 3의 회로가 갖는 저주파수 잡음 문제점을 예시한 간략도이다. 전류 소스 심볼(38)은 레플리카(25)로 인한 잡음 전류 INOISE_REPLICA를 나타낸다. 이러한 잡음 전류는 2 개의 컴포넌트들, 즉, 저주파수 컴포넌트 INOISE_REPLICA(LF) 및 고주파수 컴포넌트 INOISE_REPLICA(HF)를 갖는다. 연산 증폭기(10)를 수반하는 공급 조절 제어 루프는 총 전류 IREPLICA + INOISE_REPLICA를 공급한다. ICTRL은 발진기(7)에 공급되는 바와 같은 원하는 크기의 제어 전류 K*IREPLICA이다. 트랜지스터 M2가 트랜지스터 M1보다 K 배 더 크기 때문에, 잡음 전류 INOISE_REPLICA는 트랜지스터 M2에 의해 곱셈되어, 트랜지스터 M2에 의해 공급되는 전류는 ICTRL + K*INOISE_REPLICA이다. 우회 커패시터(6)가 고주파수 잡음을 접지로 분로시킬 수 있지만, 우회 커패시터(6)는 저주파수 잡음을 접지로 분로시키지 않는다. 우회 커패시터(6)는 트랜지스터 M2에 의해 출력되는 전류의 K*INOISE_REPLICA(HF) 컴포넌트를 접지로 분리시켜서, 나머지 K*INOISE_REPLICA(LF)가 발진기(7)로 흐르게 한다. 확대된 레플리카 잡음의 이러한 저주파수 컴포넌트는 발진기(7)에 의해 출력되는 신호에서 지터 및 위상 잡음을 발생시킨다.

공급-조절 VCO는 공급 잡음 민감도 전달 함수에서 감소된 피킹을 나타낸다. 공급-조절 VCO는 공급 전류가 발진기의 발진 주파수를 제어하도록 조절되는 발진기를 포함한다. VCO 입력 신호(이러한 신호는 VCTRL 또는 VTUNE로 표기될 수 있음)는, 발진기의 발진 주파수 및 입력 신호 사이의 관계가 존재하도록 발진기에 공급되는 공급 전류를 제어한다. 발진기 동작에 영향을 줄 수 있는 공급 전압 잡음은 우회 커패시터에 의해 발진기의 공급 전류 입력 리드로부터 떨어져 접지 도전체로 분로된다.

제 1 신규한 양상에서, 보조 공급 전류 회로는 보조 공급 전류 IASUP를 발진기에 공급하고, 이로써 공급 조절 제어 루프 회로가 발진기를 제어하기 위해 공급해야 하는 공급 전류 ICL의 양을 감소시킨다. 공급 조절 제얼 루프 회로가 공급해야 하는 공급 전류 ICL의 양이 감소되기 때문에, 공급 전류 ICL가 공급되는 공급 조절 제어 루프 회로 내의 트랜지스터는 크기 면에서 감소될 수 있다. 이러한 트랜지스터의 크기를 감소시킴으로써, 공급 조절 루프에서 (주파수 F1에서) 극점을 발생시키는 기생(parasitics)이 감소된다. 이러한 트랜지스터 내의 기생을 감소시키는 것은 이러한 극점의 주파수 F1를 증가시키고, 설계자가 F2에서 우회 커패시터로 인해 극점을 지배 극점으로 취급함으로써 공급 조절 루프를 보상하도록 허용한다. 우회 커패시터의 커패시턴스는 루프 안정성에 불리하게 영향을 주지 않고 증가될 수 있다. 이것은 공급 민감도 전달 함수 VS(s)/VDD_NOISY(s)에서 피킹을 감소시키는 역할을 한다.

제 1 신규한 양상의 제 1 실시예에서, 보조 공급 전류 회로는 레플리카 로드에 공급 전류를 공급하기 위한 보조 공급 조절 제어 루프 회로 및 레플리카 로드(발진기에 의해 보여지는 로드의 레플리카)를 포함한다. 레플리카 로드에 대한 공급 조절 제어 루프 회로는 보조 공급 전류 IASUP를 출력한다. 이러한 경우에, 보조 공급 전류 IASUP는 메인 공급 조절 제어 루프 회로에 의해 공급되는 공급 전류 ICL에 실질적으로 직접적으로 비례한다.

제 1 신규한 양상의 제 2 실시예에서, 보조 공급 전류 회로는 디지털로 제어되는 전류 소스이다. 디지털로 제어되는 전류 소스에 공급되는 다중-비트 디지털 제어 신호는 보조 공급 전류 IASUP의 크기를 결정한다. 디지털로 제어되는 전류 소스는, VCO의 주파수 동작 범위에 걸쳐, 보조 공급 전류 IASUP 대 공급 전류 ICL의 비율이 실질적으로 일정하도록 제어된다.

제 2 신규한 양상에서, 공급 조절 제어 루프 회로는 제어 전류를 마스터 발진기에 공급한다. 그러나, 공급-조절 VCO의 우회 커패시터는 이러한 마스터 발진기의 공급 전류 입력 리드에 연결되지 않지만, 오히려 슬레이브 발진기에 연결된다. 이어서, 슬레이브 발진기의 출력은 CPU 또는 RF 신시사이저(synthesizer) 또는 다른 회로와 같은 외부 회로들을 클로킹하기 위해 사용된다. 슬레이브 발진기는 마스터 발진기에 대해 주입-동기된다. 우회 커패시터가 메인 PLL 피드백 제어 루프 외부에 있기 때문에, 우회 커패시터의 커패시턴스는 메인 PLL 루프의 안정성에 영향을 주지 않고 증가될 수 있다. 공급 잡음 민감도는 전체 PLL 루프 안정성에 영향을 주지 않고 우회 커패시터의 커패시턴스를 증가시킴으로써 이제 최소화될 수 있다. 우회 커패시터가 마스터 발진기를 거쳐 제공되면, 이것은 주파수 = 1/2π(RVCO*CBYCAP)에서 PLL 루프 전달 함수에 극점을 도입시킬 것이고, 여기서 RVCO는 마스터 발진기의 유효 저항이고, CBYCAP는 우회 커패시터의 값이다. 우회 커패시터가 메인 PLL 피드백 제어 루프 외부에 있기 때문에, 우회 커패시터의 커패시턴스 CBYCAP는 집적 회로 영역 제한들에 의해서만 제한된다.

전술한 내용은 요약이며, 따라서 필요에 따라 세부 사항의 단순화들, 일반화들 및 생략들을 포함하며; 결과적으로, 당업자들은 상기 요약이 단지 예시적인 것이며 어떤 방식으로도 한정하려는 것이 아님을 인식할 것이다. 다른 양상들, 발명의 특징들, 및 본 명세서에 설명된 디바이스들 및/또는 프로세스들의 장점들은, 단지 청구항들에 의해 정의되는 것과 같이, 본 명세서에서 제시되는 비-제한적인 상세한 설명에서 명확하게 될 것이다.

도 1(종래 기술)은 종래의 공급-조절 전압-제어 발진기(VCO)의 제 1 형태를 사용하는 PLL의 도면.
도 2(종래 기술)는 도 1의 공급-조절 VCO의 동작을 도시한 도면.
도 3(종래 기술)은 종래의 공급-조절 전압-제어 발진기(VCO)의 제 2 형태를 사용하는 PLL의 도면.
도 4(종래 기술)는 도 3의 공급-조절 VCO의 동작을 도시한 도면.
도 5(종래 기술)는 도 3의 회로가 갖는 저주파수 잡음 문제점을 예시한 간략도.
도 6은 제 1 신규한 양상에 따른 공급-조절 VCO를 사용하는 PLL의 도면.
도 7은 도 6의 공급-조절 VCO의 동작을 도시한 도면.
도 8은 도 6의 회로가 도 3의 회로와 연관된 저주파수 잡음 문제점을 겪지 않는 이유를 도시하는 도면.
도 9는 제 1 신규한 양상에 따른 도 6의 PLL의 제 1 실시예의 도면.
도 10은 제 1 신규한 양상에 따른 도 6의 PLL의 제 2 실시예의 도면.
도 11은 도 9의 제 1 실시예 및 도 10의 제 2 실시예에서 보조 공급 전류 IASUP가 총 공급 전류 ICTRL에 관련하여 변동하는 방법을 도시한 도면.
도 12는 도 6의 제 1 신규한 양상에 따른 방법(200)의 흐름도.
도 13은 PLL의 VCO가 제 2 신규한 양상에 따른 마스터-발진기에 주입-동기된 슬레이브 발진기를 수반하는 PLL의 도면.
도 14는 도 13의 공급-전류 VCO의 동작을 예시한 도면.
도 15는 도 13의 제 2 신규한 양상에 따른 방법(300)의 흐름도.

도 6은 제 1 신규한 양상에 따른 공급-조절 VCO(59)를 수반하는 위상-동기 루프(PLL)(50)의 도면이다. PLL(50)은 PFD(Phase-to-Frequency Detector)(51), CP(Charge Pump)(52), 루프 필터(53), 공급 조절 제어 루프 회로(54), 우회 커패시터(55), 보조 공급 전류 회로(56), 발진기(57) 및 피드백 디바이더(58)를 포함한다. 공급 조절 제어 루프 회로(54), 발진기(57) 및 우회 커패시터(55)는 함께 공급-조절 VCO(59)를 형성한다.

PFD(51)는 기준 신호 FREF(62)의 위상 및 피드백 신호 FDIV(63)의 위상을 비교하고, FDIV의 위상이 FREF의 위상에 앞서거나 뒤떨어지는지에 의존하여 UP 펄스들 또는 DN 펄스들을 출력한다. 전하 펌프(52)는 펄스들을 제어 전류 신호 ICP(64)로 변환한다. 제어 신호 ICP(64)는 루프 필터(53)에 의해 필터링되고, 제어 전압 신호 VCTRL(65)로 변환된다. VCTRL 신호는 때때로 미세 동조 신호로서 지칭되고, VTUNE으로 표기된다. 공급 조절 제어 루프 회로(54), 발진기(57), 보조 공급 전류 회로(56) 및 우회 커패시터(55)는 함께 VCO를 구성하는데, 왜냐하면 발진기의 출력 신호 VCO_OUT(66)의 발진 주파수가 입력 제어 전압 신호 VCTRL(65)의 함수이기 때문이다. PLL이 동작함에 따라, 제어 전압 신호 VCTRL(65)의 전압은 신호 VCO_OUT(66)의 위상을 조절하도록 조절되어, PFD(51)에 의해 수신된 바와 같은 신호 FDIV(63)의 위상이 PFD(51)에 의해 수신된 바와 같은 기준 신호 FREF(62)의 위상과 매칭하고 이와 동기된다.

예시된 예에서 발진기(57)는 인버터들의 링으로 구성된 링 발진기이다. 발진기(57)는 공급 전류 입력 리드(68)를 통해 제어 전류 ICTRL(67)을 수신한다. 발진기(57)의 도면은 간략도이다. 제어 전류 ICTRL(67)은 예시된 바와 같이 링의 모든 인버터들보다는 발진기의 부분에만 공급될 수 있다. 발진기 출력 신호 VCO_OUT(66)는 발진기에 공급되는 공급 전류 ICTRL(67)의 크기에 상당히 직접적으로 비례하는 주파수를 갖는다. 신호 VCTRL(65)이 증가하면, 발진기(57)에 공급되는 제어 전류 ICTRL(67)이 또한 증가하고, 전류 ICTRL(67)에서의 이러한 증가는 발진기 출력 신호 VCO_OUT(66)의 발진 주파수가 증가하게 한다. 마찬가지로, 신호 VCTRL(65)이 감소하면, 발진기(57)에 공급되는 제어 전류 ICTRL(67)이 감소하고, 이것은 발진기 출력 신호 VCO_OUT(66)의 발진 주파수가 감소하게 한다.

공급 조절 제어 루프 회로(54)는 예시된 바와 같이 상호 접속된 연산 증폭기(60) 및 P-채널 전계 효과 트랜지스터 M1(61)을 포함한다. 공급 조절 제어 루프 회로(54)의 연산 증폭기(60)는 비인버팅 입력 리드(69), 인버팅 입력 리드(70) 및 출력 리드(71)를 갖는다. 출력 리드(71)는 트랜지스터(61)의 게이트(72)에 연결된다. 트랜지스터(61)의 소스(73)는 공급 전압 도전체(74)에 연결된다. DC 공급 전압 VDD_NOISY는 공급 전압 도전체(74) 상에 존재한다. 트랜지스터(61)의 드레인(75)은 연산 증폭기(60)의 비인버팅 입력 리드(69)에 연결되고, 또한 발진기(57)의 공급 전류 입력 리드(68)에 연결된다. 제어 전압 신호 VCTRL(65)은 제어 신호 입력 도전체(76)를 통해 루프 필터(53)로부터 연산 증폭기(60)의 인버팅 입력 리드(70)로 수신된다. 공급 조절 제어 루프 회로(54)는 트랜지스터(61)의 드레인(75)으로부터 제 1 공급 전류 ICL(77)을 출력한다.

우회 커패시터(55)는 발진기(57)의 공급 전류 입력 리드(68) 및 트랜지스터(61)의 드레인에 연결된 제 1 리드(78)를 갖는다. 우회 커패시터(55)는 접지 도전체(80)에 연결된 제 2 리드(79)를 갖는다. 우회 커패시터(55)는, 그가 고주파수 잡음 전류(81)를 접지 도전체(80)로 도통시킬 수 있도록 연결된다.

보조 공급 전류 회로(56)는 본원에서 보조 공급 전류 IASUP(82)로서 지칭되는 제 2 공급 전류를 출력하는 회로이다. 공급 전류 IASUP(82)는 제 1 공급 전류 ICL(77)과 결합하여, 이어서 공급 전류 입력 리드(68)를 통해 발진기(57)에 공급되는 공급 제어 전류 ICTRL(67)을 형성한다. 결합된 ICL 및 IASUP 전류들의 잡음 컴포넌트는 우회 커패시터(55)에 의해 접지 도전체(80)로 도통될 수 있어서, 이러한 잡음 컴포넌트가 발진기(57)에 영향을 주지 않는다. 아래에 추가로 상세히 설명되는 바와 같이, 전류 IASUP(82)는 VCO(59)의 동작의 주파수 범위에 걸쳐 전류 ICL(77)에 실질적으로 비례한다. 예를 들면, 전류 ICL(77)이 VCO(59)의 동작의 주파수에서의 증가로 인해 증가하게 되면, 전류 IASUP(82)는 또한 증가되어, 전류 ICL(77) 대 전류 IASUP(82)의 비율이 VCO(59)의 주파수에서의 증가에도 불구하고 실질적으로 일정하게 유지될 것이다. 마찬가지로, 전류 ICL(77)이 VCO(59)의 동작의 주파수에서의 감소로 인해 감소하게 되면, 전류 IASUP(82)는 또한 감소되어, 전류 ICL(77) 대 전류 IASUP(82)의 비율이 VCO(59)의 주파수에서의 감소에도 불구하고 실질적으로 일정하게 유지될 것이다.

발진기(57)에 공급되는 공급 전류 ICTRL(67) 모두가 공급 조절 제어 루프 회로(54)로부터 전류 ICL(77)의 형태로 공급될 필요가 없기 때문에, 트랜지스터(61)의 크기는 보조 공급 전류 IASUP(82)가 제공되지 않는 경우에서보다 더 작게 될 수 있다. 트랜지스터(61)의 크기를 감소시키는 것은 게이트-투-소스 커패시턴스(83) 및 게이트-투-드레인 커패시턴스(84)를 포함하는 트랜지스터(61)의 기생을 감소시키는 역할을 한다. 일 실시예에서, VCO 제어 전류 ICTRL(67)의 대부분은 보조 공급 전류 회로(56)에 의해 공급된다. 트랜지스터(61)의 기생의 이러한 감소로 인해, 트랜지스터 M1(61)과 연관된 기생 커패시턴스 및 연산 증폭기(60)의 출력 저항으로 인한 극점의 주파수 F1은 도 1(종래 기술)의 종래의 회로에서의 주파수 F1와 비교하여 증가된다. 우회 커패시터(55)로 인한 F2에서의 극점은 이제 공급 조절 루프에서 지배 극점일 것이다. 이것은 설계자가 우회 커패시터(55)의 크기를 증가시키도록 허용하여, 이로써 공급 조절 루프를 동시에 안정화하면서 공급 잡음 전송 함수에서 피킹을 감소시킨다.

일 예에서, 우회 커패시터(55)는 20 pF 커패시터이고, 충분한 잡음을 접지로 분로시키기 위해 적절한 크기를 갖고 있어서, VCO 및 PLL 성능 요건들이 충족된다. 제 2 공급 전류 IASUP(82)는 VCO의 전체 0.5 GHz 내지 1.0 GHz 주파수 동작 범위에 걸쳐 제 1 공급 전류 ICL(77)만큼 4 배, 플러스 또는 마이너스 20 퍼센트와 같다.

도 7은 도 6의 회로의 공급 잡음 민감도를 도시하는 도면이다. 전압 VS는 발진기(57)의 공급 전류 입력 리드(68)에서는 공통 모드(89) 상의 전압이다. 전압 VDD_NOISY는 공급 전압 도전체(74) 상의 공급 전압이다. 점선(19)은 도 1의 종래의 회로에서 주파수의 함수로서 공급 잡음 민감도가 변하는 방법을 표시하고, 반면에 실선(85)은 도 6의 회로에서 주파수의 함수로서 공급 잡은 민감도가 변하는 방법을 표시한다. 수직 점선들(32, 33 및 34)은 각각 도 1의 회로의 F1, F2 및 Freg를 표시하고, 반면에 수직 점선들(86, 87, 88)은 각각 도 6의 회로의 F1, F2 및 Freg를 표시한다. F2는 우회 커패시터(55)로 인한 극점의 주파수이다. 주파수 F2를 초과하여, 우회 커패시터는 공급 전압 잡음을 접지로 분로시키기 위해 비교적으로 잘 작동한다. 주파수 F2는 도 1(종래 기술)의 종래의 회로와 비교하여 감소되는데, 왜냐하면 우회 커패시터(55)의 크기가 종래의 회로 내의 우회 커패시터의 크기와 비교하여 증가되기 때문이다. 이것은 공급 조절 루프 안정성에 불리하게 영향을 주지 않고 이루어질 수 있는데, 왜냐하면 공급 조절 제어 루프 회로(54)로 인한 주파수 F1에서의 극점이 주파수에서 이동되어 이제 비지배 극점이기 때문이다. F1의 주파수는 도 1(종래 기술)의 종래의 회로 및 도 3(종래 기술)의 종래의 회로에서 주파수 F1과 비교하여 증가되는데, 왜냐하면 연산 증폭기(60)가 구동해야 하는 트랜지스터들로 인해 연산 증폭기(60) 상의 로딩은 도 1 및 도 3의 종래 기술의 회로들에서 대응하는 연산 증폭기들 상의 로딩과 비교하여 도 6의 회로에서 감소되기 때문이다. 도 3의 종래 기술의 회로가 2 개의 트랜지스터들 M1 및 M2 및 도 3의 공급 조절 루프의 연산 증폭기의 출력을 로딩하는 트랜지스터들 M1 및 M2의 연관된 결합된 기생 커패시턴스들을 수반하는 경우에, 도 6의 회로에서, 연산 증폭기(60)는 하나의 트랜지스터 M1(61)만을 구동시킬 필요가 있다. 또한, 이러한 트랜지스터(61)의 크기는 도 1의 회로 내의 트랜지스터 M1(11)의 크기 및 도 3의 트랜지스터 M2의 크기와 비교하여 감소될 수 있다. 따라서, 주파수 F1(87)는 도 4의 도면에서 주파수 F1(35)보다 주파수 면에서 더 높은 것으로 도 7에 도시된다. 주파수 F2가 주파수 F1보다 낮고, F2 및 F1에서의 2 개의 극점들 사이의 주파수에서의 분리가 상당하기 때문에, 화살표(90)에 의해 표시된 바와 같이 공급 잡음 민감도 "피킹"이 거의 없거나 아예 없다. 도 3의 종래의 회로와 연관된 레플리카 매칭 문제점이 존재하지 않기 때문에, 도 6의 회로는 도 3의 회로와 비교하여 더 양호한 저주파수 공급 잡음 제거를 갖는다. 도 6의 회로에서, 메인 공급 조절 루프는, 보조 회로(56)에서 잡음 공헌자들(contributors)에 의해 발생된 보조 전류 IASUP(82)에서의 임의의 저주파수 변동들을 보상하기 위해 제 1 공급 전류 ICL(77)을 조절한다. 보조 전류 IASUP 내의 임의의 고주파수 변동들은 우회 커패시터(55)에 의해 접지로 분로된다.

도 8은, 도 6의 PLL 회로(50)가 도 3의 PLL(24)과 연관된 저주파수 잡음 문제점을 겪지 않는 이유를 도시한 간략도이다. 발진기(57)의 레플리카를 포함할 수 있는 보조 공급 전류 회로(56)에 의해 도입된 잡음은 IAUX_NOISE로 표기된다. 이러한 잡음 전류는 저주파수 컴포넌트 IAUX_NOISE(LF) 및 고주파수 컴포넌트 IAUX_NOISE(HF)를 갖는다. 원하는 보조 출력 전류 IAUX 및 이러한 잡음 전류 IAUX_NOISE는 보조 공급 전류 회로(56)에 의해 VS 노드(89)로 출력된다. 우회 커패시터(55)는 고주파수 컴포넌트 IAUX_NOISE(HF)를 접지 도전체(80)로 분로시킨다. 공급 조절 제어 루프(54)는 저주파수들에서 노드(89) 상의 전압을 잘 조절하고, 결과적으로 보조 공급 전류 회로(56)로부터의 저주파수 컴포넌트 IAUX_NOISE(LF)는 공급 조절 제어 루프(54)에 의해 보상된다. 발진기(57) 및 보조 회로(56)의 부분일 수 있는 임의의 레플리카 사이의 임의의 미스매치는 전류 IAUX_NOISE에서 DC 또는 저주파수 외란으로서 모델링될 수 있다. 이러한 DC 또는 저주파수 외란은 공급 조절 제어 루프(54)에 의해 보상될 것이다. 따라서, 실질적으로 보조 공급 전류 잡음이 없는 전류 ICTRL(67)은 공급 전류 입력 리드(68)를 통해 발진기(57)에 공급된다. 공급 전류 입력 리드(68)는 실제로 노드(89)의 부분이다. 전류들 ICL(77) 및 IASUP(82)는 이러한 노드로 흐르고, 전류들 ICTRL(67) 및 IAUX_NOISE(HF)(81)은 이러한 노드 외부로 흐른다.

도 9는 도 6의 일반적인 PLL 회로(50)의 제 1 실시예(101)의 회로도이다. 제 1 실시예(101)의 경우에, 보조 공급 전류 회로(56)는 레플리카 로드(102), 연산 증폭기(103), 제 1 P-채널 트랜지스터(104) 및 제 2 P-채널 트랜지스터(105)를 포함한다. 레플리카 로드(102)는 발진기(57)의 전류-전압 특성(I-V 특성)을 실질적으로 복제하는 I-V 특성을 갖는다. 제 1 트랜지스터(104)는 제 2 트랜지스터(105)의 1/4 크기이다. 연산 증폭기(103)의 인버팅 입력 리드(106)는 제어 신호 VCTRL을 수신하도록 연결된다. 연산 증폭기(103)의 비인버팅 입력 리드(107)는 제 1 트랜지스터(104)의 드레인(109)에 연결된다. 연산 증폭기(103)의 출력 리드(108)는 제 1 트랜지스터(104)의 게이트(110) 및 제 2 트랜지스터(105)의 게이트(111)에 연결된다. 트랜지스터(104)의 소스(112) 및 트랜지스터(105)의 소스(113)는 공급 전압 도전체(74)에 연결된다. 이러한 공급 전압 도전체(74)는 공급 전류를 메인 공급 조절 제어 루프(54)에 공급하는 동일한 공급 전압 도전체(74)이다. 제 2 트랜지스터(105)의 드레인(114)은 보조 공급 전류 IASUP(82)를 출력한다. 레플리카 로드(102)는 공급 입력 리드(115)를 통해 전류를 수신한다.

일 예에서, 레플리카 로드(102)는 도시된 바와 같이 다이오드-접속 N-채널 트랜지스터와 병렬로 접속된 다이오드-접속 P-채널 트랜지스터를 수반한다. 이러한 2 개의 트랜지스터들은, 이러한 병렬-접속된 트랜지스터들에 걸친 I-V 특성이 발진기(57)의 I-V 특성과 근사하도록 크기 설정된다. 또 다른 예에서, 레플리카 로드(102)는 사실상 복제된 발진기(57)의 스케일링된 버전이다. 대안적으로, 적절한 레플리카 로드를 제조하는 다른 방법들이 레플리카 로드(102)를 실현하도록 사용될 수 있다.

도 10은 도 6의 일반적인 PLL 회로(50)의 제 2 실시예(120)의 회로도이다. 제 2 실시예(120)의 경우에, 보조 공급 전류 회로(56)는 디지털로 제어되는 전류 소스를 포함한다. 디지털로 제어되는 전류 소스는 예시된 예에서 3 개의 바이너리-가중된 전류 소스들(121-123) 및 3 개의 대응하는 스위치들(124-126)을 포함한다. 디지털로 제어되는 전류 소스에 의해 출력되는 전류의 양은 보조 공급 전류 IASUP(82)이다. 전류 IASUP(82)의 크기는 도전체들(128)을 통해 보조 공급 전류 회로로 수신되는 다중-비트 디지털 신호(127)의 3-비트 디지털 값에 의해 결정된다. 일 예에서, VCO(59)는 RF 수신기의 로컬 발진기 내의 PLL 내에 있고, 다중-비트 디지털 신호(127)는 적절하게 다운컨버팅하기 위해 수신기를 동조하는 디지털 기저대역 프로세서 회로에 의해 공급된다. VCO(59)는, 예를 들면, RF 트랜시버 집적 회로 상에 배치될 수 있다. 디지털 기저대역 프로세서 회로는 디지털 기저대역 프로세서 집적 회로의 부분이다. 디지털 기저대역 프로세서 회로는 동조 정보를 직렬 버스를 통해 디지털 기저대역 프로세서 집적 회로로부터 RF 트랜시버 집적 회로로 전송하고, 이러한 동조 정보는 IASUP(82)의 크기를 설정하는 다중-비트 디지털 신호(127)를 포함한다. 디지털로 제어되는 전류 소스는, 전류 ICL(77) 대 전류 IASUP(82)의 비율이 VCO(59)의 동작 주파수 범위에 걸쳐 실질적으로 일정하게 유지되도록 제어된다. 보조 공급 전류 회로(56)가 발진기(57)에 의해 요구되는 전류 ICTRL(67) 중 일부를 공급하기 때문에, 트랜지스터(61)의 크기가 감소될 수 있고, 우회 커패시터(55)의 커패시턴스는 도 1의 종래의 VCO와 비교하여 증가될 수 있다. 보조 공급 전류 회로(56)의 트랜지스터 M1(61) 및 디지털로 제어되는 전류 소스는, 디지털로 제어되는 전류 소스의 소스 저항 RDAC(디지털로 제어되는 전류 소스를 통해 VDD 도전체(74)로부터 디지털로 제어되는 전류 소스의 출력 리드로의 저항)가 트랜지스터 M1의 소스 저항 ROUTM1(트랜지스터 M1을 통해 VDD 도전체(74)로부터 트랜지스터 M1의 드레인으로의 저항)보다 훨씬 더 크다.

도 11은 보조 공급 전류 IASUP(82)가 발진기(57)에 공급되는 총 공급 전류 ICTRL(67)에 관련하여 변동하는 방법을 도시하는 도면이다. VCO(59)의 동작 주파수 범위는 0.5 GHz의 하위 경계 주파수(150)로부터 1 GHz의 상위 경계 주파수(151)로 확장된다. 라인(152)은 발진기(57)에 공급되는 공급 전류 ICTRL(67)을 나타낸다. 매끄러운 라인(153)은 도 9의 제 1 실시예의 경우에 보조 공급 전류 IASUP(82)를 나타낸다. 계단 스텝 라인(153)은 도 10의 제 2 실시예의 경우에 보조 공급 전류 IASUP(82)를 나타낸다.

도 12는 도 6의 제 1 신규한 양상에 따른 방법(200)의 흐름도이다. 잡음 전류는 커패시터를 통해 발진기의 공급 전류 입력 리드로부터 접지 도전체로 도통된다(단계 201). 일 예에서, 잡음 전류는 고주파수 잡음 전류(81)이고, 커패시터는 우회 커패시터(55)이다. 이러한 우회 커패시터(55)는 발진기(57)의 공급 전류 입력 리드(68)(노드 89)로부터 접지 도전체(80)로 고주파수 잡음 전류(81)를 도통시킨다. 공급 조절 제어 루프 회로는 공급 전류 ICL을 발진기의 공급 전류 입력 리드에 공급한다(단계 202). 일 예에서, 공급 조절 제어 루프 회로는 회로(54)이고, 이러한 회로(54)는 전류 ICL(77)을 발진기(57)의 공급 전류 입력 리드(68) 및 노드(89)에 공급한다. 보조 공급 전류 IASUP는 또한 발진기의 공급 전류 입력 리드에 공급된다(단계 203). 일 예에서, 보조 공급 전류 회로(56)는 발진기(57)의 공급 전류 입력 리드(68)에서 IASUP 전류(82)를 노드(89)에 공급한다. 저주파수 잡음 공급 전압 도전체(74)가 존재하는 경우에, 이러한 잡음은 공급 조절 제어 루프 회로(54)에 의해 제거된다. 고주파수 잡음이 공급 조절 제어 루프 회로(54)를 통과하는 경우에, 이러한 고주파수 잡음 중 대부분 또는 모두는 잡음 전류(81)의 형태로 커패시터(55)에 의해 공급 전류 입력 리드(68)(노드 89)로부터 접지 도전체(80)로 도통된다. 트랜지스터(61)의 드레인, 우회 커패시터(55)의 하나의 플레이트 및 공급 전류 입력 리드(68)는 실제로 함께 하나의 공통 합산 노드(89)를 형성한다. 전류들(77 및 82)은 이러한 노드로 흐르고, 전류들(67 및 81)은 이러한 노드 외부로 흐른다.

도 13은 제 2 신규한 양상에 따른 공급-조절 VCO를 수반하는 PLL(160)의 도면이다. PFD(51), CP(52), 루프 필터(53) 및 피드백 디바이더(58)는 위에 설명된 제 1 및 제 2 실시예들에서와 동일하고 동일한 기능들을 갖는다. PLL의 공급-조절 VCO(59)는 공급 조절 제어 루프 회로(161), 우회 커패시터(55), 마스터 발진기(162), 주입기(163) 및 슬레이브 발진기(164)를 포함한다. 마스터 발진기(162)의 출력 리드(165) 상의 출력 신호 VCO_OUT(66)는 주입기(163)를 통해 슬레이브 발진기(164)의 입력 리드(166)에 공급되어, 슬레이브 발진기(164)가 마스터 발진기(162)에 주입-동기된다. 공급 조절 제어 루프 회로(161)는 제 1 공급 전류 ICTRLM(167)을 마스터 발진기(162)의 공급 전류 입력 리드(168)에 공급한다. 공급 조절 제어 루프 회로(161)는 또한 제 2 공급 전류 ICL(169)을 출력한다. 우회 커패시터(55)는 공급 전류 ICL(169)의 고주파수 잡음 컴포넌트(170)를 접지 도전체(80)로 도통시킨다. 공급 전류 ICTRLS(171)의 나머지 양은 슬레이브 발진기(164)의 공급 전류 입력 리드(172)에 공급된다.

공급 조절 제어 루프 회로(161)는 연산 증폭기(173), 제 1 P-채널 트랜지스터(174) 및 제 2 P-채널 트랜지스터(175)를 포함한다. 연산 증폭기(173)의 인버팅 입력 리드(176)는 제어 신호 입력 도전체(76)를 통해 루프 필터(53)로부터 제어 신호 VCTRL(65)를 수신한다. 연산 증폭기(173)의 비인버팅 입력 리드(177)는 제 1 P-채널 트랜지스터(174)의 드레인(178)에 연결된다. 연산 증폭기(173)의 출력 리드(179)는 제 1 트랜지스터(174)의 게이트(180) 및 제 2 트랜지스터(175)의 게이트(181)에 연결된다. 제 1 트랜지스터(174)의 소스(182)는 공급 전압 도전체(74)에 연결되고, 제 2 트랜지스터(175)의 소스(183)는 또한 공급 전압 도전체(74)에 연결된다. 제어 전류 ICTRLM(167)은 제 1 트랜지스터(174)의 드레인(178)으로부터 공급된다. 제어 전류 ICL(169)은 제 2 트랜지스터(175)의 드레인(184)으로부터 공급된다.

동작 시에, 연산 증폭기(173) 및 제 1 트랜지스터(174)를 수반하는 공급 조절 제어 루프 회로(161)의 제 1 부분은 조절된 전류 ICTRLM(167)을 마스터 발진기(162)의 공급 전류 입력 리드(168)에 공급한다. 마스터 발진기(162)로부터의 출력 신호 VCO_OUT(66)는, 도전체(185)를 통해 VCO_OUT 신호를 피드백 디바이더(58)에 공급함으로써 PLL 제어 루프를 폐쇄하는데 사용된다. 피드백 디바이더(58)는 신호 VCO_OUT 다운을 분리하고, 결과적인 신호 FDIV(63)를 FPD(51)에 공급한다. 공급 조절 제어 루프 회로(161)는, 피드백 신호 FDIV의 위상이 PDF(51)의 입력들에서의 기준 신호 FREF(62)와 동위상이고 이와 동기되도록 ICTRLM 전류(167)를 조절한다. 반면에 슬레이브 발진기(164)에 의해 출력되는 신호 VCO_OUT_S(186)는 도전체(187)를 통해 CPU 또는 RF 신시사이저 또는 또 다른 회로에 공급되는 클록 신호이다. 신호 VCO_OUT_S(186)는 피드백 목적들로 사용되지 않는다. 슬레이브 발진기(164)가 마스터 발진기(162)에 주입-동기되기 때문에, 그의 출력 주파수는 마스터 발진기(162)의 발진 주파수의 정수 배 또는 약수(sub-multiple)이다. 우회 커패시터(55)가 메인 PLL 루프 외부에 있기 때문에, 우회 커패시터(55)의 커패시턴스는 메인 PLL 루프의 안정성에 영향을 주지 않고 증가될 수 있다. 전력 공급 잡음 민감도는, 도 1의 종래 기술의 아키텍처에서 불가능한 전체 PLL 루프 안정성에 영향을 주지 않고 우회 커패시터(55)의 커패시턴스를 증가시킴으로써 최소화될 수 있다. 우회 커패시터(55)의 커패시턴스는 집적 회로 영역 제한들에 의해서만 제한된다.

도 14는 공급 조절 제어 루프 회로(161)의 공급 잡음 민감도가 공급 전류 ICTRLS(171)를 슬레이브 발진기(164)의 공급 전류 입력 리드(172)에 공급하는데 있어서 공급 도전체(74) 상에 존재하는 잡음을 제거하는 방법을 도시한 도면이다. 점선(19)은 공급 잡음 민감도가 도 1의 종래의 회로에서 주파수의 함수와 같이 변하는 방법을 표시하고, 반면에 실선(191)은 공급 잡음 제거가 도 13의 회로에서의 주파수 함수와 같이 변하는 방법을 표시한다. 수직 점선들(32, 33 및 34)은 각각 도 1의 종래의 회로의 F1, 도 2 및 Freg를 표시하고, 반면에 수직 점선들(188, 189 및 190)은 각각 도 5의 회로의 F1, F2 및 Freg를 표시한다. 도 1의 회로와 비교된 바와 같이, 주파수 F1는 트랜지스터(174)와 연관된 부가적인 기생 커패시턴스들로 인해 감소된다. 그러나, 우회 커패시터(55)의 크기는 도 1 및 도 3의 종래 기술의 아키텍처들과 비교하여 실질적으로 증가될 수 있다. 이것은 메인 PLL 루프의 안정성에 불리하게 영향을 주지 않고 이루어질 수 있는데, 왜냐하면 우회 커패시터(55)가 슬레이브 발진기(164) 양단에 접속되고, 마스터 발진기의 출력이 메인 PLL 루프를 폐쇄하는데 사용되기 때문이다. 따라서, F2는 실질적으로 F1 미만이게 된다. 실질적으로 F1 미만인 F2는 공급 잡음 민감도 함수에서 피킹의 완전한 제거를 발생시키고, 도 14에 도시된 바와 같이 광범위한 주파수들에 걸쳐 양호한 공급 잡음 제거를 발생시킨다.

도 15는 도 13의 제 2 신규한 양상에 따른 VCO를 동작시키는 방법(300)의 흐름도이다. 제어 신호는 제어 신호 입력 도전체로부터 공급 조절 제어 루프 회로로 수신된다(단계 301). 일 예에서, 제어 신호는 도 13의 신호 VCTRL(65)이고, 공급 조절 제어 루프 회로는 도 13의 회로(161)이고, 제어 신호 입력 도전체는 도 13의 도전체(76)이다. 제 1 공급 전류는 공급 조절 제어 루프 회로로부터 및 제 1 발진기의 공급 전류 입력 리드로 공급된다(단계 302). 일 예에서, 제 1 공급 전류는 도 13의 전류 ICTRLM(167)이고, 제 1 발진기는 도 13의 발진기(162)이다. 제 2 공급 전류는 공급 조절 제어 루프로부터 및 제 2 발진기의 공급 전류 입력 리드에 공급된다(단계 303). 제 2 발진기는 제 1 발진기에 주입-동기된다. 일 예에서, 제 2 공급 전류는 도 13의 전류 ICL(169)이고, 제 2 발진기는 도 13의 발진기(164)이다. 잡음 전류는 커패시터를 통해 제 2 발진기의 공급 전류 입력 리드로부터 접지 도전체로 도통된다(단계 304). 일 예에서, 이러한 잡음 전류는 도 13의 잡음 전류(170)이고, 커패시터는 도 13의 우회 커패시터(55)이다. 제어 신호 입력 도전체, 공급 조절 제어 루프 회로, 제 1 발진기, 제 2 발진기 및 우회 커패시터는 VCO의 부분들이다. 이러한 논의에서, 트랜지스터(175)의 드레인으로부터 슬레이브 발진기(164)의 공급 전류 입력 리드(172)를 포함하여 공급 전류 입력 리드(172)까지 및 우회 커패시터(55)의 하나의 플레이트를 포함하여 하나의 플레이트로의 전체 도전체 또는 도전체들의 세트는 단일 전기 노드이다. 전류 ICL(169)는 이러한 공통 합산 노드로 흐르고, 전류들 ICTRLS(171) 및 잡음 전류(170)는 이러한 공통 합산 노드 외부로 흐른다.

임의의 특정 실시예들이 교육적 목적들로 위에 설명되었지만, 이러한 특허 문헌의 교시들은 일반적인 적용 가능성을 갖고 위에 설명된 특정 실시예들로 제한되지 않는다. 위에 설명된 공급 조절 제어 루프들의 예들은, 공급 전류가 P-채널 트랜지스터들의 드레인들로부터 소싱되는 경우에, P-채널 트랜지스터들을 수반하지만, 다른 제어 회로 엘리먼트들이 N-채널 트랜지스터들과 같이 사용될 수 있다. 공급 전류가 N-채널 트랜지스터들로부터 공급되는 그러한 예에서, 구동 연산 증폭기에 대한 인버팅 및 비인버팅 입력 리드들의 접속들은, 연산 증폭기가 전류-소싱 N-채널 트랜지스터를 구동시키는 위에 설명된 실시예들에서의 접속들과 비교하여 반전된다. 따라서, 설명된 특정 실시예들의 다양한 특징들의 다양한 수정들, 적응들 및 결합들은 아래에 제시된 청구항들의 범위에서 벗어나지 않고 실시될 수 있다.

Claims

전압-제어 발진기(Voltage-Controlled Ocillator; VCO)로서,
제어 신호 입력 도전체,
공급 전류 입력 리드를 갖는 발진기,
상기 발진기의 공급 전류 입력 리드에 연결된 제 1 리드를 갖는 우회 커패시터,
상기 제어 신호 입력 도전체로부터 제어 신호를 수신하고, 제 1 공급 전류를 상기 발진기의 공급 전류 입력 리드에 공급하는 공급 조절 제어 루프 회로, 및
제 2 공급 전류를 상기 발진기의 공급 전류 입력 리드에 공급하는 보조 공급 전류 회로를 포함하는,
전압-제어 발진기(VCO).
제 1 항에 있어서,
상기 제 1 공급 전류는 상기 제 2 공급 전류에 실질적으로 직접적으로 비례하는,
전압-제어 발진기(VCO).
제 1 항에 있어서,
상기 보조 공급 전류 회로는 디지털로 제어되는 전류 소스인,
전압-제어 발진기(VCO).
제 1 항에 있어서,
상기 보조 공급 전류 회로는 다중-비트 디지털 제어 신호를 수신하는 디지털로 제어되는 전류 소스이고, 상기 제 1 공급 전류는 상기 VCO가 동작함에 따라 변동하고, 상기 다중-비트 디지털 제어 신호는 상기 VCO가 동작함에 따라 변하게 되어, 상기 VCO가 동작함에 따라 상기 제 2 공급 전류 대 상기 제 1 공급 전류의 비율이 실질적으로 일정하게 유지되는,
전압-제어 발진기(VCO).
제 1 항에 있어서,
상기 보조 공급 전류 회로는,
상기 발진기의 전류-전압 특성(I-V 특성)과 근사한 I-V 특성을 갖는 레플리카 로드(replica load),
상기 제어 신호 입력 도전체로부터 상기 제어 신호를 수신하도록 연결된 제 1 입력 리드를 갖고, 상기 레플리카 로드의 공급 전류 입력 리드에 연결된 제 2 입력 리드를 갖는 연산 증폭기, 및
트랜지스터 ― 상기 트랜지스터의 게이트는 상기 연산 증폭기의 출력 리드에 연결되고, 상기 트랜지스터의 드레인은 상기 레플리카 로드의 공급 전류 입력 리드에 연결됨 ― 를 포함하는,
전압-제어 발진기(VCO).
제 5 항에 있어서,
상기 보조 공급 전류 회로는,
게이트 및 드레인을 갖는 제 2 트랜지스터를 더 포함하고,
상기 제 2 트랜지스터의 게이트는 상기 연산 증폭기의 출력 리드에 연결되고, 상기 제 2 트랜지스터의 드레인은 상기 발진기의 공급 전류 입력 리드에 연결되는,
전압-제어 발진기(VCO).
제 1 항에 있어서,
상기 공급 조절 제어 루프 회로는,
상기 제어 신호 입력 도전체로부터 상기 제어 신호를 수신하도록 연결된 제 1 입력 리드를 갖고, 상기 발진기의 공급 전류 입력 리드에 연결된 제 2 입력 리드를 갖는 연산 증폭기, 및
트랜지스터 ― 상기 트랜지스터의 게이트는 상기 연산 증폭기의 출력 리드에 연결되고, 상기 트랜지스터의 드레인은 상기 발진기의 공급 전류 입력 리드에 연결됨 ― 를 포함하는,
전압-제어 발진기(VCO).
제 7 항에 있어서,
상기 보조 공급 전류 회로에 의해 공급되는 제 2 공급 전류는 상기 공급 조절 제어 루프 회로에 의해 공급된 제 1 공급 전류보다 실질적으로 더 큰,
전압-제어 발진기(VCO).
제 1 항에 있어서,
상기 공급 조절 제어 루프 회로는 제 1 트랜지스터를 통해 상기 제 1 공급 전류를 상기 발진기의 공급 전류 입력 리드에 공급하고,
상기 제 1 트랜지스터의 드레인은 상기 발진기의 공급 전류 입력 리드에 연결되고,
상기 보조 공급 전류 회로는 제 2 트랜지스터를 통해 상기 제 2 공급 전류를 상기 발진기의 공급 전류 입력 리드에 공급하고,
상기 제 2 트랜지스터의 드레인은 상기 발진기의 공급 전류 이력 리드에 연결되고,
상기 제 1 트랜지스터는 상기 제 2 트랜지스터보다 더 작은,
전압-제어 발진기(VCO).
제 1 항에 있어서,
상기 제어 신호는 상기 제어 신호 입력 도전체를 통해 루프 필터로부터 수신되는,
전압-제어 발진기(VCO).
제 1 항에 있어서,
상기 공급 조절 제어 루프 회로는,
연산 증폭기, 및
상기 연산 증폭기의 출력 리드로부터 제어 신호를 수신하고, 상기 제 1 공급 전류를 상기 발진기의 공급 전류 입력 리드에 공급하는 전류 제어 회로 엘리먼트를 포함하는,
전압-제어 발진기(VCO).
전압-제어 발진기(VCO)를 동작시키는 방법으로서,
잡음 전류를 커패시터를 통해 발진기의 공급 전류 입력 리드로부터 접지 도전체로 도통(conducting)시키는 단계,
제 1 공급 전류를 공급 조절 제어 루프 회로로부터 상기 발진기의 공급 전류 입력 리드로 공급하는 단계 ― 상기 공급 조절 제어 루프 회로는 연산 증폭기 및 트랜지스터를 포함하고, 상기 연산 증폭기의 출력 리드는 상기 트랜지스터의 게이트에 연결되고, 상기 트랜지스터의 드레인은 상기 발진기의 공급 전류 입력 리드에 연결됨 ― , 및
제 2 공급 전류를 보조 공급 전류 회로로부터 및 상기 발진기의 공급 전류 입력 리드에 공급하는 단계 ― 상기 커패시터, 상기 공급 조절 제어 루프 회로, 상기 발진기, 및 상기 보조 공급 전류 회로는 상기 VCO의 부분들임 ― 를 포함하는,
전압-제어 발진기(VCO)를 동작시키는 방법.
제 12 항에 있어서,
상기 보조 공급 전류 회로는,
상기 발진기의 전류-전압 특성(I-V 특성)과 근사한 I-V 특성을 갖는 레플리카 로드,
상기 제어 신호 입력 도전체로부터 상기 제어 신호를 수신하도록 연결된 제 1 입력 리드를 갖고, 상기 레플리카 로드의 공급 전류 입력 리드에 연결된 제 2 입력 리드를 갖는 연산 증폭기, 및
트랜지스터 ― 상기 보조 공급 전류 회로의 트랜지스터의 게이트는 상기 보조 공급 전류 회로의 연산 증폭기의 출력 리드에 연결되고, 상기 보조 공급 전류 회로의 트랜지스터의 드레인은 상기 레플리카 로드의 공급 전류 입력 리드에 연결됨 ― 를 포함하는,
전압-제어 발진기(VCO)를 동작시키는 방법.
제 12 항에 있어서,
상기 보조 공급 전류 회로는 디지털로 제어되는 전류 소스인,
전압-제어 발진기(VCO)를 동작시키는 방법.
제 12 항에 있어서,
상기 제 2 공급 전류는 상기 제 1 공급 전류에 실적으로 직접적으로 비례하는,
전압-제어 발진기(VCO)를 동작시키는 방법.
제 12 항에 있어서,
상기 제 2 공급 전류는 상기 제 1 공급 전류보다 실질적으로 더 큰,
전압-제어 발진기(VCO)를 동작시키는 방법.
전압-제어 발진기(VCO)로서,
발진기,
상기 VCO의 제어 신호 입력 도전체로부터 제어 신호를 수신하고, 제 1 공급 전류를 상기 발진기의 공급 전류 입력 리드에 공급하는 공급 조절 제어 루프 회로,
잡음 전류를 상기 발진기의 상기 공급 전류 입력으로부터 접지 도전체로 도통시키도록 연결된 우회 커패시터, 및
제 2 공급 전류가 상기 제 1 공급 전류에 실질적으로 비례하도록 상기 제 2 공급 전류를 상기 발진기의 공급 전류 입력 리드에 공급하기 위한 수단을 포함하는,
전압-제어 발진기(VCO).
제 17 항에 있어서,
상기 수단은 상기 발진기의 전류-전압 특성(I-V 특성)을 실질적으로 복제하는 레플리카 로드를 포함하는,
전압-제어 발진기(VCO).
제 17 항에 있어서,
상기 수단은 디지털로 제어되는 전류 소스를 포함하고, 상기 디지털로 제어되는 전류 소스는 다중-비트 디지털 제어 신호를 수신하는,
전압-제어 발진기(VCO).
제 17 항에 있어서,
상기 제 2 공급 전류는 상기 제 1 공급 전류보다 실질적으로 더 큰,
전압-제어 발진기(VCO).
제 17 항에 있어서,
상기 제어 신호는 상기 발진기의 발진 주파수를 제어하는 전압 제어 신호인,
전압-제어 발진기(VCO).
전압-제어 발진기(VCO)로서,
제어 신호 입력 도전체,
공급 전류 입력 리드를 갖는 제 1 발진기,
공급 전류 입력 리드를 갖는 제 2 발진기 ― 상기 제 2 발진기는 상기 제 1 발진기에 주입-동기됨(injection-locked) ― , 및
상기 제어 신호 입력 도전체로부터 제어 신호를 수신하고, 제 1 공급 전류를 상기 제 1 발진기의 공급 전류 입력 리드에 공급하고, 제 2 공급 전류를 상기 제 2 발진기의 공급 전류 입력 리드에 공급하는 공급 조절 제어 루프 회로를 포함하는,
전압-제어 발진기(VCO).
제 22 항에 있어서,
잡음 전류를 상기 제 2 발진기의 공급 전류 입력 리드로부터 접지 도전체로 도통시키도록 연결된 우회 커패시터를 더 포함하는,
전압-제어 발진기(VCO).
제 22 항에 있어서,
상기 제 2 공급 전류는 상기 제 1 공급 전류에 실질적으로 직접적으로 비례하는,
전압-제어 발진기(VCO).
제 22 항에 있어서,
상기 공급 조절 제어 루프 회로는,
상기 제 1 공급 전류를 상기 제 1 발진기에 공급하는 제 1 트랜지스터,
상기 제 2 공급 전류를 상기 제 2 발진기에 공급하는 제 2 트랜지스터, 및
연산 증폭기 ― 상기 연산 증폭기의 출력 리드는 상기 제 1 트랜지스터의 게이트에 연결되고, 상기 제 2 트랜지스터의 게이트에 연결됨 ― 를 포함하는,
전압-제어 발진기(VCO).
제 22 항에 있어서,
상기 공급 조절 제어 루프 회로는,
게이트 및 드레인을 갖는 트랜지스터 ― 상기 드레인은 상기 제 1 발진기의 공급 전류 입력 리드에 연결됨 ― , 및
연산 증폭기 ― 상기 연산 증폭기의 출력 리드는 상기 트랜지스터의 게이트에 연결되고, 상기 연산 증폭기의 제 1 입력 리드는 상기 제어 신호 입력 도전체에 연결되고, 상기 연산 증폭기의 제 2 입력 리드는 상기 트랜지스터의 드레인에 연결됨 ― 를 포함하는,
전압-제어 발진기(VCO).
전압-제어 발진기(VCO)를 동작시키는 방법으로서,
제어 신호 입력 도전체로부터 공급 조절 제어 루프 회로로 제어 신호를 수신하는 단계,
제 1 공급 전류를 상기 공급 조절 제어 루프 회로로부터 및 제 1 발진기의 공급 전류 입력 리드에 공급하는 단계,
제 2 공급 전류를 상기 공급 조절 제어 루프로부터 및 상기 제 2 발진기의 공급 전류 입력 리드에 공급하는 단계 ― 상기 제 2 발진기는 상기 제 1 발진기에 주입-동기됨 ― , 및
잡음 전류를 우회 커패시터를 통해 상기 제 2 발진기의 공급 전류 입력 리드로부터 접지 도전체로 도통시키는 단계 ― 상기 제어 신호 입력, 상기 공급 조절 제어 루프 회로, 상기 제 1 발진기, 상기 제 2 발진기, 및 상기 우회 커패시터는 상기 VCO의 부분들임 ― 를 포함하는,
전압-제어 발진기(VCO)를 동작시키는 방법.
제 27 항에 있어서,
상기 제 1 공급 전류는 상기 제 2 공급 전류에 실질적으로 직접적으로 비례하는,
전압-제어 발진기(VCO)를 동작시키는 방법.
제 27 항에 있어서,
상기 공급 조절 제어 루프 회로는,
상기 제 1 공급 전류를 상기 제 1 발진기에 공급하는 제 1 트랜지스터,
상기 제 2 공급 전류를 상기 제 2 발진기에 공급하는 제 2 트랜지스터, 및
연산 증폭기 ― 상기 연산 증폭기의 출력 리드는 상기 제 1 트랜지스터의 게이트에 연결되고, 상기 제 2 트랜지스터의 게이트에 연결됨 ― 를 포함하는,
전압-제어 발진기(VCO)를 동작시키는 방법.
제 27 항에 있어서,
상기 VCO는 위상-동기 루프(PLL)의 부분이고,
상기 방법은,
상기 제 1 발진기로부터 발진 신호를 출력하는 단계,
상기 발진 신호를 상기 PLL의 피드백 디바이더에 공급하는 단계, 및
상기 발진 신호를 상기 제 2 발진기에 공급하는 단계를 더 포함하는,
전압-제어 발진기(VCO)를 동작시키는 방법.
전압-제어 발진기(VCO)로서,
제어 신호 입력 도전체,
공급 전류 입력 리드를 갖는 제 1 발진기,
공급 전류 입력 리드를 갖는 제 2 발진기 ― 상기 제 2 발진기는 상기 제 1 발진기에 주입-동기됨 ― , 및
상기 제어 신호 입력 도전체로부터 제어 신호를 수신하고, 제 1 공급 전류를 상기 제 1 발진기의 공급 전류 입력 리드에 공급하고, 제 2 공급 전류를 상기 제 2 발진기의 공급 전류 입력 리드에 공급하여, 상기 제 2 공급 전류가 상기 제 1 공급 전류에 실질적으로 직접적으로 비례하게 하는 수단 ― 상기 제어 신호 입력 도전체, 상기 발진기, 상기 제 2 발진기, 및 상기 수단은 상기 VCO의 부분들임 ― 을 포함하는,
전압-제어 발진기(VCO).
제 31 항에 있어서,
상기 제 1 발진기는 위상-동기 루프(PLL)의 피드백 디바이더에 공급되는 발진 신호를 출력하는,
전압-제어 발진기(VCO).
제 31 항에 있어서,
상기 VCO는 위상-동기 루프(PLL)의 루프 필터로부터 상기 제어 신호 입력 도전체를 통해 상기 제어 신호를 수신하는,
전압-제어 발진기(VCO).
제 31 항에 있어서,
상기 수단은 제 1 트랜지스터, 제 2 트랜지스터 및 연산 증폭기를 포함하고, 상기 제 1 트랜지스터는 상기 제 1 공급 전류를 상기 제 1 발진기에 공급하고, 상기 제 2 트랜지스터는 상기 제 2 공급 전류를 상기 제 2 발진기에 공급하고, 상기 연산 증폭기의 출력 리드는 상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트에 연결되는,
전압-제어 발진기(VCO).