JP2014515224A

JP2014515224A - 供給調整されたｖｃｏアーキテクチャ

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Publication number: JP2014515224A
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Inventors: ラグナサン、アシュウィン; ペドラリ−ノイ、マルツィオ; ワドーファ、サメーア
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Abstract

供給調整されたＶＣＯは、供給感度ピーキングが低減され、または供給感度ピーキングがないことを示す。ＶＣＯは発振器を含み、その供給電流は、発振器の発振周波数を制御するために調整される。ＶＣＯ入力信号は、入力信号と発振器の出力周波数との間に関連性が存在するように、供給電流を制御する。通常ならば発振器の動作に影響を及ぼす可能性がある電源雑音は、発振器の供給電流入力リード線から、バイパスキャパシタによってグランドに分流される。一例では、補助回路が、補助供給電流を発振器に供給し、それによって、供給調整制御ループ回路が供給しなければならない供給電流の量を低減する。別の例では、供給調整制御ループ回路は、主発振器に制御電流を供給するが、バイパスキャパシタは、この発振器に結合されるのではなく、主発振器に注入同期されているスレーブ発振器に結合される。

Description

本開示は、供給調整された電圧制御発振器（ＶＣＯ）アーキテクチャを利用する位相ロックループ（ＰＬＬ）に関する。

供給調整された位相ロックループ（ＰＬＬ）は、一般に、その発振周波数が、制御電圧信号などの入力制御信号によって決定され制御される電圧制御発振器（ＶＣＯ）を伴う。図１（従来技術）は、１つのそのようなＰＬＬ１の図である。ＰＬＬ１は、位相−周波数検出器（ＰＦＤ）２と、電荷ポンプ（ＣＰ）３と、ループフィルタ４と、供給調整制御ループ回路５と、バイパスキャパシタ６と、発振器７と、フィードバック分周器８とを伴う。供給調整制御ループ回路５、発振器７、およびバイパスキャパシタ６は、ともにＶＣＯ９を形成する。供給調整制御ループ回路５は、図示のように相互接続された演算増幅器１０とＰチャネル電界効果トランジスタＭ１１１とを伴う。ＰＦＤ２は、基準信号ＦＲＥＦ１２の位相とフィードバック信号ＦＤＩＶ１３の位相とを比較し、ＦＤＩＶの位相がＦＲＥＦの位相より進んでいるかまたは遅れているかに応じて、ＵＰパルスまたはＤＮパルスを出力する。電荷ポンプ３は、パルスを制御電流信号ＩＣＰ１４に変換する。制御信号ＩＣＰ１４は、ループフィルタ４によってフィルタリングされ、制御電圧信号ＶＣＴＲＬ１５に変換される。発振器の出力信号ＶＣＯ＿ＯＵＴ１６の発振周波数は入力制御電圧信号ＶＣＴＲＬ１５の関数であるので、供給調整制御ループ回路５、発振器７、およびバイパスキャパシタ６はともに、ＶＣＯを構成する。ＶＣＴＲＬ信号は、微調整信号と呼ばれることがあり、ＶＴＵＮＥで示される。発振器７は、その出力信号ＶＣＯ＿ＯＵＴ１６が、発振器に供給される供給電流ＩＣＴＲＬ１７にかなり比例する周波数を有する発振器である。信号ＶＣＴＲＬ１５が増加すると、発振器に供給される制御電流ＩＣＴＲＬ１７が増加し、このことが、発振器出力信号ＶＣＯ＿ＯＵＴ１６の発振周波数を増加させる。同様に、信号ＶＣＴＲＬ１５が減少すると、発振器に供給される制御電流ＩＣＴＲＬ１７が減少し、このことが、発振器出力信号ＶＣＯ＿ＯＵＴ１６の発振周波数を減少させる。制御ループは、ＰＦＤ２によって受信される信号ＦＤＩＶ１３の位相および周波数がＰＦＤ２によって受信される信号ＦＲＥＦ１２の周波数および位相にマッチングするように、ＶＣＯ＿ＯＵＴの周波数および位相を維持するように動作する。ＰＬＬがこの状態にあるとき、ＰＬＬがロックされていると言われる。

信号ＩＣＴＲＬ１７は、制御電圧信号ＶＣＴＲＬ１５の関数であり、かつ制御電圧信号ＶＣＴＲＬ１５だけの関数であることが望ましい。残念ながら、供給電圧導体１８における供給電圧ＶＤＤ＿ＮＯＩＳＹには、しばしば、雑音が存在する。この雑音が発振器の動作に影響を及ぼすことを許容すべきではない。供給調整制御ループ回路５は、信号ＩＣＴＲＬ１７を制御信号ＶＣＴＲＬ１５の関数として保つように動作するが、供給調整制御ループ回路は限定された帯域幅を有する。制御ループの帯域幅外の周波数である高周波数雑音ＶＤＤ＿ＮＯＩＳＹは、トランジスタＭ１１１のドレイン電流に高周波数変動を引き起こすことがある。したがって、発振器７がそのような雑音によって過度に影響を及ぼされないように、バイパスキャパシタ６は、そのような高周波数雑音をグランドに分流するために設けられる。

図２（従来技術）は、図１の回路に伴う問題を示す。線路１９は、供給雑音感度がいかに周波数に応じて変化するかを示す。電圧ＶＳは、発振器７の供給電流入力リード線におけるコモンノード上の調整された供給電圧であり、ＶＤＤ＿ＮＯＩＳＹは、供給電圧導体１８上の雑音の多い供給電圧である。制御電圧信号ＶＣＴＲＬ１５から調整された供給電圧ＶＳまでの供給調整ループは、周波数Ｆ１およびＦ２において２つの極を有する。周波数Ｆ１における支配的な極は、トランジスタＭ１１１に関連する寄生キャパシタンスと演算増幅器１０の出力抵抗とに起因する。この支配的な極は、演算増幅器の供給調整制御ループ回路がもはや供給電圧雑音を十分に除去しない、上側の周波数境界を決定する。演算増幅器の供給調整制御ループは、周波数Ｆ１より低い周波数に対して比較的十分に電源雑音を除去するが、周波数Ｆ１より高い周波数に対しては、あまり十分に電源雑音を除去しない。Ｆ１は、ほぼ１／２π（ＲＯＵＴ＊ＣＰ）に等しく、ここでＲＯＵＴは演算増幅器１０の出力抵抗であり、ＣＰはトランジスタＭ１に関連する実効寄生キャパシタンス（effective parasitic capacitance）である。

バイパスキャパシタ６と発振器７の実効抵抗とに起因して、周波数Ｆ２における非支配的な極が存在する。周波数Ｆ２より上では、バイパスキャパシタ６は、供給電圧雑音をグランドに分流することにおいて比較的十分に作動するが、周波数Ｆ２より下では、バイパスキャパシタ６は雑音をあまり分流しない。Ｆｒｅｇは、演算増幅器の単位利得帯域幅である。Ｆ２は、ほぼ１／２π（ＲＶＣＯ＊ＣＢＹＣＡＰ）であり、ここでＲＶＣＯはリング発振器の実効抵抗であり、ＣＢＹＣＡＰはバイパスキャパシタ６のキャパシタンスである。低周波数において良好な電源除去を達成するために、演算増幅器１０の利得は全体的に最大化され、そのことがＲＯＵＴ＞＞ＲＶＣＯをもたらす。これによってＦ１＜Ｆ２となり、図２に示すように、供給雑音感度伝達関数（ＶＳ（ｓ）／ＶＤＤ＿ＮＯＩＳＹ（ｓ））においてピーキング２１がもたらされる。

図２に示すように、Ｆ１とＦ２との間にギャップ２０が存在し、そこでは、全体的な供給調整回路は供給電圧雑音を十分に除去しない。この電圧供給雑音の不十分な除去は、供給雑音感度「ピーキング」と呼ばれ、矢印２１で表される。支配的な極の周波数Ｆ１は、ソース−ゲート寄生キャパシタンス２２およびゲート−ドレイン寄生キャパシタンス２３など、トランジスタＭ１１１の寄生キャパシタンスと、演算増幅器１０の出力抵抗とによって決定される。これらの寄生キャパシタンスをより小さくすることによって支配的な極の周波数Ｆ１が増加することができ、これらの寄生キャパシタンスは、トランジスタ１１をより小さくすることによってより小さくなり得る。残念ながら、トランジスタ１１は、必要な電流信号ＩＣＴＲＬ１７を発振器７に供給するのに十分なだけ大きくなければならない。演算増幅器１１の出力抵抗は、同様に、支配的な極の周波数Ｆ１を増大させるために小さくなり得るが、このことが、低周波数において供給雑音感度を増大させる。そのような理由によって、支配的な極の周波数Ｆ１は、一般に、Ｆ１とＦ２のギャップ２０を閉じるために望まれる程度には増加され得ない。第２に、バイパスキャパシタ６に起因する周波数Ｆ２は、一般に、Ｆ１とＦ２のギャップ２０を排除するのに十分には減少され得ない。Ｆ２がどれだけ低くなり得るかの１つの限界は、より大きいバイパスキャパシタを実現するために必要な集積回路面積の量である。別の限界は、供給調整ループの安定性である。非支配的な極が、供給調整ループの支配的な極の周波数に近すぎる周波数になると、供給調整ループの安定性が劣化する。

図３（従来技術）は、図１の回路の問題点のいくつかを克服するＰＬＬ回路２４の図である。発振器７のレプリカ２５は、発振器７の電流−電圧特性（Ｉ−Ｖ特性）に類似する低周波数Ｉ−Ｖ特性を有する。この場合のレプリカ２５は、ダイオード接続Ｎチャネルトランジスタ２７と並列接続されたダイオード接続Ｐチャネルトランジスタ２６を伴う。これらのトランジスタは、レプリカ２５のＩ−Ｖ特性が発振器７のＩ−Ｖ特性に類似するようにサイズ決定される。図３の回路２４において、供給調整制御ループ回路５のトランジスタＭ１１１のゲートは、第２のトランジスタＭ２２８のゲートに接続される。したがって、供給調整制御ループ回路５は、トランジスタＭ１１１を使用して調整することができ、また同時に、トランジスタＭ２２８を介して主発振器７に電流ＩＣＴＲＬ２９を供給することもできる。バイパスキャパシタ６は、もはや、演算増幅器の供給調整制御ループ５には存在しない。したがって、バイパスキャパシタ６のサイズは、供給調整ループの安定性に影響を及ぼすことなく、供給雑音感度ピーキングを軽減するために増大され得る。

図４（従来技術）は、図３の回路に伴う問題点を示す図である。破線１９は、図１の回路の周波数に応じて供給雑音感度がいかに変化するかを示しており、一方実線３１は、図３の回路の周波数に応じて供給雑音感度がいかに変化するかを示している。縦の破線３２、３３および３４はそれぞれ、図１の回路のＦ１、Ｆ２およびＦｒｅｇを示し、一方、縦の破線３５、３６および３７はそれぞれ、図３のレプリカ回路のＦ１、Ｆ２およびＦｒｅｇを示す。図１の回路と比較して、周波数Ｆ１は、トランジスタＭ２に関連する追加の寄生キャパシタンスに起因して低下する。図１の回路と比較して、キャパシタ６は、供給調整ループの外にあり、したがってより大きくされ得るので、レプリカ回路の周波数Ｆ２は減少され得る。Ｆ２は、Ｆ１に非常に近くなり得るかまたはＦ１よりも低くなり得るので、供給雑音感度ピーキングはほとんどまたはまったく存在しない。しかしながら、レプリカ２５のＩ−Ｖ特性は、発振器７のＩ−Ｖ特性に正確にはマッチングし得ない。この不正確なマッチングは、図示のように、低周波数において供給雑音感度を増大させるように働く。矢印３９は、主にレプリカと発振器との不正確なマッチングに起因する、低周波数において増大した供給雑音感度を表す。

図３の回路に関連する別の問題点は、レプリカトランジスタ２６および２７自体からの低周波数雑音（１／ｆ雑音など）が、ＩＣＴＲＬ内に低周波数変動を生じることである。このことは、いくつかのアプリケーションでは重要な仕様である、リング発振器７の近接位相雑音を増加させることがある。レプリカトランジスタ２６および２７による雑音寄与が、ＶＳにおける変動を生じる。供給調整制御ループ５は、修正電圧をトランジスタＭ１およびＭ２のゲートに印加することによって、この変動を補償することを試行する。しかしながら、トランジスタＭ２のゲートに印加される修正電圧は、実際には、ＩＣＴＲＬ内に望ましくない低周波数変動を生じる。これは、この場合の雑音源が、レプリカと発振器の両方に共通する供給雑音とは違って、レプリカデバイスそのものであるからである。これは、供給調整制御ループ５の帯域幅内の周波数においてのみ、問題となる。高周波数において、バイパスキャパシタ６は、雑音電流をグランドに分流する。

図５（従来技術）は、図３の回路に伴う低周波数雑音の問題を示す簡略図である。電流源記号３８は、レプリカ２５による雑音電流ＩＮＯＩＳＥ＿ＲＥＰＬＩＣＡを表す。この雑音電流は、低周波数成分ＩＮＯＩＳＥ＿ＲＥＰＬＩＣＡ（ＬＦ）および高周波数成分ＩＮＯＩＳＥ＿ＲＥＰＬＩＣＡ（ＨＦ）の２つの成分を有する。演算増幅器１０を伴う供給調整制御ループは、合計電流ＩＲＥＰＬＩＣＡ＋ＩＮＯＩＳＥ＿ＲＥＰＬＩＣＡを供給する。ＩＣＴＲＬは、発振器７に供給されるときの大きさＫ＊ＩＲＥＰＬＩＣＡの所望の制御電流であり、ここでトランジスタＭ２はトランジスタＭ１よりもＫ倍大きい。トランジスタＭ２は、トランジスタＭ１よりもＫ倍大きいので、雑音電流ＩＮＯＩＳＥ＿ＲＥＰＬＩＣＡは、トランジスタＭ２によって供給される電流がＩＣＴＲＬ＋Ｋ＊ＩＮＯＩＳＥ＿ＲＥＰＬＩＣＡになるように、トランジスタＭ２によって増大される。バイパスキャパシタ６は、高周波数雑音をグランドに分流し得るが、低周波数雑音をグランドに分流しない。バイパスキャパシタ６は、トランジスタＭ２によって電流出力のＫ＊ＩＮＯＩＳＥ＿ＲＥＰＬＩＣＡ（ＨＦ）成分をグランドに分流し、残りのＫ＊ＩＮＯＩＳＥ＿ＲＥＰＬＩＣＡ（ＬＦ）が発振器７に流入するのを放置する。増大されたレプリカ雑音のこの低周波数成分は、発振器７によって出力される信号内にジッタと位相雑音とを引き起こす。

供給調整されたＶＣＯは、供給雑音感度伝達関数において低減されたピーキングを示す。供給調整されたＶＣＯは、発振器の発振周波数を制御するために、供給電流が調整される発振器を含む。ＶＣＯ入力信号（この信号はＶＣＴＲＬまたはＶＴＵＮＥと示されることがある）は、発振器の入力信号と発振周波数との間に関連性が存在するように、発振器に供給される供給電流を制御する。通常ならば発振器の動作に影響を及ぼす可能性がある電源雑音は、発振器の供給電流入力リード線から離れて、バイパスキャパシタによってグランド導体に分流される。

第１の新規な態様では、補助供給電流回路が、補助供給電流ＩＡＳＵＰを発振器に供給し、それによって、供給調整制御ループ回路が発振器を制御するために供給しなければならない供給電流ＩＣＬの量を低減する。供給調整制御ループ回路が供給しなければならない供給電流ＩＣＬの量が低減されるので、その回路を通して供給電流ＩＣＬが供給される供給調整制御ループ回路内のトランジスタは、サイズを縮小され得る。このトランジスタのサイズの縮小によって、供給調整ループ内の極に（周波数Ｆ１において）生じる寄生が低減される。このトランジスタ内の寄生を低減することによって、この極の周波数Ｆ１が増大し、設計者が、Ｆ２におけるバイパスキャパシタによる極を支配的な極として処理することによって供給調整ループを補償することを可能にする。バイパスキャパシタのキャパシタンスは、ループの安定性に悪影響を及ぼすことなく増大され得る。このことは、供給感度伝達関数ＶＳ（ｓ）／ＶＤＤ＿ＮＯＩＳＹ（ｓ）内のピーキングを低減するように働く。

第１の新規な態様の第１の実施形態では、補助供給電流回路は、レプリカ負荷（発振器によって示される負荷のレプリカ）と、レプリカ負荷に供給電流を供給するための補助供給調整制御ループ回路とを含む。レプリカ負荷のための供給調整制御ループ回路が、補助供給電流ＩＡＳＵＰを出力する。この場合、補助供給電流ＩＡＳＵＰは、主供給調整制御ループ回路によって供給される供給電流ＩＣＬに実質的に正比例する。

第１の新規な態様の第２の実施形態では、補助供給電流回路は、デジタル制御の電流源である。デジタル制御の電流源に供給されるマルチビットデジタル制御信号は、補助供給電流ＩＡＳＵＰの大きさを決定する。デジタル制御の電流源は、ＶＣＯの周波数動作範囲にわたって補助供給電流ＩＡＳＵＰの供給電流ＩＣＬに対する比が実質的に一定になるように制御される。

第２の新規な態様では、供給調整制御ループ回路は、マスター発振器に制御電流を供給する。次いで、マスター発振器の出力が、ＰＬＬ制御ループを閉じるために使用される。しかしながら、供給調整されたＶＣＯのバイパスキャパシタは、このマスター発振器の供給電流入力リード線に結合されるのではなく、スレーブ発振器に結合される。次いで、スレーブ発振器の出力は、ＣＰＵまたはＲＦシンセサイザまたは別の回路など、外部回路をクロック制御するために使用される。スレーブ発振器は、マスター発振器に注入同期される。バイパスキャパシタは、主ＰＬＬフィードバック制御ループの外にあるので、バイパスキャパシタのキャパシタンスは、主ＰＬＬループの安定性に影響を及ぼすことなく増大され得る。ここでは、供給雑音感度は、総合的ＰＬＬループ安定性に影響を及ぼすことなくバイパスキャパシタのキャパシタンスを増大することによって最小化され得る。バイパスキャパシタがマスター発振器の両端に設けられると、バイパスキャパシタは、周波数＝１／２π（ＲＶＣＯ＊ＣＢＹＣＡＰ）においてＰＬＬループ伝達関数における極をもたらし、ここでＲＶＣＯはマスター発振器の実効抵抗であり、ＣＢＹＣＡＰはバイパスキャパシタの値である。バイパスキャパシタは、主ＰＬＬフィードバック制御ループの外にあるので、バイパスキャパシタのキャパシタンスＣＢＹＣＡＰは、集積回路領域の制約によってのみ制限される。

上記は概要であり、したがって当然、詳細の簡略化、一般化および省略を含んでおり、したがって、概要はいかなる形でも例示的なものに過ぎず、限定的なものではないことを当業者は諒解されたい。特許請求の範囲のみによって定義される、本明細書で説明するデバイスおよび／またはプロセスの他の態様、発明的特徴、および利点は、本明細書に記載する非限定的な詳細な説明において明らかになるであろう。

（従来技術）第１のタイプの従来の供給調整された電圧制御発振器（ＶＣＯ）を使用するＰＬＬの図。（従来技術）図１の供給調整されたＶＣＯの動作を示す図。（従来技術）第２のタイプの従来の供給調整された電圧制御発振器（ＶＣＯ）を使用するＰＬＬの図。（従来技術）図３の供給調整されたＶＣＯの動作を示す図。（従来技術）図３の回路に伴う低周波数雑音の問題を示す簡略図。第１の新規な態様による供給調整されたＶＣＯを使用するＰＬＬの図。図６の供給調整されたＶＣＯの動作を示す図。図６の回路になぜ、図３の回路に関連する低周波数雑音の問題がないかを示す図。第１の新規な態様による、図６のＰＬＬの第１の実施形態の図。第１の新規な態様による、図６のＰＬＬの第２の実施形態の図。図９の第１の実施形態および図１０の第２の実施形態において、合計供給電流ＩＣＴＲＬに対して補助供給電流ＩＡＳＵＰがいかに変化するかを示す図。図６の第１の新規な態様による方法２００のフローチャート。ＰＬＬのＶＣＯが、第２の新規な態様による、マスター発振器に注入同期されるスレーブ発振器を伴うＰＬＬの図。図１３の供給調整されたＶＣＯの動作を示す図。図１３の第２の新規な態様による方法３００のフローチャート。

図６は、第１の新規な態様による、供給調整されたＶＣＯ５９を伴う位相ロックループ（ＰＬＬ）５０の図である。ＰＬＬ５０は、位相−周波数検出器（ＰＦＤ）５１と、電荷ポンプ（ＣＰ）５２と、ループフィルタ５３と、供給調整制御ループ回路５４と、バイパスキャパシタ５５と、補助供給電流回路５６と、発振器５７と、フィードバック分周器５８とを含む。供給調整制御ループ回路５４、発振器５７、およびバイパスキャパシタ５５がともに、供給調整されたＶＣＯ５９を形成する。

ＰＦＤ５１は、基準信号ＦＲＥＦ６２の位相とフィードバック信号ＦＤＩＶ６３の位相とを比較し、ＦＤＩＶの位相がＦＲＥＦの位相より進んでいるかまたは遅れているかに応じて、ＵＰパルスまたはＤＮパルスを出力する。電荷ポンプ５２は、パルスを制御電流信号ＩＣＰ６４に変換する。制御信号ＩＣＰ６４は、ループフィルタ５３によってフィルタリングされ、制御電圧信号ＶＣＴＲＬ６５に変換される。ＶＣＴＲＬ信号は、微調整信号と呼ばれ、ＶＴＵＮＥで示されることがある。発振器の出力信号ＶＣＯ＿ＯＵＴ６６の発振周波数は入力制御電圧信号ＶＣＴＲＬ６５の関数であるので、供給調整制御ループ回路５４、発振器５７、補助供給電流回路５６、およびバイパスキャパシタ５５はともに、ＶＣＯを構成する。ＰＬＬが動作するにつれて、ＰＦＤ５１によって受信された信号ＦＤＩＶ６３の位相がＰＦＤ５１によって受信された基準信号ＦＲＥＦ６２の位相にマッチングしてロックされるように、制御電圧信号ＶＣＴＲＬ６５の電圧が、信号ＶＣＯ＿ＯＵＴ６６の位相を調整するように調整される。

図示の例の発振器５７は、インバータのリングから構成されるリング発振器である。発振器５７は、供給電流入力リード線６８を介して制御電流ＩＣＴＲＬ６７を受信する。発振器５７の図は、簡略図である。制御電流ＩＣＴＲＬ６７は、図示のリングのすべてのインバータにではなく発振器の一部にだけ供給され得る。発振器の出力信号ＶＣＯ＿ＯＵＴ６６は、発振器に供給される供給電流ＩＣＴＲＬ６７の大きさにかなり正比例する周波数を有する。信号ＶＣＴＲＬ６５が増加すると、発振器５７に供給される制御電流ＩＣＴＲＬ６７も増加し、電流ＩＣＴＲＬ６７のこの増加によって、発振器出力信号ＶＣＯ＿ＯＵＴ６６の発振周波数が増加する。同様に、信号ＶＣＴＲＬ６５が減少すると、発振器５７に供給される制御電流ＩＣＴＲＬ６７が減少し、このことによって、発振器出力信号ＶＣＯ＿ＯＵＴ６６の発振周波数が減少する。

供給調整制御ループ回路５４は、図示のように相互接続された演算増幅器６０とＰチャネル電界効果トランジスタＭ１６１とを含む。供給調整制御ループ回路５４の演算増幅器６０は、非反転入力リード線６９と、反転入力リード線７０と、出力リード線７１とを有する。出力リード線７１は、トランジスタ６１のゲート７２に結合される。トランジスタ６１のソース７３は、供給電圧導体７４に結合される。ＤＣ供給電圧ＶＤＤ＿ＮＯＩＳＹが、供給電圧導体７４上に存在する。トランジスタ６１のドレイン７５は、演算増幅器６０の非反転入力リード線６９に結合され、また発振器５７の供給電流入力リード線６８に結合される。制御電圧信号ＶＣＴＲＬ６５は、制御信号入力導体７６を介してループフィルタ５３から、演算増幅器６０の反転入力リード線７０上で受信される。供給調整制御ループ回路５４は、トランジスタ６１のドレイン７５から第１の供給電流ＩＣＬ７７を出力する。

バイパスキャパシタ５５は、発振器５７の供給電流入力リード線６８とトランジスタ６１のドレイン７５とに結合されている第１のリード線７８を有する。バイパスキャパシタ５５は、グランド導体８０に結合される第２のリード線７９を有する。バイパスキャパシタ５５は、それが、高周波数雑音電流８１をグランド導体８０に導通し得るように結合される。

補助供給電流回路５６は、ここでは補助供給電流ＩＡＳＵＰ８２と呼ばれる第２の供給電流を出力する回路である。供給電流ＩＡＳＵＰ８２は、第１の供給電流ＩＣＬ７７と結合して、次には、供給電流入力リード線６８を介して発振器５７に供給される供給制御電流ＩＣＴＲＬ６７を形成する。ＩＣＬとＩＡＳＵＰとが組み合わされた電流の雑音成分は、この雑音成分が発振器５７に影響を及ぼさないように、バイパスキャパシタ５５によってグランド導体８０に導通され得る。以下でより詳細に説明するように、電流ＩＡＳＵＰ８２は、ＶＣＯ５９の動作の周波数範囲にわたって、電流ＩＣＬ７７に実質的に比例する。たとえば、ＶＣＯ５９の動作の周波数の増加に起因して電流ＩＣＬ７７が増加する場合、電流ＩＣＬ７７の電流ＩＡＳＵＰ８２に対する比が、ＶＣＯ５９の動作の周波数の増加にかかわらず実質的に一定のままであるように、電流ＩＡＳＵＰ８２も増加する。同様に、ＶＣＯ５９の動作の周波数の減少に起因して電流ＩＣＬ７７が減少する場合、電流ＩＣＬ７７の電流ＩＡＳＵＰ８２に対する比が、ＶＣＯ５９の動作周波数の増加にかかわらず実質的に一定のままであるように、電流ＩＡＳＵＰ８２も減少する。

発振器５７に供給される供給電流ＩＣＴＲＬ６７のすべてが、供給調整制御ループ回路５４から電流ＩＣＬ７７の形態で供給される必要はないので、トランジスタ６１のサイズは、補助供給電流ＩＡＳＵＰ８２が設けられていない場合よりも小さくされ得る。トランジスタ６１のサイズを縮小することは、ゲート−ソースキャパシタンス８３とゲート−ドレインキャパシタンス８４とを含めてトランジスタ６１の寄生を低減するのに役立つ。一実施形態では、ＶＣＯ制御電流ＩＣＴＲＬ６７の大部分が、補助供給電流回路５６によって供給される。トランジスタ６１の寄生のこの低減に起因して、トランジスタＭ１６１に関連する寄生キャパシタンスと演算増幅器６０の出力抵抗とによる極の周波数Ｆ１は、図１（従来技術）の従来の回路の周波数Ｆ１と比較して増大する。バイパスキャパシタ５５によるＦ２における極は、ここでは、供給調整ループ内の支配的な極となる。このことは、設計者が、バイパスキャパシタ５５のサイズを大きくすることを可能にし、それにより、供給雑音伝達関数のピーキングを引き下げながら、同時に供給調整ループを安定させる。

一例では、バイパスキャパシタ５５は２０ｐＦのキャパシタであり、ＶＣＯおよびＰＬＬの性能要件が満たされるように十分な雑音をグランドに分流するのに足りるサイズである。第２の供給電流ＩＡＳＵＰ８２は、０．５ＧＨｚ〜１．０ＧＨｚのＶＣＯの周波数動作範囲全体にわたって、第１の供給電流ＩＣＬ７７の４倍の大きさプラスまたはマイナス２０パーセントである。

図７は、図６の回路の供給雑音感度を示す図である。電圧ＶＳは、発振器５７の供給電流入力リード線６８におけるコモンノード８９上の電圧である。電圧ＶＤＤ＿ＮＯＩＳＹは、供給電圧導体７４上の供給電圧である。破線１９は、図１の従来回路において周波数に応じて供給雑音感度がいかに変化するかを示しており、一方実線８５は、図６の回路において周波数に応じて供給雑音感度がいかに変化するかを示している。縦の破線３２、３３および３４はそれぞれ、図１の回路のＦ１、Ｆ２およびＦｒｅｇを示し、一方、縦の破線８６、８７および８８はそれぞれ、図６の回路のＦ１、Ｆ２およびＦｒｅｇを示す。Ｆ２は、バイパスキャパシタ５５による極の周波数である。周波数Ｆ２の上では、バイパスキャパシタは、供給電圧雑音をグランドに分流することにおいて比較的十分に働く。従来の回路のバイパスキャパシタのサイズと比較してバイパスキャパシタ５５のサイズは大きくされるので、周波数Ｆ２は、図１（従来技術）の従来の回路と比較して引き下げられる。このことは、供給調整ループ安定性に悪影響を及ぼすことなく実施され得る。というのは、供給調整制御ループ回路５４による周波数Ｆ１における極は、周波数において上方に移動され、そこでは非支配的な極となるからである。演算増幅器６０が駆動しなければならないトランジスタによる演算増幅器６０の負荷は、図１および図３の従来技術の回路内の対応する演算増幅器の負荷と比較して、図６の回路内で低減されるので、Ｆ１の周波数は、図１（従来技術）の従来の回路および図３（従来技術）の従来の回路の周波数Ｆ１と比較して高められる。図３の従来技術の回路は、図３の供給調整ループの演算増幅器の出力に負荷をかける、２つのトランジスタＭ１およびＭ２、ならびにそれらに関連する組み合わされた寄生キャパシタンスを伴うのに対して、図６の回路では、演算増幅器６０は、１つのトランジスタＭ１６１を駆動する必要があるのみである。その上、このトランジスタ６１のサイズは、図１の回路のトランジスタＭ１１１のサイズおよび図３のトランジスタＭ２のサイズと比較して縮小され得る。したがって、周波数Ｆ１８７は、図４の図の周波数Ｆ１３５よりも周波数が高いことを図７に示す。周波数Ｆ２は周波数Ｆ１よりも低いので、またＦ２とＦ１における２極間の周波数の間隔は大幅であるので、矢印９０で示す供給雑音感度「ピーキング」はほとんどまたはまったくない。図３の従来の回路に関連するレプリカマッチングの問題は存在しないので、図６の回路は、図３の回路と比較してより良好な低周波数供給雑音除去を有する。図６の回路では、主供給調整ループは、補助回路５６内の雑音要因によって生じる補助電流ＩＡＳＵＰ８２のどんな低周波数変動をも補償するために、第１のサポート電流ＩＣＬ７７を調整する。補助電流ＩＡＳＵＰ内のすべての高周波数変動が、バイパスキャパシタ５５によってグランドに分流される。

図８は、図６のＰＬＬ回路５０になぜ、図３の従来技術のＰＬＬ２４に関連する低周波数雑音問題がないかを示す簡略図である。発振器５７のレプリカを含み得る補助供給電流回路５６によってもたらされる雑音は、ＩＡＵＸ＿ＮＯＩＳＥで示される。この雑音電流は、低周波数成分ＩＡＵＸ＿ＮＯＩＳＥ（ＬＦ）と高周波成分ＩＡＵＸ＿ＮＯＩＳＥ（ＨＦ）とを有する。所望の補助出力電流ＩＡＵＸおよびこの雑音電流ＩＡＵＸ＿ＮＯＩＳＥが、補助供給電流回路５６によってＶＳノード８９上に出力される。バイパスキャパシタ５５は、高周波数成分ＩＡＵＸ＿ＮＯＩＳＥ（ＨＦ）をグランド導体８０に分流する。供給調整制御ループ５４は、低周波数においてノード８９の電圧を十分に調整し、したがって、補助供給電流回路５６からの低周波数雑音成分ＩＡＵＸ＿ＮＯＩＳＥ（ＬＦ）は、供給調整制御ループ５４によって補償される。発振器５７と、補助回路５６の一部であり得る任意のレプリカとの間のすべての不整合は、電流ＩＡＵＸ＿ＮＯＩＳＥ内のＤＣまたは低周波数の外乱としてモデル化され得る。このＤＣまたは低周波数の外乱は、供給調整制御ループ５４によって補償される。したがって、補助供給電流雑音が実質的にない電流ＩＣＴＲＬ６７が、供給電流入力リード線６８を介して発振器５７に供給される。供給電流入力リード線６８は、実際は、ノード８９の一部である。電流ＩＣＬ７７およびＩＡＳＵＰ８２がこのノードに流入し、電流ＩＣＴＲＬ６７およびＩＡＵＸ＿ＮＯＩＳＥ（ＨＦ）８１がこのノードから流出する。

図９は、図６の一般化されたＰＬＬ回路５０の第１の実施形態１０１の回路図である。第１の実施形態１０１の場合は、補助供給電流回路５６は、レプリカ負荷１０２と、演算増幅器１０３と、第１のＰチャネルトランジスタ１０４と、第２のＰチャネルトランジスタ１０５とを含む。レプリカ負荷１０２は、発振器５７の電流−電圧特性（Ｉ−Ｖ特性）を実質的に複製するＩ−Ｖ特性を有する。第１のトランジスタ１０４は、第２のトランジスタ１０５の４分の１のサイズである。演算増幅器１０３の反転入力リード線１０６は、制御信号ＶＣＴＲＬを受信するように結合される。演算増幅器１０３の非反転入力リード線１０７は、第１のトランジスタ１０４のドレイン１０９に結合される。演算増幅器１０３の出力リード線１０８は、第１のトランジスタ１０４のゲート１１０と、第２のトランジスタ１０５のゲート１１１とに結合される。トランジスタ１０４のソース１１２およびトランジスタ１０５のソース１１３は、供給電圧導体７４に結合される。この供給電圧導体７４は、供給電流を主供給調整制御ループ５４に供給するのと同じ供給電圧導体７４である。第２のトランジスタ１０５のドレイン１１４は、補助供給電流ＩＡＳＵＰ８２を出力する。レプリカ負荷１０２は、供給入力リード線１１５を介して電流を受ける。

一例では、レプリカ負荷１０２は、図示の、ダイオード接続Ｎチャネルトランジスタに並列接続されたダイオード接続Ｐチャネルトランジスタを伴う。これら２つのトランジスタは、これらの並列接続されたトランジスタの両端のＩ−Ｖ特性が、発振器５７のＩ−Ｖ特性を近似するようにサイズ決定される。別の例では、レプリカ負荷１０２は、実際は、複製された発振器５７の拡縮されたバージョンである。代替として、適切なレプリカ負荷を作る他の方法が、レプリカ負荷１０２を実現するために使用され得る。

図１０は、図６の一般化されたＰＬＬ回路５０の第２の実施形態１２０の回路図である。第２の実施形態１２０の場合、補助供給電流回路５６は、デジタル制御電流源を含む。図示の例のデジタル制御電流源は、３つのバイナリ加重電流源１２１−１２３と３つの対応するスイッチ１２４−１２６とを含む。デジタル制御電流源による電流出力の量は、補助供給電流ＩＡＳＵＰ８２である。電流ＩＳＳＵＰ８２の大きさは、導体１２８を介して補助供給電流回路上で受信されるマルチビットデジタル信号１２７の３ビットデジタル値によって決定される。一例では、ＶＣＯ５９は、ＲＦ受信機のローカル発振器のＰＬＬ内にあり、マルチビットデジタル信号１２７は、適宜ダウンコンバートするために受信機をチューニングするデジタルベースバンドプロセッサ回路によって供給される。ＶＣＯ５９は、たとえば、ＲＦトランシーバの集積回路上に配設されてよい。デジタルベースバンドプロセッサ回路は、デジタルベースバンドプロセッサ集積回路の一部である。デジタルベースバンドプロセッサ回路は、デジタルベースバンドプロセッサ集積回路からＲＦトランシーバ集積回路まで直列バスを介してチューニング情報を送信し、このチューニング情報は、ＩＡＳＵＰ８２の大きさを設定するマルチビットデジタル信号１２７を含む。デジタル制御電流源は、電流ＩＣＬ７７の電流ＩＡＳＵＰ８２に対する比が、ＶＣＯ５９の動作周波数範囲にわたって実質的に一定のままであるように制御される。補助供給電流回路５６は発振器５７によって要求される電流ＩＣＴＲＬ６７の一部を供給するので、トランジスタ６１のサイズが縮小され得、バイパスキャパシタ５５のキャパシタンスが、図１の従来のＶＣＯと比較して増加され得る。トランジスタＭ１６１および補助供給電流回路５６のデジタル制御電流源は、デジタル制御電流源のソース抵抗ＲＤＡＣ（ＶＤＤ導体７４からデジタル制御電流源の出力リード線までデジタル制御電流源を通る抵抗）は、トランジスタＭ１のソース抵抗ＲＯＵＴＭ１（ＶＤＤ導体７４からトランジスタＭ１のドレインまでトランジスタＭ１を通る抵抗）よりもずっと大きくなるようにサイズを決められる。

図１１は、補助供給電流ＩＡＳＵＰ８２がいかに、発振器５７に供給される合計供給電流ＩＣＴＲＬ６７に対して変化するかを示す図である。ＶＣＯ５９の動作周波数範囲は、０．５ＧＨｚの下限周波数１５０から１ＧＨｚの上限周波数１５１まで延びる。線１５２は、発振器５７に供給される供給電流ＩＣＴＲＬ６７を表す。滑らかな線１５３は、図９の第１の実施形態の場合の補助供給電流ＩＡＳＵＰ８２を表す。階段ステップの線１５３は、図１０の第２の実施形態の場合の補助供給電流ＩＡＳＵＰ８２を表す。

図１２は、図６の第１の新規な態様による方法２００のフローチャートである。雑音電流が、発振器の供給電流入力リード線からグランド導体にキャパシタを通して導通される（ステップ２０１）。一例では、雑音電流は高周波数雑音電流８１であり、キャパシタはバイパスキャパシタ５５である。このバイパスキャパシタ５５は、発振器５７の供給電流入力リード線６８（ノード８９）からグランド導体８０に高周波数雑音電流８１を導通する。供給調整制御ループ回路は、発振器の供給電流入力リード線に供給電流ＩＣＬを供給する（ステップ２０２）。一例では、供給調整制御ループ回路は回路５４であり、この回路５４は、ノード８９と、発振器５７の供給電流入力リード線６８とに電流ＩＣＬ７７を供給する。補助供給電流ＩＡＳＵＰはまた、発振器の供給電流入力リード線にも供給される（ステップ２０３）。一例では、補助供給電流回路５６は、発振器５７の供給電流入力リード線６８におけるノード８９にＩＡＳＵＰ電流８２を供給する。低周波数雑音供給電圧導体７４がある場合、この雑音は、供給調整制御ループ回路５４によって除去される。高周波数雑音が供給調整制御ループ回路５４を通過する場合、この高周波数雑音のほとんどまたはすべてが、雑音電流８１の形で、供給電流入力リード線６８（ノード８９）からグランド導体８０にキャパシタ５５によって導通される。トランジスタ６１のドレイン、バイパスキャパシタ５５の一方の板、および供給電流入力リード線６８は、実際にはともに、１つのコモン加算ノード８９を形成する。電流７７および８２がこのノードに流入し、電流６７および８１がこのノードから流出する。

図１３は、第２の新規な態様による供給調整されたＶＣＯを伴うＰＬＬ１６０の図である。ＰＦＤ５１、ＣＰ５２、ループフィルタ５３、およびフィードバック分周器５８は、上記で説明した第１および第２の実施形態と同じであり、同じ機能を有する。ＰＬＬの供給調整されたＶＣＯ５９は、供給調整制御ループ回路１６１と、バイパスキャパシタ５５と、マスター発振器１６２と、インジェクタ１６３と、スレーブ発振器１６４とを含む。マスター発振器１６２の出力リード線１６５上の出力信号ＶＣＯ＿ＯＵＴ６６は、スレーブ発振器１６４がマスター発振器１６２に注入同期されるように、インジェクタ１６３を介してスレーブ発振器１６４の入力リード線１６６に供給される。供給調整制御ループ回路１６１は、マスター発振器１６２の供給電流入力リード線１６８に第１の供給電流ＩＣＴＲＬＭ１６７を供給する。供給調整制御ループ回路１６１はまた、第２の供給電流ＩＣＬ１６９を出力する。バイパスキャパシタ５５は、供給電流ＩＣＬ１６９の高周波数雑音成分１７０をグランド導体８０に導通する。供給電流ＩＣＴＲＬＳ１７１の残りの量が、スレーブ発振器１６４の供給電流入力リード線１７２に供給される。

供給調整制御ループ回路１６１は、演算増幅器１７３と、第１のＰチャネルトランジスタ１７４と、第２のＰチャネルトランジスタ１７５とを含む。演算増幅器１７３の反転入力リード線１７６は、ループフィルタ５３から制御信号入力導体７６を介して制御信号ＶＣＴＲＬ６５を受信する。演算増幅器１７３の非反転入力リード線１７７は、第１のＰチャネルトランジスタ１７４のドレイン１７８に結合される。演算増幅器１７３の出力リード線１７９は、第１のトランジスタ１７４のゲート１８０と、第２のトランジスタ１７５のゲート１８１とに結合される。第１のトランジスタ１７４のソース１８２は供給電圧導体７４に結合され、第２のトランジスタ１７５のソース１８３もまた供給電圧導体７４に結合される。制御電流ＩＣＴＲＬＭ１６７は、第１のトランジスタ１７４のドレイン１７８から供給される。制御電流ＩＣＬ１６９は、第２のトランジスタ１７５のドレイン１８４から供給される。

動作時、演算増幅器１７３と第１のトランジスタ１７４とを伴う供給調整制御ループ回路１６１の第１の部分が、マスター発振器１６２の供給電流入力リード線１６８に、調整された電流ＩＣＴＲＬＭ１６７を供給する。マスター発振器１６２からの出力信号ＶＣＯ＿ＯＵＴ６６が、導体１８５を介してフィードバック分周器５８にＶＣＯ＿ＯＵＴ信号を供給することによってＰＬＬ制御ループを閉じるために使用される。フィードバック分周器５８は、信号ＶＣＯ＿ＯＵＴを分周し、得られた信号ＦＤＩＶ６３をＦＰＤ５１に供給する。供給調整制御ループ回路１６１は、フィードバック信号ＦＤＩＶの位相がＰＤＦ５１の入力における基準信号ＦＲＥＦ６２と同相になってその基準信号にロックされるように、ＩＣＴＲＬＭ電流１６７を調整する。一方、スレーブ発振器１６４によって出力される信号ＶＣＯ＿ＯＵＴ＿Ｓ１８６は、導体１８７を介してＣＰＵまたはＲＦシンセサイザまたは別の回路に供給されるクロック信号である。信号ＶＣＯ＿ＯＵＴ＿Ｓ１８６は、フィードバックの目的のためには使用されない。スレーブ発振器１６４はマスター発振器１６２に注入同期されているので、その出力周波数は、マスター発振器１６２の発振周波数の整数倍または約数である。バイパスキャパシタ５５は、主ＰＬＬループの外にあるので、バイパスキャパシタ５５のキャパシタンスは、主ＰＬＬループの安定性に影響を及ぼすことなく増大され得る。電源雑音感度は、全体的なＰＬＬループ安定性に影響を及ぼすことなくバイパスキャパシタ５５のキャパシタンスを増加することによって最小化され得、このことは、図１の従来技術のアーキテクチャでは不可能である。バイパスキャパシタ５５のキャパシタンスは、集積回路領域の制約によってのみ制限される。

図１４は、供給調整制御ループ回路１６１の供給雑音感度がいかにして、スレーブ発振器１６４の供給電流入力リード線１７２に供給電流ＩＣＴＲＬＳ１７１を供給する際に、供給導体７４上に存在する雑音を除去するかを示す図である。破線１９は、図１の従来回路において周波数に応じて供給雑音感度がいかに変化するかを示しており、一方、実線１９１は、図１３の回路において周波数に応じて供給雑音除去がいかに変化するかを示している。縦の破線３２、３３および３４はそれぞれ、図１の従来の回路のＦ１、Ｆ２およびＦｒｅｇを示し、一方、縦の破線１８８、１８９および１９０はそれぞれ、図５の回路のＦ１、Ｆ２およびＦｒｅｇを示す。図１の回路と比較して、周波数Ｆ１は、トランジスタ１７４に関連する追加の寄生キャパシタンスに起因して低下する。しかしながら、バイパスキャパシタ５５のサイズは、図１および図３の従来技術のアーキテクチャと比較して大幅に増加され得る。このことは、バイパスキャパシタ５５がスレーブ発振器１６４の両端に接続されており、マスター発振器の出力が主ＰＬＬループを閉じるために使用されるので、主ＰＬＬループの安定性に悪影響を及ぼすことなく実行され得る。したがって、Ｆ２は、実質的にＦ１よりも小さくされる。Ｆ１よりも実質的に小さいＦ２は、供給雑音感度関数におけるピーキングの完全な排除をもたらし、図１４に示すように、広範囲の周波数にわたって良好な供給雑音除去をもたらす。

図１５は、図１３の第２の新規な態様による、ＶＣＯを動作させる方法３００のフローチャートである。制御信号が、制御信号入力導体から供給調整制御ループ回路上で受信される（ステップ３０１）。一例では、制御信号は図１３の信号ＶＣＴＲＬ６５であり、供給調整制御ループ回路は図１３の回路１６１であり、制御信号入力導体は図１３の導体７６である。第１の供給電流が、供給調整制御ループ回路から第１の発振器の供給電流入力リード線上に供給される（ステップ３０２）。一例では、第１の供給電流は図１３の電流ＩＣＴＲＬＭ１６７であり、第１の発振器は図１３の発振器１６２である。第２の供給電流が、供給調整制御ループから第２の発振器の供給電流入力リード線上に供給される（ステップ３０３）。第２の発振器は、第１の発振器に注入同期される。一例では、第２の供給電流は図１３の電流ＩＣＬ１６９であり、第２の発振器は図１３の発振器１６４である。雑音電流が、第２の発振器の供給電流入力リード線からグランド導体にキャパシタを介して導通される（ステップ３０４）。一例では、この雑音電流は図１３の雑音電流１７０であり、キャパシタは図１３のバイパスキャパシタ５５である。制御信号入力導体、供給調整制御ループ回路、第１の発振器、第２の発振器、およびバイパスキャパシタは、ＶＣＯの一部である。この議論では、トランジスタ１７５のドレインから、スレーブ発振器１６４の供給電流入力リード線１７２まで、そのリード線を含めて、およびバイパスキャパシタ５５の一方の板まで、その板を含めて、すべての導体または導体のセットが、単一の電気的ノードである。電流ＩＣＬ１６９がこのコモン加算ノードに流入し、電流ＩＣＴＲＬＳ１７１および雑音電流１７０がこのコモン加算ノードから流出する。

いくつかの特定の実施形態について説明の目的で上述したが、本特許文書の教示は、一般的な適用可能性を有し、上述した特定の実施形態に限定されない。上記で説明した供給調整制御ループの例は、供給電流がＰチャネルトランジスタのドレインを源とするＰチャネルトランジスタを伴うが、Ｎチャネルトランジスタなど、他の電流制御回路要素が使用されてもよい。供給電流がＮチャネルトランジスタから供給されるそのような一例では、駆動演算増幅器への反転および非反転の入力リード線との接続は、演算増幅器が電流ソーシングＮチャネルトランジスタを駆動する、上記で説明した実施形態における接続と比較して反転している。したがって、説明した特定の実施形態の様々な特徴の様々な変更、適合、および組合せは、以下に記載する特許請求の範囲の範囲から逸脱することなく実施できる。

Claims

制御信号入力導体と、
供給電流入力リード線を有する発振器と、
前記発振器の前記供給電流入力リード線に結合された第１のリード線を有するバイパスキャパシタと、
前記制御信号入力導体から制御信号を受信し、前記発振器の前記供給電流入力リード線に第１の供給電流を供給する供給調整制御ループ回路と、
前記発振器の前記供給電流入力リード線に第２の供給電流を供給する補助供給電流回路と
を備える、電圧制御発振器（ＶＣＯ）。
前記第１の供給電流が、前記第２の供給電流に実質的に正比例する、請求項１に記載のＶＣＯ。
前記補助供給電流回路が、デジタル制御電流源である、請求項１に記載のＶＣＯ。
前記補助供給電流回路が、マルチビットデジタル制御信号を受信するデジタル制御電流源であり、前記第１の供給電流が前記ＶＣＯが動作するにつれて変化し、前記マルチビットデジタル制御信号が、前記第２の供給電流の前記第１の供給電流に対する比が前記ＶＣＯが動作するにつれて実質的に一定のままであるように、前記ＶＣＯが動作するにつれて変化する、請求項１に記載のＶＣＯ。
前記補助供給電流回路が、
前記発振器の電流−電圧特性（Ｉ−Ｖ特性）を近似するＩ−Ｖ特性を有するレプリカ負荷と、
前記制御信号入力導体から前記制御信号を受信するために結合された第１の入力リード線を有し、かつ前記レプリカ負荷の供給電流入力リード線に結合された第２の入力リード線を有する演算増幅器と、
トランジスタと
を備え、前記トランジスタのゲートが前記演算増幅器の出力リード線に結合され、前記トランジスタのドレインが前記レプリカ負荷の前記供給電流入力リード線に結合される、請求項１に記載のＶＣＯ。
前記補助供給電流回路が、
ゲートとドレインとを有する第２のトランジスタ
をさらに備え、前記第２のトランジスタの前記ゲートが前記演算増幅器の前記出力リード線に結合され、前記第２のトランジスタの前記ドレインが前記発振器の前記供給電流入力リード線に結合される、請求項５に記載のＶＣＯ。
前記供給調整制御ループ回路が、
前記制御信号入力導体から前記制御信号を受信するために結合された第１の入力リード線を有し、かつ前記発振器の前記供給電流入力リード線に結合された第２の入力リード線を有する演算増幅器と、
トランジスタと
を備え、前記トランジスタのゲートが前記演算増幅器の出力リード線に結合され、前記トランジスタのドレインが前記発振器の前記供給電流入力リード線に結合される、請求項１に記載のＶＣＯ。
前記補助供給電流回路によって供給される前記第２の供給電流が、前記供給調整制御ループ回路によって供給される前記第１の供給電流よりも実質的に大きい、請求項７に記載のＶＣＯ。
前記供給調整制御ループ回路が第１のトランジスタを通して前記発振器の前記供給電流入力リード線に前記第１の供給電流を供給し、前記第１のトランジスタのドレインが前記発振器の前記供給電流入力リード線に結合され、前記補助供給電流回路が第２のトランジスタを通して前記発振器の前記供給電流入力リード線に前記第２の供給電流を供給し、前記第２のトランジスタのドレインが前記発振器の前記供給電流入力リード線に結合され、第１のトランジスタが前記第２のトランジスタよりも小さい、請求項１に記載のＶＣＯ。
前記制御信号が、ループフィルタから前記制御信号入力導体を介して受信される、請求項１に記載のＶＣＯ。
供給調整制御ループ回路が、
演算増幅器と、
前記演算増幅器の出力リード線から制御信号を受信し、前記発振器の前記供給電流入力リード線に前記第１の供給電流を供給する電流制御回路要素と
を備える、請求項１に記載のＶＣＯ。
電圧制御発振器（ＶＣＯ）を動作させる方法であって、
発振器の供給電流入力リード線からグランド導体にキャパシタを通して雑音電流を導通することと、
供給調整制御ループ回路から前記発振器の前記供給電流入力リード線上に第１の供給電流を供給することであって、前記供給調整制御ループ回路が演算増幅器とトランジスタとを含み、前記演算増幅器の出力リード線が前記トランジスタのゲートに結合され、前記トランジスタのドレインが前記発振器の前記供給電流入力リード線に結合される、供給することと、
補助供給電流回路から前記発振器の前記供給電流入力リード線上に第２の供給電流を供給することと
を備え、前記キャパシタ、前記供給調整制御ループ回路、前記発振器、および前記補助供給電流回路が前記ＶＣＯの一部である、方法。
前記補助供給電流回路が、
前記発振器の電流−電圧特性（Ｉ−Ｖ特性）を近似するＩ−Ｖ特性を有するレプリカ負荷と、
前記制御信号入力導体から前記制御信号を受信するために結合された第１の入力リード線を有し、かつ前記レプリカ負荷の供給電流入力リード線に結合された第２の入力リード線を有する演算増幅器と、
トランジスタと
を備え、前記補助供給電流回路の前記トランジスタのゲートが前記補助供給電流回路の前記演算増幅器の出力リード線に結合され、前記補助供給電流回路の前記トランジスタのドレインが前記レプリカ負荷の前記供給電流入力リード線に結合される、請求項１２に記載のＶＣＯを動作させる方法。
前記補助供給電流回路が、デジタル制御電流源である、請求項１２に記載のＶＣＯを動作させる方法。
前記第２の供給電流が、前記第１の供給電流に実質的に正比例する、請求項１２に記載のＶＣＯを動作させる方法。
前記第２の供給電流が、前記第１の供給電流よりも実質的に大きい、請求項１２に記載のＶＣＯを動作させる方法。
発振器と、
ＶＣＯの制御信号入力導体から制御信号を受信し、前記発振器の供給電流入力リード線に第１の供給電流を供給する供給調整制御ループ回路と、
前記発振器の前記供給電流入力リード線からグランド導体に雑音電流を導通するために結合されたバイパスキャパシタと、
第２の供給電流が前記第１の供給電流に実質的に正比例するように、前記発振器の前記供給電流入力リード線に第２の供給電流を供給するための手段と
を備える、電圧制御発振器（ＶＣＯ）。
前記手段が、前記発振器の電流−電圧特性（Ｉ−Ｖ特性）を実質的に複製するレプリカ負荷を含む、請求項１７に記載のＶＣＯ。
前記手段がデジタル制御電流源を含み、前記デジタル制御電流源がマルチビットデジタル制御信号を受信する、請求項１７に記載のＶＣＯ。
前記第２の供給電流が、前記第１の供給電流よりも実質的に大きい、請求項１７に記載のＶＣＯ。
前記制御信号が、前記発振器の発振周波数を制御する電圧制御信号である、請求項１７に記載のＶＣＯ。
制御信号入力導体と、
供給電流入力リード線を有する第１の発振器と、
供給電流入力リード線を有し、前記第１の発振器に注入同期されている第２の発振器と、
前記制御信号入力導体から制御信号を受信し、前記第１の発振器の前記供給電流入力リード線に第１の供給電流を供給し、前記第２の発振器の前記供給電流入力リード線に第２の供給電流を供給する供給調整制御ループ回路と
を備える、電圧制御発振器（ＶＣＯ）。
前記第２の発振器の前記供給電流入力リード線からグランド導体に雑音電流を導通するために結合されたバイパスキャパシタをさらに備える、請求項２２に記載のＶＣＯ。
前記第２の供給電流が、前記第１の供給電流に実質的に正比例する、請求項２２に記載のＶＣＯ。
前記供給調整制御ループ回路が、
前記第１の発振器に前記第１の供給電流を供給する第１のトランジスタと、
前記第２の発振器に前記第２の供給電流を供給する第２のトランジスタと、
演算増幅器と
を備え、前記演算増幅器の出力リード線が前記第１のトランジスタのゲートに結合され、かつ前記第２のトランジスタのゲートに結合される、請求項２２に記載のＶＣＯ。
前記供給調整制御ループ回路が、
ゲートとドレインとを有するトランジスタであって、前記ドレインが前記第１の発振器の前記供給電流入力リード線に結合される、トランジスタと、
演算増幅器と
を備え、前記演算増幅器の出力リード線が前記トランジスタの前記ゲートに結合され、前記演算増幅器の第１の入力リード線が前記制御信号入力導体に結合され、前記演算増幅器の第２の入力リード線が前記トランジスタの前記ドレインに結合される、請求項２２に記載のＶＣＯ。
電圧制御発振器（ＶＣＯ）を動作させる方法であって、
制御信号入力導体から供給調整制御ループ回路上に制御信号を受信することと、
前記供給調整制御ループ回路から第１の発振器の供給電流入力リード線上に第１の供給電流を供給することと、
前記供給調整制御ループから、前記第１の発振器に注入同期されている第２の発振器の供給電流入力リード線上に第２の供給電流を供給することと、
前記第２の発振器の前記供給電流入力リード線からグランド導体にバイパスキャパシタを通して雑音電流を導通することと
を備え、前記制御信号入力導体、前記供給調整制御ループ回路、前記第１の発振器、前記第２の発振器、および前記バイパスキャパシタが前記ＶＣＯの一部である、方法。
前記第１の供給電流が、前記第２の供給電流に実質的に正比例する、請求項２７に記載のＶＣＯを動作させる方法。
前記供給調整制御ループ回路が、
前記第１の発振器に前記第１の供給電流を供給する第１のトランジスタと、
前記第２の発振器に前記第２の供給電流を供給する第２のトランジスタと、
演算増幅器と
を備え、前記演算増幅器の出力リード線が前記第１のトランジスタのゲートに結合され、かつ前記第２のトランジスタのゲートに結合される、請求項２７に記載のＶＣＯを動作させる方法。
前記ＶＣＯが位相ロックループ（ＰＬＬ）の一部であり、前記方法が、
前記第１の発振器から発振信号を出力することと、
前記ＰＬＬのフィードバック分周器に前記発振信号を供給することと、
前記第２の発振器に前記発振信号を供給することと
をさらに備える、請求項２７に記載のＶＣＯを動作させる方法。
制御信号入力導体と、
供給電流入力リード線を有する第１の発振器と、
供給電流入力リード線を有し、前記第１の発振器に注入同期されている第２の発振器と、
第２の供給電流が第１の供給電流に実質的に正比例するように、前記制御信号入力導体から制御信号を受信し、前記第１の発振器の前記供給電流入力リード線に第１の供給電流を供給し、前記第２の発振器の前記供給電流入力リード線に第２の供給電流を供給するための手段と
を備え、前記制御信号入力導体、前記第１の発振器、前記第２の発振器、および前記手段が電圧制御発振器（ＶＣＯ）の一部分である、ＶＣＯ。
前記第１の発振器が、位相ロックループ（ＰＬＬ）のフィードバック分周器に供給される発振信号を出力する、請求項３１に記載のＶＣＯ。
位相ロックループ（ＰＬＬ）のループフィルタから前記制御信号入力導体を介して前記制御信号を受信する、請求項３１に記載のＶＣＯ。
前記手段が第１のトランジスタと、第２のトランジスタと、演算増幅器とを含み、前記第１のトランジスタが前記第１の発振器に前記第１の供給電流を供給し、前記第２のトランジスタが前記第２の発振器に前記第２の供給電流を供給し、前記演算増幅器の出力リード線が前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとに結合される、請求項３１に記載のＶＣＯ。