JP6058859B2 - リング発振器回路および方法 - Google Patents

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米国特許法第１１９条に基づく優先権の主張

[0001] 本願は、２０１３年３月１４日に出願された米国特許出願番号第１３／８０４，３６６号の利益を主張し、その全内容は、参照により本明細書に組み込まれている。

[0002] 本開示は、一般に、発振器に関し、より具体的には、調整されたリング発振器を提供することに関する。

[0003] リング発振器は、発振出力信号を供給するために使用され得る。出力信号の発振周波数は、リング発振器に供給される電源電圧範囲に応答する。リング発振器は、電圧制御発振器（ＶＣＯ：voltage controlled oscillator）として動作する。大きなキャパシタンスは通常、ＶＣＯの電源電圧から高周波数ノイズをフィルタリングするために使用される。さらに、レギュレータは通常、ＶＣＯに電源電圧を供給するために使用される。レギュレータは、レギュレータの出力を調節するためにＶＣＯからのフィードバック経路を有し得る。しかしながら、大きなキャパシタは、フィードバック経路上の特定の周波数において「ポール（pole）」をもたらし得、潜在的にシステムの不安定性をもたらし、またレギュレータの出力に発振を引き起こす。

[0004] フィードバック経路上の大きなキャパシタを有することから生じる潜在的な不安定性を回避するための従来の技法は、フィードバック経路上のＶＣＯのレプリカ（replica）を使用するものである。レプリカは、実際のＶＣＯと同等の特性を有するように設計されるが、大きなキャパシタを使用しない。レプリカは、そうでなければ、キャパシタによって引き起こされ得る、キャパシタによって誘発される不安定性（capacitor-induced instability）を低減させるが、レプリカは、ノイズをもたらし、電力消費を増加させ得る。

[0005] 米国特許第７，４３６，２２９号（「Ｓｉｄｉｒｏｐｏｕｌｏｓ」著）は、位相ロックループおよび補間回路（interpolator circuit）を含む周波数合成回路を開示している。位相ロックループ回路は、基準クロックおよびフィードバッククロックを受け取り、基準クロックおよびフィードバッククロックに基づく周波数で出力クロックを生成する。補間回路は、位相ロックループ回路のフィードバック経路内に結合される。補間制御回路は、補間回路のための可変の時間遅延を特定する補間制御ワードを生成する。補間回路は、出力クロックを受け取り、補間制御ワードに従って出力クロックにおける可変の時間遅延を取り入れることによって、フィードバッククロックを生成する。時間可変遅延は、出力回路の周波数を変化させる。

[0006] 米国特許第８，０３１，０２７号（「Ｐａｒｋ」著）は、電圧レギュレータ、および遅延ユニットを含む、電圧制御発振器（voltage-controlled oscillator）を開示している。電圧レギュレータは、第１および第２の発振制御信号の組み合わせの一定の比率によって表わされる調整された電圧信号を供給するために第１の発振制御信号および第２の発振制御信号を別個で受け取り、調整された電圧信号が電圧レギュレータにフィードバックされる。遅延ユニットは、調整された電圧信号に応答して変化する周波数を有する出力信号を生成する。

[0007] 米国特許第８，２１７，６９０号（「Ｈｕ」著）は、ＶＣＯグループ、位相比較器、およびループフィルタを備える、周波数シンセサイザを開示している。各ＶＣＯは、複数の重み付けされたキャパシタンス素子と、制御信号に基づいてオンおよびオフにされる複数のスイッチとを含む、キャパシタバンクおよびバラクタ含む。Ｈｕは、さらに、バラクタ補正電位生成回路（varactor correction potential generation circuit）を含む温度補償（temperature compensation）、前記キャパシタバンクの寄生キャパシタンスのための補正電位生成回路、重み付けする処理が、前記キャパシタバンクの制御信号に基づいて、補正電位生成回路の出力電位上で行われる、可変利得増幅器、バラクタの補正電位生成回路の出力電圧と可変利得増幅器の出力電圧とを加算する加算回路、およびＶＣＯのバラクタが前記加算回路の出力（補正電位）によって制御されること、を開示している。

[0008] 米国特許出願公開第２０１１／０００６８１９号（「Ｂａｚｅｓ」著）は、電源調整位相ロックループ（supply regulated phase locked loop）からデジタルクロック信号を受け取るデジタル処理回路を含むプロセッサを開示している。電源調整位相ロックループは、アナログ信号を出力し得る電圧制御発振器と、電圧制御発振器からアナログ信号を受け取ることができるレベル再生器（level restorer）とを含むことができ、また、前記アナログ出力を電圧制御発振器のアナログ出力に対応するデジタル信号に変換することができる。電源調整位相ロックループは、受け入れ可能な入力電圧の範囲内にある入力電圧を有するアナログ入力を受け取ることができる。電源調整位相ロックループは、また、受け入れ可能な入力電圧の範囲が出力電圧より大きい電圧値および出力電圧より小さい電圧値を含むように、デジタル出力信号を生成するように構成されることができる。

[0009] Ｉｎ−Ｃｈｕｌ Ｈｗａｎｇ著、IEEE Microwave And Wireless Components Letters, Vol. 22, No. 6、２０１２年６月、第３２４−３２７ページでは、電源（supply）および温度によって変動を補償するためのオンチップのレギュレータを用いた、４段の差動リングＶＣＯ（four-stage differential ring VCO）を使用するように設計されるＬ１／Ｌ５デュアルバンドＧＰＳ ＲＦ受信機のためのブロードバンド周波数シンセサイザを開示している。また、ポール‐ゼロ（pole-zero）のスケーラブルループフィルタは、ＶＣＯ利得の幅広い変動に対して減衰させる要素を保持している間に、ループ帯域幅を同調させる（tune）ために提示される。

[0010] ソリッドステート回路に関するＩＥＥＥの文書における、「Low-Power Supply-Regulation Techniques for Ring Oscillators in phase locked loops (PLLs) Using a Split-Turned Architecture」ｖｏｌ．４４，Ｎｏ．８，２００９年８月、第２１６９−２１８１ページでは、電源ノイズ除去性能（supply-noise rejection performance）と電力消費（power consumption ）との間のトレードオフ（tradeoff）を分断するための分割同調アーキテクチャ（split-tuned architecture）を用いる電源調整ＰＬＬ（supply-regulated PLL）を開示している。低い帯域の粗いループ（low-bandwidth coarse loop）内にレギュレータを置くことによって、提示されたＰＬＬアーキテクチャは、発振器位相ノイズの抑制を可能にする。電源ノイズ除去およびレギュレータの電力損失（power dissipation）は影響を受けないだろう。

[0011] ２００５年のＶＬＳＩ回路に関するシンポジウムの要約の技術文書である「An Area-Efficient PLL Architecture in 90-nm CMOS」の第４８−４９ページは、面積効率の良いＰＬＬ設計を開示している。ＰＬＬアーキテクチャは、サンプルリセット技法および通常のリップル低減キャパシタ（ripple-reduction capacitor）と同等の総ループキャパシタ（total loop-capacitor）を使用して、ＰＬＬ安定化フィルタネットワークに基づくチャージポンプの実装を可能にする。

[0012] ソリッドステート回路に関するＩＥＥＥの文書における、「A Highly Integrated Power Management IC for Advanced Mobile Applications」ｖｏｌ．４２，Ｎｏ．８，２００７年８月、第１７２３‐１７５１ページでは、費用効率が高く、薄く、コンパクトで、且つ電力効率の良い、モバイルデバイスを利用可能にする、高度に統合された電力マネジメント（power management）ＩＣ（ＰＭＩＣ）を開示している。低ドロップアウト線形レギュレータ（ＬＤＯ：low-drop-out linear regulator）、およびスイッチモードＤＣ−ＤＣコンバータの設計の詳細がまた開示され、それは、ＬＤＯのための周波数補償の方法を含むことが記載されている。

[0013] ソリッドステート回路に関するＩＥＥＥの文書における、「A 1. 25-5 GHz Clock Generator With High-Bandwidth Supply-Rejection Using a Regulated-Replica Regulator in 45-nm CMOS」ｖｏｌ．４４，Ｎｏ．１１，２００８年１１月、第２９０１−２９１０ページでは、４５ｎｍのＣＭＯＳ ＳＯＩ技法において実装される、ハイスピードチップ間リンク受信機（high-speed chip-to-chip link receivers）についてのクロックジェネレータを開示している。電源電圧ノイズに対する低いセンシティビティ（low sensitivity）は、調整ループ内のレプリカのフィードバックを使用して、低ドロップアウト電圧レギュレータの手段によって達成され、ここで、レプリカの抵抗は、第２のループによって調整される。

[0014] レギュレータに結合された発振器減衰回路（oscillator dampening circuit）を使用することによって電圧制御発振器（ＶＣＯ）内のレプリカの使用を回避する、回路および方法が開示される。発振器減衰回路は、ＶＣＯと並列である大きなキャパシタンスによってもたらされる「ポール（pole）」を相殺する「ゼロ点」（zero）を含み得る。発振器減衰回路は、ＶＣＯ動作状況の変化に基づいて「ゼロ点」が「ポール」を追跡するように、ＶＣＯに供給される電流に応答し得る。

[0015] 特定の実施形態では、回路は、電圧制御発振器（ＶＣＯ）と、ＶＣＯの電源入力に結合されたレギュレータと、レギュレータの出力に結合された発振減衰回路とを含む。発振減衰回路のインピーダンスは、ＶＣＯに供給される電流の量に基づいて変化する。

[0016] 別の特定の実施形態では、方法は、電圧制御発振器（ＶＣＯ）に供給される電流に基づいて電圧を受け取ることと、可変インピーダンスを使用して発振を減衰させることとを含む。可変インピーダンスは、ＶＣＯに供給される電流を制御するレギュレータの出力における電圧に応答する。

[0017] 別の特定の実施形態では、非一時的なコンピュータ読取可能媒体は、命令を含み、命令は、プロセッサによって実行されるとき、プロセッサに、電圧制御発振器（ＶＣＯ）に供給される電流に基づいて電圧を受け取る動作と、ＶＣＯに供給された電流を制御するレギュレータの出力において電圧に応答する可変インピーダンスを使用して発振を減衰させる動作と、を制御することを行わせる。

[0018] 別の特定の実施形態では、装置は、発振信号を生成するための手段と、前記生成するための手段の電源入力を調整するための手段と、発振を減衰させるための手段とを含む。発振を減衰させるための手段は、前記調整するための手段の出力に結合される。発振を減衰させるため手段のインピーダンスは、前記生成するための手段に供給される電流の量に基づいて変化するように構成される。

[0019] 別の特定の実施形態では、回路はレギュレータの出力に結合された発振減衰回路を含み、ここで、前記発振減衰回路は、前記レギュレータの出力に結合された第１の端子と、第２の端子とを有する第１のキャパシタを有する。第１のトランジスタは、ゲート端子、ドレイン端子、およびソース端子を有し、ここで、前記第１のトランジスタのドレイン端子は、前記第１のキャパシタの第２の端子に結合され、ここで、前記第１のトランジスタのソース端子は、電源ノードに結合され、ここで、前記第１のトランジスタのゲート端子は、カレントミラー回路の出力に結合される。前記カレントミラー回路は、電圧制御発振器に供給される電源電流をミラーリングする。

[0020] 開示される実施形態によって提供される少なくとも１つの利点は、レプリカレス（replica-less）のＶＣＯと比較して低減された不安定性を有する、および、レプリカＶＣＯを使用する回路と比較して低減されたノイズおよび／または電力消費を有する、電圧制御発振器（ＶＣＯ）である。

[0021] 本明細書で開示される回路および方法の、他の態様、特徴、実施形態、並びにバリエーションは、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲といった下記のセクションを含む、明細書全体の考察の後に明らかになるだろう。

[0022] 図１は、発振器および発振減衰回路を含む回路の特定の例示的な実施形態のブロック図である。 [0023] 図２は、発振器および発振減衰回路を含む回路の別の特定の実施形態を示す図である。 [0024] 図３は、発振器および発振減衰回路を含む回路の別の特定の実施形態を示す図である。 [0025] 図４は、発振器および発振減衰回路を含む回路の別の特定の実施形態を示す図である。 [0026] 図５は、発振減衰回路の特定の実施形態を示す図である。 [0027] 図６は、発振減衰回路の別の特定の実施形態を示す図である。 [0028] 図７は、発振減衰回路の別の特定の実施形態を示す図である。 [0029] 図８は、発振器および発振減衰回路を含む回路の別の特定の実施形態を示す図である。 [0030] 図９は、ＶＣＯにおいて発振を減衰させる方法を示す１つの実施形態のフローチャートである。 [0031] 図１０は、発振器および発振減衰回路を含むワイヤレスデバイスのブロック図である。

[0032] 図１は、ＶＣＯ １０６への電源電圧を調整するレギュレータ１０２を含む位相ロックループ（ＰＬＬ：phase locked loop）１００を図示する。そうでなければレギュレータ１０２の出力で発生し得る発振を、実質的に減衰させるかまたはキャンセルするために発振減衰回路１０４は、レギュレータ１０２の出力に結合される。発振減衰回路１０４は、レプリカＶＣＯを使用せずに、レギュレータ１０２の動作を安定させることができる。

[0033] ＰＬＬ １００は、基準周波数（Ｆｒｅｆ）を有する基準信号１１８を受け取るように、また分周器（divider）１２４からのＰＬＬフィードバック信号１２６を受け取るように構成される、位相周波数検出器（ＰＦＤ：phase-frequency detector）およびチャージポンプ１２０を含む。ＰＦＤおよびチャージポンプ１２０は、基準信号とＰＬＬフィードバック信号との間で、検出された位相または周波数差に基づいて、出力１２８を供給するように構成される。ＰＦＤおよびチャージポンプ１２０の出力１２８は、ループフィルタ１２２に供給される。ループフィルタ１２２は、フィルタリングされた信号１３０をレギュレータ１０２に供給するように構成される。レギュレータ１０２は、ノード１４２を介して電源トランジスタＭ３ １０３に出力１３６を供給するように構成される。電源トランジスタＭ３ １０３は、ノード１４４を介してＶＣＯ １０６に結合される。ＶＣＯの出力１３２は、分周器１２４に供給され、分周器１２４は、ＰＦＤおよびチャージポンプ１２０にＰＬＬフィードバック信号１２６を供給するように構成される。

[0034] レギュレータ１０２の出力１３６は、ループフィルタ１２２からのフィルタリングされた信号１３０に応答して、またフィードバックループ１１０からの入力にさらに応答して、ＶＣＯ １０６に供給される電圧および電流１０７を制御する。フィードバックループ１１０は、ＶＣＯ １０６の制御ノード１４４に結合され、発振減衰回路１０４のないＶＣＯ １０６内の、またはＶＣＯ １０６と並列の、大きなキャパシタンスによって引き起こされる不安定性の影響を受けやすくなり得る。

[0035] 発振減衰回路１０４は、レギュレータ１０２の出力に結合されたノード１４２に結合される出力１４０を供給し、ＶＣＯ １０６内の、またはＶＣＯ １０６と並列の、大きなキャパシタンスによって引き起こされる不安定性を回避するように構成される。カレントミラー１０８は、ノード１４２に結合され、発振減衰回路１０４に出力１３４を供給するように構成される。出力１３４は、ＶＣＯ電流１０７に応答する制御信号として、発振減衰回路１０４によって受け取られる。例えば、制御信号は、ＶＣＯ電流１０７の大きさに基づく電圧を有し得る。発振減衰回路１０４は、図２に関してより詳細に説明されるように、カレントミラー１０８からの制御信号に応答してレギュレータ１０２の出力（例えば、ノード１４２において）における発振を減衰させるように構成される。

[0036] レギュレータ１０２の出力において発振を減衰させることによって、発振減衰回路１０４は、また、レプリカＶＣＯを用いずに発振器１０６の入力における発振を減衰させる。レギュレータ１０２の出力において不安定性を回避することは、レプリカＶＣＯを用いずに、トランジスタＭ３ １０３のゲートにおいて、およびＶＣＯ １０６への入力１０７において、より安定した入力を供給する。レプリカＶＣＯを用いずに不安定性を回避することは、レプリカＶＣＯを使用するＰＬＬと比較して、回路ノイズおよび電力消費を低減させ得る。

[0037] 図２は、図１のＰＬＬ１００のコンポーネントを含むＰＬＬ回路２００の特定の実施形態を図示する。ＰＬＬ回路２００は、図１のＰＦＤおよびチャージポンプ１２０、ループフィルタ１２２、レギュレータ１０２、ＶＣＯ電源トランジスタ（supply transistor）Ｍ３ １０３、発振減衰回路１０４、ＶＣＯ １０６、分周器１２４、およびカレントミラー１０８を含む。ＶＣＯ １０６は、ＰＬＬ回路２００の出力１３２を供給する。出力１３２は、周波数Ｆｏｕｔを有する。

[0038] ＶＣＯ １０６は、代表的なインバータ２３２を含む直列に結合されたインバータのリング発振器として図示される。リング発振器の発振周波数は、ＶＣＯ １０６の制御ノード１４４で供給される電圧および／または電流に応答する。キャパシタ２３４は、制御ノード１４４において高周波成分をフィルタリングするために、ＶＣＯ １０６と並列に結合される。

[0039] レギュレータ１０２は、電源トランジスタＭ３ １０３を介して、ＶＣＯ １０６の制御ノード１４４において電源入力に結合されたノード１４２に結合される出力を有する演算増幅器（オペアンプ）２０４を含む。図示されるように、演算増幅器２０４の出力はＶＣＯ電源トランジスタＭ３ １０３のゲートに結合され、ＶＣＯ電源トランジスタＭ３ １０３は、ＶＣＯ １０６に電流を供給するように結合される。レギュレータ１０２は、ＰＬＬ２００のループフィルタ１２２およびフィードバックループ１１０に応答する。フィードバックループ１１０は、ＶＣＯ １０６の入力における（例えば、制御ノード１４４における）電圧を供給し、演算増幅器２０４の入力ノード２４６に供給する。ループフィルタ１２２の出力電圧は、演算増幅器２０４の入力ノード２４４に供給される。

[0040] 発振減衰回路１０４は、ノード１４２を介してレギュレータ１０２の出力に結合される。発振減衰回路１０４は、抵抗−キャパシタンス（ＲＣ）回路を含む。ＲＣ回路は、ノード１４２およびノード２５０に結合されるキャパシタンス２１２を含む。ＲＣ回路はさらに、トランジスタＭ１ ２１０によって提供された抵抗を含む。トランジスタＭ１ ２１０は、カレントミラー１０８の出力１３４を受け取るように結合されたゲート端子を有する。トランジスタＭ１ ２１０のソースは、ノード２５２を介して電源電圧に結合され、トランジスタＭ１ ２１０のドレインは、ノード２５０に結合される。抵抗およびキャパシタンスのうちの少なくとも１つは、ＶＣＯ １０６に供給される電流の量に基づいて可変である。

[0041] 例えば、抵抗またはキャパシタンスのうちの少なくとも１つは、ＶＣＯ １０６に供給される電流の量に基づいて変化する。図２で示される実施形態では、トランジスタＭ１ ２１０は、可変抵抗を提供するために、三極モード（triode mode）で動作するようにバイアスされる。トランジスタＭ１ ２１０の抵抗は、ＶＣＯ １０６に供給される電流の量の平方根に実質的に比例する。

[0042] 例えば、カレントミラー回路１０８は、レギュレータ１０２の出力に応答し、またトランジスタＭ１ ２１０のゲートに電圧を供給するように構成される。カレントミラー回路１０８は、ノード１４２に結合されるゲートを有するトランジスタＭ４ ２３６を含む。トランジスタＭ４ ２３６は、オペアンプ２０４の出力に応答し、ＶＣＯ電源トランジスタＭ３ １０３を通る電流の少なくとも一部分をミラーリングする。トランジスタＭ４ ２３６は、トランジスタＭ４ ２３６を通るミラー電流がトランジスタＭ６ ２４０を通って流れるように、別のトランジスタＭ６ ２４０に直列に結合される。トランジスタＭ６ ２４０を通るミラー電流は、ノード２５６を介してトランジスタＭ７ ２４２のゲートおよびトランジスタＭ５ ２２０のゲートに結合される、トランジスタＭ６ ２４０のゲートにおける電圧を生成する。直列に結合されたトランジスタＭ２ ２３８とＭ７ ２４２のペアを通る電流は、トランジスタＭ４ ２３６とＭ６ ２４０を通る電流に比例し、従ってトランジスタＭ２ ２３８のゲートソース電圧は、ＶＣＯ １０６を通る電流の平方根に比例する。トランジスタＭ２ ２３８のゲートは、出力１３４を供給し、発振減衰回路１０４のトランジスタＭ１ ２１０のゲートに結合される。結果として、トランジスタＭ１ ２１０のドレインソース抵抗（Ｒｄｓｍ１）は、ＶＣＯ １０６に供給される電流の平方根に比例する。

[0043] トランジスタＭ２ ２３８およびトランジスタＭ１ ２１０のサイジング（sizing）に基づいて、発振減衰回路１０４は、ＶＣＯ １０６の制御ノード１４４においてポール（pole）をキャンセルすることを、レギュレータ１０２のループ利得のゼロ点に行わせるように構成される。例えば、レギュレータ１０２の開ループ伝達関数（open-loop transfer function）は、ループフィルタ１２２（例えば、Ｖｃｔｒｌ）からのレギュレータ１０２において受け取られる電圧と比較した、制御ノード１４４（例えば、Ｖｒｅｇ）における電圧の比として表されることができる。レギュレータ１０２の開ループ伝達関数（Ｖｒｅｇ／Ｖｃｔｒｌ）は、１／（１＋ｓＲｖｃｏ＊Ｃｌ）に比例し、ここで、Ｒｖｃｏは１／ｓｑｒｔ（Ｉｖｃｏ）に比例するＶＣＯ １０６の等価抵抗であり、（ここで、ＩｖｃｏはＶＣＯ １０６に印加された電流である）、そして、Ｃｌはキャパシタ２３４のキャパシタンスである。Ｒｖｃｏ＊Ｃｌは、キャパシタ２３４によって引き起こされ、Ｉｖｃｏの平方根に比例するポール周波数（pole frequency）を有するポールに対応する。

[0044] 発振減衰回路１０４は、（Ｃｃ）（Ｒｄｓｍ１）に対応する周波数においてゼロ点を導入し、ここでＣｃは、キャパシタ２１２のキャパシタンスであり、Ｒｄｓｍ１は、トランジスタＭ１ ２１０のドレインソース抵抗である。上述されるように、Ｒｄｓｍ１は、Ｉｖｃｏの平方根に比例し、従って、発振減衰回路１０４は、Ｉｖｃｏの平方根に比例するゼロ点を導入する。キャパシタ２１２のキャパシタンスおよびトランジスタＭ１ ２１０の物理的特性は、発振減衰回路１０４によって導入されるゼロ点が、キャパシタ２３４によって引き起こされるポールをキャンセル（または実質的にキャンセル）するように選択され得る。ゼロ点は、さらに、ＶＣＯ １０６が調整される際に、およびＶＣＯ １０６のインピーダンスが変化する際に発生し得るＩｖｃｏにおける変化で、ポールを追跡する。

[0045] トランジスタＭ１ ２１０およびキャパシタ２１２に加えて、またはトランジスタＭ１ ２１０およびキャパシタ２１２の代替として、発振減衰回路１０４は、ノード１４２と、ノード２５４を通るトランジスタＭ５ ２２０とに接続されたキャパシタ２２２を含み得る。トランジスタＭ５ ２２０のゲートは、ノード２５６に結合され、従って、トランジスタＭ６ ２４０を通る電流をミラーリングする。第２のトランジスタＭ５ ２２０によって提供されるドレインソース抵抗は、トランジスタＭ１ ２１０に関して説明されたのと同様の方法でＩｖｃｏの平方根とともに変化する。結果として、トランジスタＭ５ ２２０およびキャパシタ２２２は、キャパシタ２３４によって引き起こされたポールをキャンセル（または、実質的にキャンセル）し得るゼロ点を導入する。ゼロ点は、Ｉｖｃｏにおける変化でポールを追跡する。

[0046] 発振減衰回路１０４は、ＰＬＬ内に実装されるように図１および２に示されるが、他の実施形態では、発振減衰回路１０４は、代わりに発振器回路の別のタイプで実装され得る。図２は、ポールを追跡するために可変である際のトランジスタＭ１ ２１０の（および／または第２のトランジスタＭ５ ２２０の）ドレインソース抵抗を示すが、他の実施形態では、キャパシタ２１２（および／または第２のキャパシタ２２２）のキャパシタンスは、トランジスタＭ１ ２１０またはトランジスタＭ５ ２２０のドレインソース抵抗の変化に加えて、またはそれに代わって、ポールを追跡するために可変であり得る。ＶＣＯ １０６は、リング発振器として説明されるが、他の実施形態では、ＶＣＯ １０６は、インダクタ−キャパシタ（ＬＣ）−タイプのＶＣＯのような、別のタイプの発振器であり得る。

[0047] 図３は、図１のＰＬＬ１００のコンポーネントを含むＰＬＬ回路３００の特定の実施形態を示す。ＰＬＬ回路３００は、図１のＰＦＤおよびチャージポンプ１２０、ループフィルタ１２２、レギュレータ１０２、ＶＣＯ電源トランジスタＭ３ １０３、発振減衰回路１０４、ＶＣＯ １０６、分周器１２４、およびカレントミラー１０８を含む。ＶＣＯ １０６は、ＰＬＬ回路３００の出力１３２を供給する。図２のＰＬＬ２００と比較すると、図３のＰＬＬ回路３００の発振減衰回路１０４は、トランジスタＭ１ ２１０およびキャパシタ２１２を含むが、図２のキャパシタ２２２およびトランジスタＭ５ ２２０を含まない。キャパシタ２１２および／またはトランジスタＭ１ ２１０の物理的特性（例えば、サイズ）は、図２のキャパシタ２２２およびトランジスタＭ５ ２２０の寄与がなくとも、ノード１４２における発振の減衰を提供するように選択される。

[0048] レギュレータ１０２は、ノード２４４およびノード２４６に結合される入力を有し、ノード１４２に結合される出力を有する図２の演算増幅器（オペアンプ）２０４を含む。

[0049] トランジスタＭ２ ２３８およびトランジスタＭ１ ２１０のサイジングに基づいて、発振減衰回路１０４は、図２に関して説明されるのと同様の方法で、ＶＣＯ １０６の制御ノード１４４においてポールをキャンセルすることをレギュレータ１０２のループ利得のゼロ点に行わせるように構成される。発振減衰回路１０４は、（Ｃｃ）（Ｒｄｓｍ１）に対応する周波数においてゼロ点を導入し、ここでＣｃは、キャパシタ２１２のキャパシタンスであり、Ｒｄｓｍ１は、トランジスタＭ１ ２１０のドレインソース抵抗である。キャパシタ２１２のキャパシタンスおよびトランジスタＭ１ ２１０の物理的特性は、発振減衰回路１０４によって導入されるゼロ点が、キャパシタ２３４によって引き起こされるポールをキャンセル（または実質的にキャンセル）するように選択され得る。ゼロ点は、さらに、ＶＣＯ １０６が調整される際に、およびＶＣＯ １０６のインピーダンスが変化する際に発生し得るＩｖｃｏにおける変化でポールを追跡する。

[0050] 発振減衰回路１０４は、ＰＬＬ内に実装されるように図３に示されているが、他の実施形態では、発振減衰回路１０４は、代わりに発振回路の別のタイプで実装され得る。図３は、ポールを追跡するために可変であるようなトランジスタＭ１ ２１０のドレインソース抵抗を示すが、他の実施形態では、キャパシタ２１２のキャパシタンスは、トランジスタＭ１ ２１０のドレインソース抵抗の変化に加えて、またはそれに代わって、ポールを追跡するために可変であり得る。ＶＣＯ １０６は、リング発振器として説明されるが、他の実施形態では、ＶＣＯ １０６は、インダクタ−キャパシタ（ＬＣ）−タイプＶＣＯのような、別のタイプの発振器であり得る。

[0051] 図４は、図１のＰＬＬ１００のコンポーネントを含むＰＬＬ回路４００の特定の実施形態を示す。ＰＬＬ回路４００は、図１のＰＦＤおよびチャージポンプ１２０、ループフィルタ１２２、レギュレータ１０２、ＶＣＯ電源トランジスタＭ３ １０３、発振減衰回路１０４、ＶＣＯ １０６、分周器１２４、およびカレントミラー１０８を含む。ＶＣＯ １０６は、ＰＬＬ回路４００の出力１３２を供給する。図２のＰＬＬ２００と比較すると、図４の発振減衰回路１０４は、トランジスタＭ５ ２２０およびキャパシタンス２２２を含むが、図２のトランジスタＭ１ ２１０およびキャパシタンス２１２を含まない。キャパシタンス２２０および／またはトランジスタＭ５ ２２２の物理的特性（例えば、サイズ）は、図２のトランジスタＭ５ ２１０ およびキャパシタンス２１２の寄与がなくとも、ノード１４２において発振の減衰を提供するように選択され得る。

[0052] 図４のミラー回路１０８は、トランジスタＭ４ ２３６およびトランジスタＭ６ ２４０を含むが、図２のトランジスタＭ２ ２３８およびトランジスタＭ７ ２４２を含まない。

[0053] トランジスタＭ５ ２２０およびトランジスタＭ６ ２４０のサイジングに基づいて、発振減衰回路１０４は、図２に関して説明されるのと同様の方法で、ＶＣＯ １０６の制御ノード１４４においてポールをキャンセルすることをレギュレータ１０２のループ利得のゼロ点に行わせるように構成される。発振減衰回路１０４は、（Ｃｃ）（Ｒｄｓｍ１）に対応する周波数においてゼロ点を導入し、ここでＣｃは、キャパシタ２２２のキャパシタンスであり、Ｒｄｓｍ１は、トランジスタＭ５ ２２０のドレインソース抵抗である。キャパシタ２２２のキャパシタンスおよびトランジスタＭ５ ２２０の物理的特性は、発振減衰回路１０４によって導入されるゼロ点が、キャパシタ２３４によって引き起こされるポールをキャンセル（または実質的にキャンセル）するように選択され得る。ゼロ点は、また、ＶＣＯ １０６が調整される際に、およびＶＣＯ １０６のインピーダンスが変化する際に発生し得るＩｖｃｏにおける変化を用いてポールを追跡する。

[0054] 発振減衰回路１０４は、ＰＬＬ内に実装されるように図４に示されているが、別の実施形態では、発振減衰回路１０４は、代わりに発振回路の別のタイプで実装され得る。図４は、ポールを追跡するために可変であるようにトランジスタＭ５ ２２０のドレインソース抵抗を示すが、他の実施形態では、キャパシタ２２２のキャパシタンスは、トランジスタＭ５ ２２０のドレインソース抵抗の変化に加えて、またはそれに代わって、ポールを追跡するために可変であり得る。ＶＣＯ １０６は、リング発振器として説明されるが、他の実施形態では、ＶＣＯ １０６は、インダクタ−キャパシタ（ＬＣ）−タイプＶＣＯのような、別のタイプの発振器であり得る。

[0055] 図５は、図１の発振減衰回路１０４およびレギュレータ１０２の実施形態を示す。レギュレータ１０２は、オペアンプ２０４、入力ノード２４４および２４６を有し、図２−４に関して説明されるようなノード１４２に結合される。発振減衰回路１０４は、ノード１４２を介してレギュレータ１０２の出力に結合される。発振減衰回路１０４は、ノード２５２とノード２５０との間で結合された可変抵抗５０２を含む。発振減衰回路１０４は、さらに、ノード２５０に結合された第１の端子と、ノード１４２に結合された第２の端子とを有する可変キャパシタンス５０４を含む。図２−４に示された実施形態、そこでは発振減衰回路１０４は、可変抵抗を介して可変インピーダンス（例えば、トランジスタＭ１ ２１０および／またはトランジスタＭ５ ２０２の）を提供する、と比較すると、図４の発振減衰回路１０４は、可変キャパシタンス５０４を介して可変インピーダンスを提供する。

[0056] 可変キャパシタンス５０４の値は、可変キャパシタンス５０４についての値が、図２−４のキャパシタ２３４によって生成されるポールをキャンセルまたは実質的にキャンセルするような抵抗５０２に関連するように、選択され得る。１つの実施形態では、可変キャパシタンス５０４は、トランジスタ５０６におけるゲートキャパシタンスを使用して実装され得る。トランジスタ５０６は、ノード２４８に結合されたゲートと、制御電圧Ｖｃｔｒｌを受け取るように結合されたソースおよびドレインとを有し得る。例えば、トランジスタ５０６のソースおよびドレインは、図１のカレントミラー回路の出力１３４に結合され得る。トランジスタ５０６のボディ端子は、ノード２５０に結合され得、トランジスタ５０６のゲートは、ノード１４２に結合され得る。しかしながら、可変キャパシタの他の構成または実装は、可変キャパシタ５０４として使用され得る。

[0057] 図５の発振減衰回路１０４における可変抵抗５０２および可変キャパシタンス５０４は、図２または３の発振減衰回路１０４のトランジスタＭ１ ２１０およびキャパシタンス２１２と置き換えて使用され得るか、あるいは図２または４のトランジスタＭ５ ２２０およびキャパシタンス２２２と置き換えて使用され得るか、またはそれらの組み合わせであり得る。

[0058] 図６は、可変キャパシタンス６０４および可変抵抗６０６を含む発振減衰回路１０４の別の実施形態を示す。可変キャパシタンス６０４は、ノード２４８に結合され、ノード２５０に結合される。可変抵抗６０６は、ノード２５０に結合され、ノード２５２に結合される。可変キャパシタンス６０４と可変抵抗６０６との間の関係は、発振減衰回路１０４によって導入されたゼロ点が、図２−４のキャパシタ２３４によって生成されるポールをキャンセルまたは実質的にキャンセルするように決定され得る。

[0059] 図７は、可変インダクタンス７０４、可変抵抗７０６、および可変キャパシタンス７０２を含む発振減衰回路１０４の別の実施形態を示す。可変キャパシタンス７０２は、ノード２４８に結合され、ノード２５０に結合される。可変インダクタンス７０４は、ノード２５０に結合され、ノード２５１に結合される。可変抵抗７０６は、ノード２５１に結合され、またノード２５２に結合される。発振減衰回路１０４は、発振減衰回路１０４によって導入されるゼロ点が、図２−４のキャパシタ２３４によって生成されるポールをキャンセルまたは実質的にキャンセルするように決定され得る可変インピーダンスを備えたＲＣ回路と同様に、動作する。

[0060] 発振減衰回路１０４の他の実施形態は、１つまたは複数のキャパシタンス、１つのインダクタンス、または抵抗が、カレントミラー回路１０９の出力１３４のような制御電圧によって制御され可変である場合の回路を含み得る。例えば、発振減衰回路１０４は、可変キャパシタンス、およびインダクタンスと抵抗の相対的に固定された値、可変インダクタンス、およびキャパシタンスと抵抗の相対的に固定された値、可変抵抗、およびキャパシタンスとインダクタンスの相対的に固定された値、可変キャパシタンスと可変インダクタンス、および抵抗の相対的に固定された値、可変インダクタンスと可変抵抗、およびキャパシタンスの相対的に固定された値、並びに、可変キャパシタンスと可変抵抗、およびインダクタンスの相対的に固定された値を含み得る。キャパシタンス、抵抗、およびインダクタンスの間の関係は、発振減衰回路１０４によって導入されたゼロ点が、図２−４のキャパシタ２３４によって生成されるポールをキャンセルまたは実質的にキャンセルするように選択され得る。発振減衰回路の１つの利点は、使用される特定の回路設計に関わらず、発振減衰回路がレプリカＶＣＯを使用せずに、発振器の入力において発振を減衰させることであり得る。従って、発振減衰回路の使用は、レプリカＶＣＯを使用せずに、レギュレータの出力において不安定性を回避し得る。レプリカＶＣＯを使用せずに不安定性を回避することは、レプリカＶＣＯを使用するＰＬＬと比較して、回路ノイズおよび電力消費を低減させ得る。

[0061] マイクロプロセッサクロック分配回路（microprocessor clock distribution circuit）に結合されたクロック生成回路８００の実施形態が図８で図示される。クロック生成回路８００は、図１のレギュレータ１０２、発振減衰回路１０４、カレントミラー１０８、およびＶＣＯ １０６を含む。レギュレータ１０２は、入力８０２を受け入れ、またノード１４２を介して電源トランジスタＭ３ １０３への出力を供給するように構成される。電源トランジスタＭ３ １０３は、ノード１４４を介してＶＣＯ １０６に結合される。レギュレータ１０２は、さらに、出力１３４を受け取る、発振減衰回路１０４に、およびカレントミラー１０８に入力を供給する。ＶＣＯ １０６の出力１３２は、マイクロプロセッサクロック分配回路８０４へのクロック信号として供給される。クロック分配回路８０４は、レジスタ、インターフェースのような他の回路に、あるいは他の回路またはコンポーネントにクロッキング信号を供給するための１つまたは複数のバッファまたは他の回路を含み得る。

[0062] 図９は、図２−８の発振減衰回路１０４のような発振減衰回路を含むＰＬＬ回路を使用する方法の特定の実施形態を示す。９０２において、電圧は、レギュレータが電源トランジスタのゲートに結合されるレギュレータの出力において、調節される。９０４において、電源トランジスタがレギュレータの電圧出力によって調節されたゲートを備えると、電源電流（supply current）は、調節されたゲート電圧に基づいてＶＣＯに供給される。

[0063] ９０６において、ミラー電流は、調節された電圧に基づいてミラーカレント回路内で調節され、それは、トランジスタのゲートソース電圧に、電源電流の平方根に比例する電流値をミラーリングするようにさせる。

[0064] ９０８において、ＲＣ回路内のトランジスタのゲートは、カレントミラー回路のトランジスタのゲート電圧でバイアスされ、ＲＣ回路内のトランジスタに、電源の平方根の逆数（１／（ｓｑｒｔ（Ｉｖｃｏ））に比例するドレイン−ソース間の抵抗を有するようにさせる。例えば、図２のトランジスタＭ１ ２１０のゲートは、ミラー回路１０８の出力１３４によってバイアスされる。

[0065] ９１０において、電源電流の平方根（１／（ｓｑｒｔ（Ｉｖｃｏ））に比例するポール周波数を伴うポールを導入するフィードバックループにおいて、キャパシタによって引き起こされる発振は、（１／（ｓｑｒｔ（Ｉｖｃｏ））に比例するゼロ周波数を有するレギュレータの出力に結合されるＲＣ回路によって導入されるゼロ点を使用して減衰される。

[0066] 図１０を参照すると、ワイヤレスデバイス１０００のブロック図が図示される。ワイヤレスデバイス１０００は、発振器と、図１−８に関して説明される回路１０４のような発振減衰回路とを含む。

[0067] ワイヤレスデバイス１０００は、メモリ１０３２に結合された、デジタル信号プロセッサ（ＤＳＰ）のようなプロセッサ１０１０を含む。図１０は、さらに、プロセッサ１０１０に結合され、ディスプレイ１０２８に結合されたディスプレイコントローラ１０２６を示す。符号器／復号器（ＣＯＤＥＣ）１０３４が、さらに、プロセッサ１０１０にも結合され得る。スピーカ１０３６およびマイクロフォン１０３８は、ＣＯＤＥＣ１０３４に結合され得る。ワイヤレスコントローラ１０４０は、プロセッサ１０１０に結合され、アンテナ１０４２に結合され得る。

[0068] 特定の実施形態では、ワイヤレスデバイス１０００は、タイミング基準信号１０７４を生成するように構成されたサブシステム１０７０を含む。例えば、タイミング基準信号１０７４は、ワイヤレスデバイス１０００の１つまたは複数のコンポーネントにシステムクロックを供給するために、クロック分配回路１０７２に供給され得る。図示されるように、システムクロックは、命令サイクルを調整するためにプロセッサ１０１０によって使用され得る。別の例として、システムクロックは、ワイヤレス信号の変調および／または復調を容易にするための周波数基準として、ワイヤレスコントローラ１０４０に供給され得る。サブシステム１０７０は、プロセッサ１０１０内に含まれるものとして図１０に図示されるが、別の実施形態では、サブシステム１０７０は、ワイヤレスコントローラ１０４０内、ＣＯＤＥＣ１０３４内、またはディスプレイコントローラ１０２６内のような、ワイヤレスデバイス１０００の他のコンポーネント内に含まれ得る。

[0069] サブシステム１０７０は、ＶＣＯ １０８４への電源電圧（supply voltage）を調整するためのレギュレータ１０８８を含むＰＬＬ回路を含む。発振減衰回路１０９２は、レギュレータ１０８８の出力に結合される。位相周波数検出器（ＰＦＤ）およびチャージポンプ１０９８は、基準周波数を有する基準信号（Ｆｒｅｆ）を受け取り、また分周器１０８２からのフィードバック信号を受け取る。ＰＦＤおよびチャージポンプ１０９８は、基準信号とフィードバック信号との間の検出された位相または周波数の差に基づいて出力を供給する。出力は、フィルタリングされた信号をレギュレータ１０８８に供給するループフィルタ１０９６に供給される。レギュレータ１０８８は、ＶＣＯ １０８４に結合された電源トランジスタ１０９４に出力を供給する。ＶＣＯ １０８４の出力は、分周器１０８２に供給される。レギュレータ１０８８の出力は、ループフィルタ１０９６からの入力およびフィードバックループ１０８６からの入力に応答してＶＣＯ １０８４への電圧および電流を制御する。カレントミラー１０９０は、発振減衰回路１０９２に制御信号を供給する。制御信号は、ＶＣＯ １０８４への電流に応答する。発振減衰回路１０９２は、カレントミラー１０９０からの制御信号に応答して、レギュレータ１０８８の出力において発振を減衰させる。説明のために、発振減衰回路１０９２は、図１−８のいずれかの発振減衰回路１０４に対応し得る。

[0070] メモリ１０３２は、実行可能な命令１０４８を含む、有形の非一時的なプロセッサ読み取り可能な記憶媒体（tangible non-transitory processor-readable storage medium）であるか、またはそれを含み得る 。命令１０４８は、ＶＣＯ １０８４に供給される電流を制御するレギュレータ１０８８の出力において発振を減衰させるために、受け取った電圧に応じて、可変抵抗または可変キャパシタンス、あるいはその両方を利用可能にし、許可し、または提供するために、ＶＣＯ １０８４に供給される電流に基づいて電圧を受け取ることを利用可能にし、許可し、または制御するために、プロセッサ１０１０のようなプロセッサによって実行され得る。

[0071] 特定の実施形態では、プロセッサ１０１０、ディスプレイコントローラ１０２６、メモリ１０３２、ＣＯＤＥＣ１０３４、およびワイヤレスコントローラ１０４０が、システムインパッケージまたはシステムオンチップのデバイス１０２２内に含まれる。特定の実施形態では、入力デバイス１０３０および電源１０４４が、システムオンチップのデバイス１０２２に結合される。さらに、特定の実施形態では、ディスプレイ１０２８、スピーカ１０３６、マイクロフォン１０３８、アンテナ１０４２、および電源１０４４は、システムオンチップのデバイス１０２２の外部にある。しかしながら、ディスプレイ１０２８、入力デバイス１０３０、スピーカ１０３６、マイクロフォン１０３８、アンテナ１０４２、および電源１０４４のうちのそれぞれは、インターフェースまたはコントローラなどのシステムオンチップのデバイス１０２２のコンポーネントに結合され得る。

[0072] 上述された実施形態に関連して、装置は、発振信号を生成するための手段を含むように開示される。例えば、発振信号を生成するための手段は、図１または図２における、ＶＣＯ １０６、１つまたは複数のリング発振器、１つまたは複数のインダクタンス−キャパシタンス（ＬＣ）タイプ発振器、１つまたは複数のデジタル発振器、発振出力を生成するための命令を実行するように構成されたプロセッサ、発振出力を生成するように構成された１つまたは複数の他の回路またはデバイス、あるいはそれらのいずれかの組み合わせを含み得る。

[0073] 装置はまた、生成するための手段の電源入力を調整するための手段を含む。例えば、調整するための手段は、図１のレギュレータ１０２、図２の演算増幅器２０４、１つまたは複数の他のレギュレータ回路またはデバイス、電源入力を調整するための命令を実行するように構成されたプロセッサ、電源入力を調整するように構成された１つまたは複数の他の回路またはデバイス、並びにそれらのいずれかの組み合わせを含み得る。

[0074] 装置はまた、発振を減衰させるための手段を含む。減衰させるため手段は、調整するための手段の出力に結合される。減衰させるための手段の抵抗またはキャパシタンス、あるいはその両方は、生成するための手段に供給される電流の量に基づいて変化するように構成される。例えば、減衰させるための手段は、抵抗Ｍ１ ２１０およびキャパシタンス２１２もまた含む、図２の発振減衰回路１０４を含み得る。抵抗Ｍ１ ２１０は、ＶＣＯ １０６に供給される電流１０７の量に基づいて変化する。代替的に、または組み合わせで、減衰させるための手段は、図３−８に示されるような１つまたは複数の他の減衰回路またはデバイス、電源入力の発振の減衰を減衰させるかまたは制御するための命令を実行するように構成されたプロセッサ、発振を減衰させるように構成された１つまたは複数の他の回路またはデバイス、あるいはそれらのいずれかの組合せを含み得る。

[0075] 発振を減衰させるための手段は、ループ利得のゼロ点をもたらすことによって、生成するための手段におけるポールを実質的にキャンセルし得る。例えば、減衰させるための手段は、図２のトランジスタＭ２ ２３８およびトランジスタＭ１ ２１０がレギュレータ１０２のゼロ点を引き起こし得るように構成され得、それは、ＶＣＯ １０６の制御ノード１４４においてポールをキャンセルし得る。

[0076] 減衰させるための手段の抵抗またはキャパシタンスは、生成するための手段に供給される電流の量の平方根に実質的に比例して変化するように構成され得る。例えば、図２のトランジスタＭ２ ２３８およびトランジスタＭ７ ２４２のような直列に結合されたトランジスタのペアを通る電流は、図２のトランジスタＭ４ ２３６およびトランジスタＭ６ ２４０の両方を通る電流に比例し得る。トランジスタＭ２ ２３８のゲートソース電圧は、生成するための手段に供給される電流１０７の平方根に比例し得る。トランジスタＭ２ ２３８のゲートは、発振減衰回路１０４のトランジスタＭ１ ２１０のゲートに結合される。結果として、トランジスタＭ１ ２１０のドレインソース抵抗は、ＶＣＯ １０６に供給された電流の平方根に比例する。

[0077] 当業者であれば、また、本開示の利点を用いて、本明細書に開示された実施形態に関連して説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組み合わせとして実装されうることをさらに理解するであろう。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、一般にそれらの機能の観点から上記に説明されている。このような機能がハードウェアとして実装されるか、あるいはプロセッサ実行可能な命令として実装されるかは、特定のアプリケーションおよびシステム全体に課せられる設計制約に依存する。当業者であれば、説明された機能を特定のアプリケーションごとに様々な方法で実装しうるが、このような実装の決定は、本開示の範囲からの逸脱を引き起こすものであると解釈されるべきではない。

[0078] 本明細書に開示された実施形態に関連して説明される方法またはアルゴリズムは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれら２つの組み合わせにおいて、具現化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、あるいは当該技術において周知である任意の他の形状の非一時的な記憶媒体内に存在しうる。例示的な記憶媒体は、プロセッサがこの記憶媒体から情報を読み取り、またこの記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体はプロセッサに統合され得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）に存在しうる。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末内に存在し得る。代替的に、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に個別のコンポーネントとして存在し得る。

[0079] 開示された実施形態の先の説明は、当業者が開示された実施形態を製造または使用することを可能にするために提供される。これらの実施形態に対する様々な変更は、当業者および本開示の恩恵を受ける人に対して容易に理解されるだろう。本明細書で定義される原理は、本開示の範囲から逸脱することなく他の実施形態に適用され得る。従って、本開示は、本明細書に示される実施形態に制限されることが意図されるものではなく、下記の請求項によって定義されるような原理および新規の特徴と一致する可能な限り最も広い範囲が与えられるべきものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
回路であって、
電源入力を有する電圧制御発振器（ＶＣＯ）と、
前記ＶＣＯの前記電源入力に結合された出力を有するレギュレータと、
前記レギュレータの前記出力に結合された出力を有する発振減衰回路と
を備え、
ここにおいて、前記発振減衰回路のインピーダンスは、前記ＶＣＯの前記電源入力に供給される電流に基づいて変化するように構成される、回路。
［Ｃ２］
前記発振減衰回路は、前記ＶＣＯの前記電源入力に結合された制御ノードにおいて、ポールを実質的にキャンセルすることを前記レギュレータのループ利得のゼロ点に行わせる、Ｃ１に記載の回路。
［Ｃ３］
前記発振減衰回路は、第１のトランジスタを備え、ここにおいて、前記第１のトランジスタは、可変抵抗を提供するために三極モードにおいて前記第１のトランジスタを動作するようにバイアスされるゲートを有し、前記可変抵抗は、前記ＶＣＯに供給される電流の量の平方根に実質的に比例する、Ｃ２に記載の回路。
［Ｃ４］
前記レギュレータの前記出力に結合された入力を有し、前記第１のトランジスタの前記ゲートに結合された出力を有するカレントミラー回路をさらに備え、ここにおいて、前記カレントミラーは、前記第１のトランジスタの前記ゲートに電圧を供給するように構成され、前記電圧は、前記ＶＣＯに供給される電流の量の前記平方根に対応する、Ｃ３に記載の回路。
［Ｃ５］
前記レギュレータは、ＶＣＯ電源トランジスタのゲートに結合された出力を有する演算増幅器を備え、ここにおいて、前記ＶＣＯ電源トランジスタのソースは、前記ＶＣＯの前記電源入力に前記電流を供給するために前記ＶＣＯの前記電源入力に結合される、Ｃ１に記載の回路。
［Ｃ６］
前記演算増幅器の入力に、前記ＶＣＯの前記電源入力における電圧を供給するためのフィードバックループをさらに備える、Ｃ５に記載の回路。
［Ｃ７］
前記ＶＣＯは、位相ロックループ（ＰＬＬ）の出力を提供し、前記レギュレータは、前記ＰＬＬのループフィルタの出力に結合された入力を有する、Ｃ６に記載の回路。
［Ｃ８］
前記発振減衰回路は、抵抗−キャパシタンス（ＲＣ）回路を備える、Ｃ１に記載の回路。
［Ｃ９］
電圧制御発振器において発振を減衰させるための方法であって、前記方法は、
電圧制御発振器（ＶＣＯ）に供給される電流に基づいて電圧を受け取ることと、
可変インピーダンスを使用して発振を減衰させることと
を備え、
ここにおいて、前記可変インピーダンスは、前記ＶＣＯに供給される前記電流を制御するレギュレータの出力における前記電圧に応答する、方法。
［Ｃ１０］
前記可変インピーダンスにおいて受け取った前記電圧は、さらに、前記レギュレータの前記出力に結合された抵抗−キャパシタンス（ＲＣ）回路内のトランジスタのゲートにおいて受け取った前記電圧を備える、Ｃ９に記載の方法。
［Ｃ１１］
前記可変インピーダンスは、前記ＲＣ回路内の可変抵抗または可変キャパシタンスのうちの少なくとも１つを備える、Ｃ１０に記載の方法。
［Ｃ１２］
可変抵抗または可変キャパシタンスのうちの前記少なくとも１つは、前記ＲＣ回路内の可変抵抗を備える、Ｃ１１に記載の方法。
［Ｃ１３］
前記可変インピーダンスは、前記ＶＣＯの制御ノードにおいてポールを実質的にキャンセルすることを前記レギュレータのループ利得のゼロ点に行わせるように構成可能である、Ｃ９に記載の方法。
［Ｃ１４］
命令を備えた非一時的なコンピュータ読取可能媒体であって、前記命令は、プロセッサによって実行されるとき、前記プロセッサに、
電圧制御発振器（ＶＣＯ）に供給される電流に基づいて電圧を受け取ることと、
前記ＶＣＯに供給される前記電流を制御するレギュレータの出力において、前記電圧に応じた可変インピーダンスを使用して発振を減衰させることと、
を備える動作を制御することを行わせる、非一時的なコンピュータ読取可能媒体。
［Ｃ１５］
前記可変インピーダンスで受け取った前記電圧は、さらに、前記レギュレータの前記出力に結合された抵抗−キャパシタンス（ＲＣ）回路内のトランジスタのゲートにおいて受け取った前記電圧を備える、Ｃ１４に記載の非一時的なコンピュータ読取可能媒体。
［Ｃ１６］
前記ＲＣ回路内の前記可変インピーダンスは、前記ＶＣＯの制御ノードにおいてポールを実質的にキャンセルすることを前記レギュレータのループ利得のゼロ点に行わせる、Ｃ１５に記載のコンピュータ読取可能媒体。
［Ｃ１７］
前記可変インピーダンスは、前記ＲＣ回路内の可変キャパシタンスを備え、前記可変キャパシタンスは、前記ＶＣＯの制御ノードにおいてポールを実質的にキャンセルすることを前記レギュレータのループ利得のゼロ点に行わせる、Ｃ１６に記載のコンピュータ読取可能媒体。
［Ｃ１８］
装置であって、
発振信号を生成するための手段と、
前記生成するための手段の電源入力を調整するための手段と、
発振を減衰させるための手段と、前記減衰させるための手段は前記調整するための手段の出力に結合される、
を備え、
ここにおいて、前記減衰させるための手段のインピーダンスは、前記生成するための手段に供給される電流に基づいて変化するように構成される、装置。
［Ｃ１９］
前記減衰させるための手段は、前記調整するための手段においてループ利得のゼロ点をもたらすことによって、前記生成するための手段においてポールを実質的にキャンセルする、Ｃ１８に記載の装置。
［Ｃ２０］
可変抵抗または可変キャパシタンスのうちの少なくとも１つを備える前記インピーダンスは、前記生成するための手段に供給される電流の量の平方根に実質的に比例して変化するように構成される、Ｃ１９に記載の装置。
［Ｃ２１］
回路であって、
レギュレータの出力に結合された発振減衰回路
を備え、
ここにおいて、前記発振減衰回路は、
前記レギュレータの出力に結合された第１の端子を有し、且つ第２の端子を有する第１のキャパシタと、
ゲート端子、ドレイン端子、およびソース端子を有する第１のトランジスタと
を含み、
ここにおいて、前記第１のトランジスタの前記ドレイン端子は、前記第１のキャパシタの前記第２の端子に結合され、ここにおいて、前記第１のトランジスタの前記ソース端子は、電源ノードに結合され、ここにおいて、前記第１のトランジスタの前記ゲート端子は、電圧制御発振器（ＶＣＯ）の電源電流をミラーリングするように構成されるカレントミラー回路の出力に結合される、回路。
［Ｃ２２］
前記発振減衰回路は、前記ＶＣＯの制御ノードにおいてポールを実質的にキャンセルすることを前記レギュレータのループ利得のゼロ点に行わせる、Ｃ２１に記載の回路。
［Ｃ２３］
前記発振減衰回路の第１のトランジスタは、前記ＶＣＯに供給される電流の量の平方根に実質的に比例する可変抵抗を提供する、Ｃ２２に記載の回路。
［Ｃ２４］
前記発振減衰回路は、第１の接続および第２の接続を有する第２のキャパシタと、ゲート接続、ソース接続、およびドレイン接続を有する第２のトランジスタとを備え、第２のキャパシタの第１の接続は、前記レギュレータの前記出力に結合され、前記第２のキャパシタの第２の接続は、前記第２のトランジスタのドレインに結合され、前記第２のトランジスタのゲートは、レギュレータ出力に結合される、Ｃ２１に記載の回路。

Claims (24)

1. 回路であって、
   電源入力を有する電圧制御発振器（ＶＣＯ）と、
   前記ＶＣＯの前記電源入力に結合された出力を有するレギュレータと、
   第１の減衰部分と第２の減衰部分とを備える発振減衰回路と、ここにおいて、前記第１の減衰部分は、前記レギュレータの前記出力と、前記ＶＣＯの前記電源入力に電流を供給する正の電源ノードとの間で結合され、前記発振減衰回路のインピーダンスは、前記ＶＣＯの前記電源入力に供給される前記電流に基づいて変化するように構成され、前記第２の減衰部分は、前記レギュレータの前記出力と、前記回路の接地電位との間で結合される、
   前記ＶＣＯの前記電源入力に供給される前記電流をミラーリングするように構成されたカレントミラー回路と、ここにおいて、前記第２の減衰部分は、前記カレントミラー回路に結合される、
   を備える、回路。
2. 前記発振減衰回路は、前記ＶＣＯの前記電源入力に結合された制御ノードにおいて、ポールを実質的にキャンセルすることを前記レギュレータのループ利得のゼロ点に行わせる、請求項１に記載の回路。
3. 前記発振減衰回路は、第１のトランジスタを備え、ここにおいて、前記第１のトランジスタは、可変抵抗を提供するために三極モードにおいて前記第１のトランジスタを動作するようにバイアスされるゲートを有し、前記可変抵抗は、前記ＶＣＯに供給される電流の量の平方根に実質的に比例する、請求項２に記載の回路。
4. 前記カレントミラー回路は、前記レギュレータの前記出力に結合された入力と、前記第１のトランジスタの前記ゲートに結合された出力とを有し、前記カレントミラー回路は、前記第１のトランジスタの前記ゲートに電圧を供給するように構成され、前記電圧は、前記ＶＣＯに供給される電流の量の前記平方根に対応する、請求項３に記載の回路。
5. 前記レギュレータは、ＶＣＯ電源トランジスタのゲートに結合された出力を有する演算増幅器を備え、ここにおいて、前記ＶＣＯ電源トランジスタのドレインは、前記ＶＣＯの前記電源入力に前記電流を供給するために前記ＶＣＯの前記電源入力に結合される、請求項１に記載の回路。
6. 前記演算増幅器の入力に、前記ＶＣＯの前記電源入力における電圧を供給するためのフィードバックループをさらに備える、請求項５に記載の回路。
7. 前記ＶＣＯは、位相ロックループ（ＰＬＬ）の出力を提供し、前記レギュレータは、前記ＰＬＬのループフィルタの出力に結合された入力を有する、請求項６に記載の回路。
8. 前記発振減衰回路は、抵抗−キャパシタンス（ＲＣ）回路を備える、請求項１に記載の回路。
9. 電圧制御発振器において発振を減衰させるための方法であって、前記方法は、
   減衰回路が前記電圧制御発振器（ＶＣＯ）に供給される電流に基づいて電圧を受け取ることと、
   可変インピーダンスを提供するために前記減衰回路を使用して発振を減衰させることと、ここにおいて、前記減衰回路は、第１の減衰部分と第２の減衰部分とを備え、前記第１の減衰部分は、レギュレータの出力と、前記ＶＣＯに前記電流を供給する正の電源ノードとの間で結合され、前記可変インピーダンスは、前記ＶＣＯに供給される前記電流を制御する前記レギュレータの前記出力における電圧に応答し、前記第２の減衰部分は、前記レギュレータの前記出力と、前記減衰回路の接地電位との間で結合される、
   カレントミラー回路を介して前記ＶＣＯに供給される前記電流をミラーリングすることと、ここにおいて、前記第２の減衰部分は、前記カレントミラー回路に結合される、
   を備える、方法。
10. 前記ＶＣＯに供給される前記電流に基づいて前記電圧を受け取ることは、前記レギュレータの前記出力に結合された抵抗−キャパシタンス（ＲＣ）回路内のトランジスタのゲートにおいて前記電圧を受け取ることを備える、請求項９に記載の方法。
11. 前記可変インピーダンスは、前記ＲＣ回路内の可変抵抗または可変キャパシタンスのうちの少なくとも１つを備える、請求項１０に記載の方法。
12. 可変抵抗または可変キャパシタンスのうちの前記少なくとも１つは、前記ＲＣ回路内の可変抵抗を備える、請求項１１に記載の方法。
13. 前記可変インピーダンスは、前記ＶＣＯの制御ノードにおいてポールを実質的にキャンセルすることを前記レギュレータのループ利得のゼロ点に行わせるように構成可能である、請求項９に記載の方法。
14. 命令を備えた非一時的なコンピュータ読取可能媒体であって、前記命令は、プロセッサによって実行されるとき、前記プロセッサに、
    減衰回路が電圧制御発振器（ＶＣＯ）に供給される電流に基づいて電圧を受け取ることと、
    可変インピーダンスを提供するために前記減衰回路を使用して発振を減衰させることと、ここにおいて、前記減衰回路は、第１の減衰部分と第２の減衰部分とを備え、前記第１の減衰部分は、レギュレータの出力と、前記ＶＣＯに前記電流を供給する正の電源ノードとの間で結合され、前記可変インピーダンスは、前記ＶＣＯに供給される前記電流を制御する前記レギュレータの前記出力における電圧に応答し、前記第２の減衰部分は、前記レギュレータの前記出力と、前記減衰回路の接地電位との間で結合される、
    カレントミラー回路を介して前記ＶＣＯに供給される前記電流をミラーリングすることと、ここにおいて、前記第２の減衰部分は、前記カレントミラー回路に結合される、
    を備える動作を制御することを行わせる、非一時的なコンピュータ読取可能媒体。
15. 前記電圧を受け取ることは、前記レギュレータの前記出力に結合された抵抗−キャパシタンス（ＲＣ）回路内のトランジスタのゲートにおいて前記電圧を受け取ることを備える、請求項１４に記載の非一時的なコンピュータ読取可能媒体。
16. 前記ＲＣ回路内の前記可変インピーダンスは、前記ＶＣＯの制御ノードにおいてポールを実質的にキャンセルすることを前記レギュレータのループ利得のゼロ点に行わせる、請求項１５に記載の非一時的なコンピュータ読取可能媒体。
17. 前記可変インピーダンスは、前記ＲＣ回路内の可変キャパシタンスを備え、前記可変キャパシタンスは、前記ＶＣＯの制御ノードにおいてポールを実質的にキャンセルすることを前記レギュレータのループ利得のゼロ点に行わせる、請求項１６に記載の非一時的なコンピュータ読取可能媒体。
18. 装置であって、
    発振信号を生成するための手段と、
    前記生成するための手段の電源入力を調整するための手段と、
    発振を減衰させるための手段と、ここで、前記減衰させるための手段は、第１の減衰部分と第２の減衰部分とを備え、ここにおいて、前記第１の減衰部分は、前記調整するための手段の出力と、前記生成するための手段に電流を供給する正の電源ノードとの間で結合され、前記減衰させるための手段のインピーダンスは、前記生成するための手段に供給される前記電流に基づいて変化するように構成され、前記第２の減衰部分は、前記調整するための手段の前記出力と、前記装置の接地電位との間で結合される、
    前記生成するための手段に供給される前記電流をミラーリングするための手段と、ここにおいて、前記第２の減衰部分は、前記ミラーリングするための手段に結合される、
    を備える、装置。
19. 前記減衰させるための手段は、前記調整するための手段においてループ利得のゼロ点をもたらすことによって、前記生成するための手段においてポールを実質的にキャンセルする、請求項１８に記載の装置。
20. 前記インピーダンスは、前記生成するための手段に供給される電流の量の平方根に実質的に比例して変化するように構成可能である、可変抵抗または可変キャパシタンスのうちの少なくとも１つを備える、請求項１９に記載の装置。
21. 回路であって、
    第１の減衰部分と第２の減衰部分とを備える発振減衰回路、
    を備え、
    ここにおいて、前記第１の減衰部分は、レギュレータの出力に結合され、
    前記レギュレータの前記出力に結合された第１の端子を有し、且つ第２の端子を有する第１のキャパシタと、
    ゲート端子、ドレイン端子、およびソース端子を有する第１のトランジスタと、ここにおいて、前記第１のトランジスタの前記ドレイン端子は、前記第１のキャパシタの前記第２の端子に結合され、前記第１のトランジスタの前記ソース端子は、正の電源ノードに結合され、前記第１のトランジスタの前記ゲート端子は、電圧制御発振器（ＶＣＯ）の電源電流をミラーリングするように構成されるカレントミラー回路の出力に結合され、前記第２の減衰部分は、前記レギュレータの前記出力と、前記回路の接地電位との間で結合され、前記第２の減衰部分は、前記カレントミラー回路に結合される、
    を含む、回路。
22. 前記発振減衰回路は、前記ＶＣＯの制御ノードにおいてポールを実質的にキャンセルすることを前記レギュレータのループ利得のゼロ点に行わせる、請求項２１に記載の回路。
23. 前記発振減衰回路の第１のトランジスタは、前記ＶＣＯに供給される電流の量の平方根に実質的に比例する可変抵抗を提供する、請求項２２に記載の回路。
24. 前記第２の減衰部分は、
    第１の接続および第２の接続を有する第２のキャパシタと、
    ゲート接続、ソース接続、およびドレイン接続を有する第２のトランジスタと、ここにおいて、第２のキャパシタの第１の接続は、前記レギュレータの前記出力に結合され、前記第２のキャパシタの第２の接続は、前記第２のトランジスタのドレインに結合され、前記第２のトランジスタのゲートは、前記カレントミラー回路に結合される、
    を備える、請求項２１に記載の回路。

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