KR101634201B1 - 링 오실레이터 회로 및 방법 - Google Patents
링 오실레이터 회로 및 방법 Download PDFInfo
- Publication number
- KR101634201B1 KR101634201B1 KR1020157028521A KR20157028521A KR101634201B1 KR 101634201 B1 KR101634201 B1 KR 101634201B1 KR 1020157028521 A KR1020157028521 A KR 1020157028521A KR 20157028521 A KR20157028521 A KR 20157028521A KR 101634201 B1 KR101634201 B1 KR 101634201B1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit
- coupled
- vco
- regulator
- output
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 230000010355 oscillation Effects 0.000 claims abstract description 114
- 239000003990 capacitor Substances 0.000 claims description 51
- 230000003750 conditioning effect Effects 0.000 claims 1
- 230000001105 regulatory effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 230000004044 response Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 238000012937 correction Methods 0.000 description 3
- 238000004513 sizing Methods 0.000 description 3
- 238000010367 cloning Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000010076 replication Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
오실레이터 회로들 및 방법들이 기재된다. 일 실시예에서, 회로는, 전압 제어된 오실레이터(VCO), 및 VCO의 공급 입력에 커플링된 조절기를 포함한다. 회로는 또한, 조절기의 출력에 커플링된 오실레이션 댐프닝 회로를 포함한다. 오실레이션 댐프닝 회로의 저항 또는 커패시턴스는, VCO에 제공된 전류에 기초하여 변하도록 구성된다.
Description
35 U.S.C. §119 하의 우선권 주장
[0001] 본 출원은 2013년 3월 14일자로 출원된 미국 특허출원 시리얼 넘버 13/804,366호의 이점을 주장하며, 그 특허출원은 그 전체가 인용에 의해 본 명세서에 포함된다.
[0002] 본 발명은 일반적으로 오실레이터들에 관한 것으로, 더 상세하게는 조절된(regulated) 링 오실레이터들을 공급하는 것이다.
[0001] 본 출원은 2013년 3월 14일자로 출원된 미국 특허출원 시리얼 넘버 13/804,366호의 이점을 주장하며, 그 특허출원은 그 전체가 인용에 의해 본 명세서에 포함된다.
[0002] 본 발명은 일반적으로 오실레이터들에 관한 것으로, 더 상세하게는 조절된(regulated) 링 오실레이터들을 공급하는 것이다.
[0003] 링 오실레이터들은 오실레이팅 출력 신호를 제공하는데 사용될 수도 있다. 출력 신호의 오실레이션 주파수는, 링 오실레이터에 제공되는 전압 공급 범위에 응답한다. 링 오실레이터는 전압 제어된 오실레이터(VCO)로서 동작한다. 큰 커패시턴스는 통상적으로, VCO의 전압 공급으로부터의 고주파수 잡음을 필터링하는데 사용된다. 부가적으로, 조절기(regulator)는 통상적으로, 전압 공급을 VCO에 제공하는데 사용된다. 조절기는 조절기의 출력을 조정하기 위한 VCO로부터의 피드백 경로를 가질 수 있다. 그러나, 큰 커패시터는, 피드백 경로 상에서 특정한 주파수에서 "폴(pole)"을 도입할 수 있으며, 잠재적으로는, 시스템의 불안정성을 초래하고, 조절기의 출력이 오실레이팅하게 한다.
[0004] 피드백 경로 상에서 큰 커패시터를 갖는 것으로부터 초래되는 잠재적인 불안정성을 회피하기 위한 종래의 기술은, 피드백 경로 상에서 VCO의 복제(replica)를 사용하는 것이다. 복제는 큰 커패시터를 사용하지는 않지만 실제 VCO와 등가인 특징들을 갖도록 설계된다. 복제는, 그렇지 않으면 커패시터에 의해 야기될 수도 있는 커패시터-유도된 불안정성을 감소시키지만, 복제는 잡음을 도입할 수도 있고, 전력 소비를 증가시킬 수도 있다.
[0005] 미국 특허 7,436,229("Sidiropoulos")는, 위상 록 루프 및 보간기 회로를 포함하는 주파수 합성 회로를 설명한다. 위상 록 루프 회로는 기준 클록 및 피드백 클록을 수신하고, 기준 클록 및 피드백 클록에 기초하여 일 주파수를 갖는 출력 클록을 생성한다. 보간기 회로는 위상 록 루프 회로의 피드백 경로에서 커플링된다. 보간기 제어 회로는, 보간기 회로에 대한 가변 시간 지연을 특정하는 보간기 제어 워드(word)를 생성한다. 보간기 회로는, 출력 클록을 수신하고, 보간기 제어 워드에 따라 출력 클록에 가변 시간 지연을 도입함으로써 피드백 클록을 생성한다. 시간 가변 지연은 출력 회로의 주파수를 변경시킨다.
[0006] 미국 특허 8,031,027("Park")는 전압 조절기를 포함하는 전압-제어된 오실레이터, 및 지연 유닛을 설명한다. 전압 조절기는 독립적으로, 제 1 및 제 2 오실레이션 제어 신호들의 결합의 일정비(regular ratio)에 의해 표현되는 조절된 전압 신호를 제공하기 위해 제 1 오실레이션 제어 신호 및 제 2 오실레이션 제어 신호를 수신하며, 조절된 전압 신호는 전압 조절기에 대한 피드백이다. 지연 유닛은, 조절된 전압 신호에 응답하여 변하는 주파수를 갖는 출력 신호를 생성한다.
[0007] 미국 특허 8,217,690("Hu")는 VCO 그룹, 위상 비교기, 및 루프 필터를 포함하는 주파수 합성기를 설명한다. 각각의 VCO는, 버랙터, 및 복수의 가중된 커패시턴스 엘리먼트들을 포함하는 커패시터 뱅크, 및 제어 신호에 기초하여 턴 온 및 오프되는 복수의 스위치들을 포함한다. Hu는 또한, 버랙터 정정 전위 생성 회로, 커패시터 뱅크의 기생 커패시턴스에 대한 정정 전위 생성 회로, 커패시터 뱅크의 제어 신호에 기초하여 가중 프로세싱이 정정 전위 생성 회로의 출력 전위에 대해 수행되는 가변 이득 증폭기, 및 버랙터의 정정 전위 생성 회로의 출력 전압 및 가변 이득 증폭기의 출력 전압을 부가하는 가산기 회로를 포함하는 온도 보상을 설명하며, VCO의 버랙터는 가산기 회로의 출력(정정 전위)에 의해 제어된다.
[0008] 미국 특허 공개공보 제 2011/0006819("Bazes")는, 공급 조절된 위상 록 루프로부터 디지털 클록 신호를 수신하는 디지털 프로세싱 회로를 포함하는 프로세서를 설명한다. 공급 조절된 위상 록 루프는, 아날로그 신호를 출력할 수 있는 전압 제어된 오실레이터, 및 전압 제어된 오실레이터로부터 아날로그 신호를 수신할 수 있고, 전압 제어된 오실레이터의 아날로그 출력에 대응하는 디지털 신호로 아날로그 출력을 변환할 수 있는 레벨 복원기를 포함할 수 있다. 공급 조절된 위상 록 루프는, 수용가능한 입력 전압들의 범위 내에 있는 입력 전압을 갖는 아날로그 입력을 수신할 수 있다. 공급 조절된 위상 록 루프는 또한, 디지털 출력 신호를 생성하여, 수용가능한 입력 전압들의 범위가 출력 전압보다 크거나 작은 전압 값들을 포함하도록 구성될 수 있다.
[0009] In-Chul Hwang로부터의 IEEE Microwave And Wireless Components Letters, Vol. 22, No. 6, June 2012, pages 324-327는, 공급 및 온도에 의한 변화를 보상하기 위해 온-칩 조절기를 갖는 4-스테이지 차동 링 VCO를 사용하도록 설계된 L1/L5 듀얼밴드 GPS RF 수신기에 대한 브로드-밴드 주파수 합성기를 설명한다. 또한, 폴-제로 스캐일러블 루프 필터는, VCO 이득의 넓은 변화들에 대한 댐핑(damping) 인자를 유지하면서 루프 대역폭을 튜닝하도록 제안된다.
[0010] "Low-Power Supply-Regulation Techniques for Ring Oscillators in phase locked loops (PLLs) Using a Split-Turned Architecture" in the IEEE Journal of Solid-State Circuits, vol. 44, No. 8, Aug 2009, on pages 2169-2181는, 공급-잡음 배재(rejection) 성능과 전력 소비 사이의 트래이드오프를 디커플링시키기 위해 분할-터닝된(split-turned) 아키텍처를 이용하는 공급-조절된 PLL을 설명한다. 조절기를 낮은-대역폭 코오스한(coarse) 루프에 배치함으로써, 제안된 PLL 아키텍처는 오실레이터 위상 잡음의 억제를 허용한다. 조절기의 전력 공급-잡음 배재 및 전력 소실은 영향받지 않을 수도 있다.
[0011] "An Area-Efficient PLL Architecture in 90-nm CMOS" in the 2005 Symposium on VLSI Circuits Digest of Technical Papers, on pages 48-49는 영역-효율적인 PLL 설계를 설명한다. PLL 아키텍처는, 샘플-리셋 기술들, 및 통상적인 리플(ripple)-감소 커패시터와 등가인 총 루프-커패시터를 사용하는 전하-펌프 기반 PLL 안정화 필터 네트워크의 구현을 허용한다.
[0012] "A Highly Integrated Power Management IC for Advanced Mobile Applications", IEEE Journal of Solid-State Circuits, Vol. 42, No. 8, Aug 2007, on pages 1723-1751는, 비용 효율적이고, 얇고, 컴팩트하며 전력 효율적인 모바일 디바이스를 가능하게 하는 매우 집적된 전력 관리 IC(PMIC)를 설명한다. LDO에 대한 주파수 보상 방법을 포함하여, 낮은-드롭-아웃(low-drop-out) 선형 조절기(LDO) 및 스위치-모드 DC-DC 변환기의 설계 세부사항들이 또한 설명된다.
[0013] "A 1.25-5 GHz Clock Generator With High-Bandwidth Supply-Rejection Using a Regulated-Replica Regulator in 45-nm CMOS", IEEE Journal of Solid-State Circuits, Vol. 44, No. 11, Nov 2008, on pages 2901-2910는, 45-nm CMOS SOI 기술로 구현된 고속 칩-투-칩 링크 수신기들에 대한 클록-생성기를 설명한다. 공급 전압 잡음에 대한 낮은 민감도는, 조절 루프에서 복제 피드백을 사용하는 낮은-드롭아웃 전압 조절기에 의해 달성되었으며, 여기서, 복제 저항은 제 2 루프에 의해 조절된다.
[0004] 피드백 경로 상에서 큰 커패시터를 갖는 것으로부터 초래되는 잠재적인 불안정성을 회피하기 위한 종래의 기술은, 피드백 경로 상에서 VCO의 복제(replica)를 사용하는 것이다. 복제는 큰 커패시터를 사용하지는 않지만 실제 VCO와 등가인 특징들을 갖도록 설계된다. 복제는, 그렇지 않으면 커패시터에 의해 야기될 수도 있는 커패시터-유도된 불안정성을 감소시키지만, 복제는 잡음을 도입할 수도 있고, 전력 소비를 증가시킬 수도 있다.
[0005] 미국 특허 7,436,229("Sidiropoulos")는, 위상 록 루프 및 보간기 회로를 포함하는 주파수 합성 회로를 설명한다. 위상 록 루프 회로는 기준 클록 및 피드백 클록을 수신하고, 기준 클록 및 피드백 클록에 기초하여 일 주파수를 갖는 출력 클록을 생성한다. 보간기 회로는 위상 록 루프 회로의 피드백 경로에서 커플링된다. 보간기 제어 회로는, 보간기 회로에 대한 가변 시간 지연을 특정하는 보간기 제어 워드(word)를 생성한다. 보간기 회로는, 출력 클록을 수신하고, 보간기 제어 워드에 따라 출력 클록에 가변 시간 지연을 도입함으로써 피드백 클록을 생성한다. 시간 가변 지연은 출력 회로의 주파수를 변경시킨다.
[0006] 미국 특허 8,031,027("Park")는 전압 조절기를 포함하는 전압-제어된 오실레이터, 및 지연 유닛을 설명한다. 전압 조절기는 독립적으로, 제 1 및 제 2 오실레이션 제어 신호들의 결합의 일정비(regular ratio)에 의해 표현되는 조절된 전압 신호를 제공하기 위해 제 1 오실레이션 제어 신호 및 제 2 오실레이션 제어 신호를 수신하며, 조절된 전압 신호는 전압 조절기에 대한 피드백이다. 지연 유닛은, 조절된 전압 신호에 응답하여 변하는 주파수를 갖는 출력 신호를 생성한다.
[0007] 미국 특허 8,217,690("Hu")는 VCO 그룹, 위상 비교기, 및 루프 필터를 포함하는 주파수 합성기를 설명한다. 각각의 VCO는, 버랙터, 및 복수의 가중된 커패시턴스 엘리먼트들을 포함하는 커패시터 뱅크, 및 제어 신호에 기초하여 턴 온 및 오프되는 복수의 스위치들을 포함한다. Hu는 또한, 버랙터 정정 전위 생성 회로, 커패시터 뱅크의 기생 커패시턴스에 대한 정정 전위 생성 회로, 커패시터 뱅크의 제어 신호에 기초하여 가중 프로세싱이 정정 전위 생성 회로의 출력 전위에 대해 수행되는 가변 이득 증폭기, 및 버랙터의 정정 전위 생성 회로의 출력 전압 및 가변 이득 증폭기의 출력 전압을 부가하는 가산기 회로를 포함하는 온도 보상을 설명하며, VCO의 버랙터는 가산기 회로의 출력(정정 전위)에 의해 제어된다.
[0008] 미국 특허 공개공보 제 2011/0006819("Bazes")는, 공급 조절된 위상 록 루프로부터 디지털 클록 신호를 수신하는 디지털 프로세싱 회로를 포함하는 프로세서를 설명한다. 공급 조절된 위상 록 루프는, 아날로그 신호를 출력할 수 있는 전압 제어된 오실레이터, 및 전압 제어된 오실레이터로부터 아날로그 신호를 수신할 수 있고, 전압 제어된 오실레이터의 아날로그 출력에 대응하는 디지털 신호로 아날로그 출력을 변환할 수 있는 레벨 복원기를 포함할 수 있다. 공급 조절된 위상 록 루프는, 수용가능한 입력 전압들의 범위 내에 있는 입력 전압을 갖는 아날로그 입력을 수신할 수 있다. 공급 조절된 위상 록 루프는 또한, 디지털 출력 신호를 생성하여, 수용가능한 입력 전압들의 범위가 출력 전압보다 크거나 작은 전압 값들을 포함하도록 구성될 수 있다.
[0009] In-Chul Hwang로부터의 IEEE Microwave And Wireless Components Letters, Vol. 22, No. 6, June 2012, pages 324-327는, 공급 및 온도에 의한 변화를 보상하기 위해 온-칩 조절기를 갖는 4-스테이지 차동 링 VCO를 사용하도록 설계된 L1/L5 듀얼밴드 GPS RF 수신기에 대한 브로드-밴드 주파수 합성기를 설명한다. 또한, 폴-제로 스캐일러블 루프 필터는, VCO 이득의 넓은 변화들에 대한 댐핑(damping) 인자를 유지하면서 루프 대역폭을 튜닝하도록 제안된다.
[0010] "Low-Power Supply-Regulation Techniques for Ring Oscillators in phase locked loops (PLLs) Using a Split-Turned Architecture" in the IEEE Journal of Solid-State Circuits, vol. 44, No. 8, Aug 2009, on pages 2169-2181는, 공급-잡음 배재(rejection) 성능과 전력 소비 사이의 트래이드오프를 디커플링시키기 위해 분할-터닝된(split-turned) 아키텍처를 이용하는 공급-조절된 PLL을 설명한다. 조절기를 낮은-대역폭 코오스한(coarse) 루프에 배치함으로써, 제안된 PLL 아키텍처는 오실레이터 위상 잡음의 억제를 허용한다. 조절기의 전력 공급-잡음 배재 및 전력 소실은 영향받지 않을 수도 있다.
[0011] "An Area-Efficient PLL Architecture in 90-nm CMOS" in the 2005 Symposium on VLSI Circuits Digest of Technical Papers, on pages 48-49는 영역-효율적인 PLL 설계를 설명한다. PLL 아키텍처는, 샘플-리셋 기술들, 및 통상적인 리플(ripple)-감소 커패시터와 등가인 총 루프-커패시터를 사용하는 전하-펌프 기반 PLL 안정화 필터 네트워크의 구현을 허용한다.
[0012] "A Highly Integrated Power Management IC for Advanced Mobile Applications", IEEE Journal of Solid-State Circuits, Vol. 42, No. 8, Aug 2007, on pages 1723-1751는, 비용 효율적이고, 얇고, 컴팩트하며 전력 효율적인 모바일 디바이스를 가능하게 하는 매우 집적된 전력 관리 IC(PMIC)를 설명한다. LDO에 대한 주파수 보상 방법을 포함하여, 낮은-드롭-아웃(low-drop-out) 선형 조절기(LDO) 및 스위치-모드 DC-DC 변환기의 설계 세부사항들이 또한 설명된다.
[0013] "A 1.25-5 GHz Clock Generator With High-Bandwidth Supply-Rejection Using a Regulated-Replica Regulator in 45-nm CMOS", IEEE Journal of Solid-State Circuits, Vol. 44, No. 11, Nov 2008, on pages 2901-2910는, 45-nm CMOS SOI 기술로 구현된 고속 칩-투-칩 링크 수신기들에 대한 클록-생성기를 설명한다. 공급 전압 잡음에 대한 낮은 민감도는, 조절 루프에서 복제 피드백을 사용하는 낮은-드롭아웃 전압 조절기에 의해 달성되었으며, 여기서, 복제 저항은 제 2 루프에 의해 조절된다.
[0014] 조절기에 커플링된 오실레이터 댐프닝(dampening) 회로를 사용함으로써 전압 제어된 오실레이터(VCO)에서 복제의 사용을 회피하는 회로들 및 방법들이 기재된다. 오실레이터 댐프닝 회로는, VCO와 병렬인 큰 커패시턴스에 의해 도입된 "폴"을 오프셋시키는 "제로"를 포함할 수도 있다. 오실레이터 댐프닝 회로는, "제로"가 가변 VCO 동작 조건들 하에서 "폴"을 추적하도록 VCO에 제공된 전류에 응답할 수도 있다.
[0015] 특정한 실시예에서, 회로는, 전압 제어된 오실레이터(VCO), VCO의 공급 입력에 커플링된 조절기, 및 조절기의 출력에 커플링된 오실레이션 댐프닝 회로를 포함한다. 오실레이션 댐프닝 회로의 임피던스는, VCO에 제공된 전류의 양에 기초하여 변한다.
[0016] 다른 특정한 실시예에서, 방법은, 전압 제어된 오실레이터(VCO)에 제공된 전류에 기초한 전압을 수신하는 단계, 및 가변 임피던스를 사용하여 오실레이션들을 댐프닝하는 단계를 포함한다. 가변 임피던스는, VCO에 제공된 전류를 제어하는 조절기의 출력에서의 전압에 응답한다.
[0017] 다른 특정한 실시예에서, 비-일시적인 컴퓨터 판독가능 매체는 명령들을 포함하며, 명령들은 프로세서에 의해 실행되는 경우, 프로세서로 하여금, 전압 제어된 오실레이터(VCO)에 제공된 전류에 기초한 전압을 수신하는 동작들을 제어하게 하고, VCO에 제공된 전류를 제어하는 조절기의 출력에서의 전압에 응답하는 가변 임피던스를 사용하여 오실레이션들을 댐프닝하게 한다.
[0018] 다른 특정한 실시예에서, 장치는, 오실레이팅 신호를 생성하기 위한 수단, 생성하기 위한 수단의 공급 입력을 조절하기 위한 수단, 및 오실레이션들을 댐프닝하기 위한 수단을 포함한다. 오실레이션들을 댐프닝하기 위한 수단은 조절하기 위한 수단의 출력에 커플링된다. 오실레이션들을 댐프닝하기 위한 수단의 임피던스는, 생성하기 위한 수단에 제공된 전류의 양에 기초하여 변하도록 구성된다.
[0019] 다른 특정한 실시예에서, 회로는 조절기의 출력에 커플링된 오실레이션 댐프닝 회로를 포함하며, 여기서, 오실레이션 댐프닝 회로는, 조절기의 출력에 커플링된 제 1 단자 및 제 2 단자를 갖는 제 1 커패시터를 갖는다. 제 1 트랜지스터는 게이트 단자, 드레인 단자, 및 소스 단자를 가지며, 여기서, 제 1 트랜지스터의 드레인 단자는 제 1 커패시터의 제 2 단자에 커플링되고, 제 1 트랜지스터의 소스 단자는 공급 노드에 커플링되며, 제 1 트랜지스터의 게이트 단자는 전류 미러 회로의 출력에 커플링된다. 전류 미러 회로는, 전압 제어된 오실레이터에 제공된 공급 전류를 미러링한다.
[0020] 기재된 실시예들에 의해 제공된 적어도 하나의 이점은, 복제-없는(replica-less) VCO와 비교하여 감소된 불안정성을 갖고, 복제 전압 제어된 오실레이터(VCO)를 사용하는 회로와 비교하여 감소된 잡음 및/또는 전력 소비를 갖는 VCO이다.
[0021] 본 명세서에 기재된 회로 및 방법들의 다른 양상들, 특성들, 실시예들, 및 변화들은 다음의 섹션들, 즉 도면의 간단한 설명, 상세한 설명, 및 청구항들을 포함하는 전체 명세서의 검토 이후 명백해질 것이다.
[0015] 특정한 실시예에서, 회로는, 전압 제어된 오실레이터(VCO), VCO의 공급 입력에 커플링된 조절기, 및 조절기의 출력에 커플링된 오실레이션 댐프닝 회로를 포함한다. 오실레이션 댐프닝 회로의 임피던스는, VCO에 제공된 전류의 양에 기초하여 변한다.
[0016] 다른 특정한 실시예에서, 방법은, 전압 제어된 오실레이터(VCO)에 제공된 전류에 기초한 전압을 수신하는 단계, 및 가변 임피던스를 사용하여 오실레이션들을 댐프닝하는 단계를 포함한다. 가변 임피던스는, VCO에 제공된 전류를 제어하는 조절기의 출력에서의 전압에 응답한다.
[0017] 다른 특정한 실시예에서, 비-일시적인 컴퓨터 판독가능 매체는 명령들을 포함하며, 명령들은 프로세서에 의해 실행되는 경우, 프로세서로 하여금, 전압 제어된 오실레이터(VCO)에 제공된 전류에 기초한 전압을 수신하는 동작들을 제어하게 하고, VCO에 제공된 전류를 제어하는 조절기의 출력에서의 전압에 응답하는 가변 임피던스를 사용하여 오실레이션들을 댐프닝하게 한다.
[0018] 다른 특정한 실시예에서, 장치는, 오실레이팅 신호를 생성하기 위한 수단, 생성하기 위한 수단의 공급 입력을 조절하기 위한 수단, 및 오실레이션들을 댐프닝하기 위한 수단을 포함한다. 오실레이션들을 댐프닝하기 위한 수단은 조절하기 위한 수단의 출력에 커플링된다. 오실레이션들을 댐프닝하기 위한 수단의 임피던스는, 생성하기 위한 수단에 제공된 전류의 양에 기초하여 변하도록 구성된다.
[0019] 다른 특정한 실시예에서, 회로는 조절기의 출력에 커플링된 오실레이션 댐프닝 회로를 포함하며, 여기서, 오실레이션 댐프닝 회로는, 조절기의 출력에 커플링된 제 1 단자 및 제 2 단자를 갖는 제 1 커패시터를 갖는다. 제 1 트랜지스터는 게이트 단자, 드레인 단자, 및 소스 단자를 가지며, 여기서, 제 1 트랜지스터의 드레인 단자는 제 1 커패시터의 제 2 단자에 커플링되고, 제 1 트랜지스터의 소스 단자는 공급 노드에 커플링되며, 제 1 트랜지스터의 게이트 단자는 전류 미러 회로의 출력에 커플링된다. 전류 미러 회로는, 전압 제어된 오실레이터에 제공된 공급 전류를 미러링한다.
[0020] 기재된 실시예들에 의해 제공된 적어도 하나의 이점은, 복제-없는(replica-less) VCO와 비교하여 감소된 불안정성을 갖고, 복제 전압 제어된 오실레이터(VCO)를 사용하는 회로와 비교하여 감소된 잡음 및/또는 전력 소비를 갖는 VCO이다.
[0021] 본 명세서에 기재된 회로 및 방법들의 다른 양상들, 특성들, 실시예들, 및 변화들은 다음의 섹션들, 즉 도면의 간단한 설명, 상세한 설명, 및 청구항들을 포함하는 전체 명세서의 검토 이후 명백해질 것이다.
[0022] 도 1은, 오실레이터 및 오실레이션 댐프닝 회로를 포함하는 회로의 특정한 예시적인 실시예의 블록도이다.
[0023] 도 2는, 오실레이터 및 오실레이션 댐프닝 회로를 포함하는 회로의 다른 특정한 실시예를 도시한 다이어그램이다.
[0024] 도 3은, 오실레이터 및 오실레이션 댐프닝 회로를 포함하는 회로의 다른 특정한 실시예를 도시한 다이어그램이다.
[0025] 도 4는, 오실레이터 및 오실레이션 댐프닝 회로를 포함하는 회로의 다른 특정한 실시예를 도시한 다이어그램이다.
[0026] 도 5는, 오실레이션 댐프닝 회로의 특정한 실시예를 도시한 다이어그램이다.
[0027] 도 6은, 오실레이션 댐프닝 회로의 다른 특정한 실시예를 도시한 다이어그램이다.
[0028] 도 7은, 오실레이션 댐프닝 회로의 다른 특정한 실시예를 도시한 다이어그램이다.
[0029] 도 8은, 오실레이터 및 오실레이션 댐프닝 회로를 포함하는 회로의 다른 특정한 실시예를 도시한 다이어그램이다.
[0030] 도 9는 VCO에서 오실레이션들을 댐프닝하는 방법을 도시한 일 실시예의 흐름도이다.
[0031] 도 10은, 오실레이터 및 오실레이션 댐프닝 회로를 포함하는 무선 디바이스의 블록도이다.
[0023] 도 2는, 오실레이터 및 오실레이션 댐프닝 회로를 포함하는 회로의 다른 특정한 실시예를 도시한 다이어그램이다.
[0024] 도 3은, 오실레이터 및 오실레이션 댐프닝 회로를 포함하는 회로의 다른 특정한 실시예를 도시한 다이어그램이다.
[0025] 도 4는, 오실레이터 및 오실레이션 댐프닝 회로를 포함하는 회로의 다른 특정한 실시예를 도시한 다이어그램이다.
[0026] 도 5는, 오실레이션 댐프닝 회로의 특정한 실시예를 도시한 다이어그램이다.
[0027] 도 6은, 오실레이션 댐프닝 회로의 다른 특정한 실시예를 도시한 다이어그램이다.
[0028] 도 7은, 오실레이션 댐프닝 회로의 다른 특정한 실시예를 도시한 다이어그램이다.
[0029] 도 8은, 오실레이터 및 오실레이션 댐프닝 회로를 포함하는 회로의 다른 특정한 실시예를 도시한 다이어그램이다.
[0030] 도 9는 VCO에서 오실레이션들을 댐프닝하는 방법을 도시한 일 실시예의 흐름도이다.
[0031] 도 10은, 오실레이터 및 오실레이션 댐프닝 회로를 포함하는 무선 디바이스의 블록도이다.
[0032] 도 1은, VCO(106)로의 공급 전압을 조절하기 위한 조절기(102)를 포함하는 위상 록 루프(PLL)(100)를 도시한다. 오실레이션 댐프닝 회로(104)는, 그렇지 않으면 조절기(102)의 출력에서 발생할 수도 있는 오실레이션들을 실질적으로 댐프닝하거나 또는 소거시키기 위해 조절기(102)의 출력에 커플링된다. 오실레이션 댐프닝 회로(104)는, 복제 VCO의 사용없이 조절기(102)의 안정된 동작을 가능하게 한다.
[0033] PLL(100)은, 기준 주파수(Fref)를 갖는 기준 신호(118)를 수신하고, 분배기(124)로부터 PLL 피드백 신호(126)를 수신하도록 구성된 위상-주파수 검출기(PFD) 및 전하 펌프(120)를 포함한다. PFD 및 전하 펌프(120)는, 기준 신호와 PLL 피드백 신호 사이의 검출된 위상 또는 주파수 차이에 기초하여 출력(128)을 제공하도록 구성된다. PFD 및 전하 펌프(120)의 출력(128)은 루프 필터(122)에 제공된다. 루프 필터(122)는 필터링된 신호(130)를 조절기(102)에 제공하도록 구성된다. 조절기(102)는, 노드(142)를 통해 공급 트랜지스터 M3(103)에 출력(136)을 제공하도록 구성된다. 공급 트랜지스터 M3(103)는 노드(144)를 통해 VCO(106)에 커플링된다. VCO(106)의 출력(132)은 분배기(124)에 제공되며, 분배기(124)는 PFD 및 전하 펌프(120)에 PLL 피드백 신호(126)를 제공하도록 구성된다.
[0034] 조절기(102)의 출력(136)은, 루프 필터(122)로부터의 필터링된 신호(130)에 응답하여 그리고 피드백 루프(110)로부터의 입력에 추가적으로 응답하여 VCO(106)에 제공되는 전압 및 전류(107)를 제어한다. 피드백 루프(110)는, VCO(106)의 제어 노드(144)에 커플링되며, 오실레이션 댐프닝 회로(104)가 없다면 VCO(106)에서 또는 VCO(106)과 병렬인 큰 커패시턴스에 의해 야기된 불안정성에 민감할 것이다.
[0035] 오실레이션 댐프닝 회로(104)는, 조절기(102)의 출력에 커플링된 노드(142)에 커플링되는 출력(140)을 제공하며, VCO(106)에서 또는 VCO(106)와 병렬인 큰 커패시턴스에 의해 야기된 불안정성을 방지하도록 구성된다. 전류 미러(108)는 노드(142)에 커플링되며, 출력(134)을 오실레이션 댐프닝 회로(104)에 제공하도록 구성된다. 출력(134)은, VCO 전류(107)에 응답하는 제어 신호로서 오실레이션 댐프닝 회로(104)에 의해 수신된다. 예를 들어, 제어 신호는, VCO 전류(107)의 크기에 기초한 전압을 가질 수도 있다. 오실레이션 댐프닝 회로(104)는 도 2에 대해 더 상세히 설명되는 바와 같이, 전류 미러(108)로부터의 제어 신호에 응답하여 조절기(102)의 출력에서(예를 들어, 노드(142)에서) 오실레이션들을 댐프닝하도록 구성된다.
[0036] 조절기(102)의 출력에서 오실레이션들을 댐프닝함으로써, 오실레이션 댐프닝 회로(104)는 또한, 복제 VCO를 사용하지 않으면서 오실레이터(106)의 입력에서 오실레이션들을 댐프닝한다. 조절기(102)의 출력에서 불안정성을 회피하는 것은, 복제 VCO를 사용하지 않으면서 트랜지스터 M3(103)의 게이트 및 VCO(106)에 대한 입력(107)에서 더 안정된 입력을 제공한다. 복제 VCO를 사용하지 않으면서 불안정성을 회피하는 것은, 복제 VCO를 사용하는 PLL과 비교할 경우 회로 잡음 및 전력 소비를 감소시킬 수도 있다.
[0037] 도 2는 도 1의 PLL(100)의 컴포넌트들을 포함하는 특정한 실시예의 PLL 회로(200)를 도시한다. PLL 회로(200)는, 도 1의 PFD 및 전하 펌프(120), 루프 필터(122), 조절기(102), VCO 공급 트랜지스터 M3(103), 오실레이션 댐프닝 회로(104), VCO(106), 분배기(124), 및 전류 미러(108)를 포함한다. VCO(106)는 PLL 회로(200)의 출력(132)을 제공한다. 출력(132)은 주파수 Fout를 갖는다.
[0038] VCO(106)는, 대표적인 인버터(232)를 포함하는 직렬로 커플링된 인버터들의 링 오실레이터로서 도시된다. 링 오실레이터의 오실레이션 주파수는, VCO(106)의 제어 노드(144)에서 제공된 전압 및/또는 전류에 응답한다. 커패시터(234)는, 제어 노드(144)에서 고주파수 컴포넌트들을 필터링하기 위해 VCO(106)와 병렬로 커플링된다.
[0039] 조절기(102)는, VCO(106)의 제어 노드(144)에서의 공급 입력에 공급 트랜지스터 M3(103)를 통해 커플링된 노드(142)에 커플링되는 출력을 갖는 연산 증폭기(op-amp)(204)를 포함한다. 도시된 바와 같이, 연산 증폭기(204)의 출력은 VCO 공급 트랜지스터 M3(103)의 게이트에 커플링되며, VCO 공급 트랜지스터 M3(103)는 VCO(106)에 전류를 제공하도록 커플링된다. 조절기(102)는, PLL(200)의 루프 필터(122) 및 피드백 루프(110)에 응답한다. 피드백 루프(110)는, VCO(106)의 입력에(예를 들어, 제어 노드(144)에) 그리고 연산 증폭기(204)의 입력 노드(246)에 전압을 제공한다. 루프 필터(122)의 출력 전압은 연산 증폭기(204)의 입력 노드(244)에 제공된다.
[0040] 오실레이션 댐프닝 회로(104)는 노드(142)를 통해 조절기(102)의 출력에 커플링된다. 오실레이션 댐프닝 회로(104)는 저항-커패시턴스(RC) 회로를 포함한다. RC 회로는, 노드(142) 및 노드(250)에 커플링된 커패시턴스(212)를 포함한다. RC 회로는, 트랜지스터 M1(210)에 의해 제공된 저항을 더 포함한다. 트랜지스터 M1(210)은 전류 미러(108)의 출력(134)을 수신하도록 커플링된 게이트 단자를 갖는다. 트랜지스터 M1(210)의 소스는 노드(252)를 통해 전압 공급에 커플링되고, 트랜지스터 M1(210)의 드레인은 노드(250)에 커플링된다. 저항 및 커패시턴스 중 적어도 하나는, VCO(106)에 제공된 전류의 양에 기초하여 가변한다.
[0041] 예를 들어, 저항 또는 커패시턴스 중 적어도 하나는, VCO(106)에 제공된 전류의 양에 기초하여 변한다. 도 2에 도시된 실시예에서, 트랜지스터 M1(210)은 가변 저항을 제공하기 위해 트라이오드(triode) 모드로 동작하도록 바이어싱된다. 트랜지스터 M1(210)의 저항은 VCO(106)에 제공된 전류의 양의 제곱근과 실질적으로 비례한다.
[0042] 예를 들어, 전류 미러 회로(108)는, 조절기(102)의 출력에 응답하며, 트랜지스터 M1(210)의 게이트에 전압을 제공하도록 구성된다. 전류 미러 회로(108)는, 노드(142)에 커플링된 게이트를 갖는 트랜지스터 M4(236)를 포함한다. 트랜지스터 M4(236)는, op-amp(204)의 출력에 응답하며, VCO 공급 트랜지스터 M3(103)를 통한 전류의 적어도 일부를 미러링한다. 트랜지스터 M4(236)는, 트랜지스터 M4(236)를 통한 미러 전류가 트랜지스터 M6(240)를 통해 흐르도록 다른 트랜지스터 M6(240)에 직렬로 커플링된다. 트랜지스터 M6(240)를 통한 미러 전류는, 노드(256)를 통해 트랜지스터 M7(242)의 게이트 및 트랜지스터 M5(220)의 게이트에 커플링된 트랜지스터 M6(240)의 게이트에서 전압을 생성한다. 직렬로 커플링된 트랜지스터들 M2(238) 및 M7(242)의 쌍을 통한 전류는, 트랜지스터들 M4(236) 및 M6(240)를 통한 전류에 비례하며, 따라서, 트랜지스터 M2(238)의 게이트-소스 전압은 VCO(106)를 통한 전류의 제곱근에 비례한다. 트랜지스터 M2(238)의 게이트는, 출력(134)을 제공하며, 오실레이션 댐프닝 회로(104)의 트랜지스터 M1(210)의 게이트에 커플링된다. 결과로서, 트랜지스터 M1(210)의 드레인-소스 저항(Rdsm1)은 VCO(106)에 제공된 전류의 제곱근에 비례한다.
[0043] 트랜지스터 M2(238) 및 트랜지스터 M1(210)의 사이징에 기초하여, 오실레이션 댐프닝 회로(104)는, 조절기(102)의 루프 이득의 제로가 VCO(106)의 제어 노드(144)에서 폴을 소거시키게 하도록 구성된다. 예를 들어, 조절기(102)의 개방-루프 전달 기능은, 루프 필터(122)로부터 조절기(102)에서 수신된 전압(예를 들어, Vctrl)과 비교한 제어 노드(144)의 전압(예를 들어, Vreg)의 비율로서 표현될 수 있다. 조절기(102)의 개방-루프 전달 기능(Vreg/Vctrl)은 1/(1+sRvco*Cl)에 비례하며, 여기서, Rvco는 1/sqrt(Ivco)에 비례한 VCO(106)의 등가 저항이고(여기서, Ivco는 VCO(106)에 인가된 전류임), Cl은 커패시터(234)의 커패시턴스이다. Rvco*Cl는, 커패시터(234)에 의해 야기되고, Ivco의 제곱근에 비례하는 폴 주파수를 갖는 폴에 대응한다.
[0044] 오실레이션 댐프닝 회로(104)는 (Cc)(Rdsm1)에 대응하는 주파수에서 제로를 도입하며, 여기서, Cc는 커패시터(212)의 커패시턴스이고, Rdsm1은 트랜지스터 M1(210)의 드레인-소스 저항이다. 상술된 바와 같이, Rdsm1은 Ivco의 제곱근에 비례하며, 따라서, 오실레이션 댐프닝 회로(104)는 Ivco의 제곱근에 비례하는 제로를 도입한다. 커패시터(212)의 커패시턴스 및 트랜지스터 M1(210)의 물리적 특징들은, 오실레이션 댐프닝 회로(104)에 의해 도입된 제로가 커패시터(234)에 의해 야기된 폴을 소거(또는 실질적으로 소거)시키도록 선택될 수도 있다. 제로는 또한, VCO(106)가 튜닝될 때 및 VCO(106)의 임피던스가 변할 때 발생할 수도 있는 Ivco에서의 변화들로 폴을 추적한다.
[0045] 트랜지스터 M1(210) 및 커패시터(212)에 부가하여 또는 트랜지스터 M1(210) 및 커패시터(212)에 대한 대안으로서, 오실레이션 댐프닝 회로(104)는, 노드(142)에 그리고 노드(254)를 통해 트랜지스터 M5(220)에 접속된 커패시터(222)를 포함할 수 있다. 트랜지스터 M5(220)의 게이트는 노드(256)에 커플링되며, 따라서, 트랜지스터 M6(240)를 통해 전류를 미러링한다. 제 2 트랜지스터 M5(220)에 의해 제공된 드레인-소스 저항은, 트랜지스터 M1(210)에 대해 설명된 것과 유사한 방식으로 Ivco의 제곱근에 따라 변한다. 결과로서, 트랜지스터 M5(220) 및 커패시터(222)는, 커패시터(234)에 의해 야기된 폴을 소거(또는 실질적으로 소거)시킬 수도 있는 제로를 도입한다. 제로는 Ivco에서의 변화들로 폴을 추적한다.
[0046] 오실레이션 댐프닝 회로(104)가 PLL로 구현된 것으로서 도 1 및 2에 도시되지만, 다른 실시예들에서, 오실레이션 댐프닝 회로(104)는 대신, 다른 타입의 오실레이터 회로로 구현될 수도 있다. 도 2는 폴을 추적하도록 가변하는 것으로서 트랜지스터 M1(210)(및/또는 제 2 트랜지스터 M5(220))의 드레인-소스 저항을 도시하지만, 다른 실시예들에서, 커패시터(212)(및/또는 제 2 커패시터(222))의 커패시턴스는, 트랜지스터 M1(210) 또는 트랜지스터 M5(220)의 드레인-소스 저항을 변화시키는 것에 부가하여 또는 그 대신에 폴을 추적하도록 가변할 수도 있다. VCO(106)가 링 오실레이터로서 설명되지만, 다른 실시예들에서, VCO(106)는 인덕터-커패시터(LC)-타입 VCO와 같은 다른 타입의 오실레이터일 수도 있다.
[0047] 도 3은 도 1의 PLL(100)의 컴포넌트들을 포함하는 PLL 회로(300)의 특정한 실시예를 도시한다. PLL 회로(300)는, 도 1의 PFD 및 전하 펌프(120), 루프 필터(122), 조절기(102), VCO 공급 트랜지스터 M3(103), 오실레이션 댐프닝 회로(104), VCO(106), 분배기(124), 및 전류 미러(108)를 포함한다. VCO(106)는 PLL 회로(300)의 출력(132)을 제공한다. 도 2의 PLL(200)과 비교하여, 도 3의 PLL 회로(300)의 오실레이션 댐프닝 회로(104)는 트랜지스터 M1(210) 및 커패시터(212)를 포함하지만, 도 2의 커패시터(222) 및 트랜지스터 M5(220)를 포함하지 않는다. 커패시터(212) 및/또는 트랜지스터 M1(210)의 물리적 특징(예를 들어, 사이즈)은, 도 2의 커패시터(222) 및 트랜지스터 M5(220)의 기여 없이 노드(142)에서 오실레이션 댐프닝을 제공하도록 선택된다.
[0048] 조절기(102)는, 노드(244) 및 노드(246)에 커플링된 입력들을 갖고 노드(142)에 커플링된 출력을 갖는 도 2의 연산 증폭기(op-amp)(204)를 포함한다.
[0049] 트랜지스터 M2(238) 및 트랜지스터 M1(210)의 사이징에 기초하여, 오실레이션 댐프닝 회로(104)는, 도 2에 대해 설명된 것과 유사한 방식으로, 조절기(102)의 루프 이득의 제로가 VCO(106)의 제어 노드(144)에서 폴을 소거시키게 하도록 구성된다. 오실레이션 댐프닝 회로(104)는 (Cc)(Rdsm1)에 대응하는 주파수에서 제로를 도입하며, 여기서, Cc는 커패시터(212)의 커패시턴스이고, Rdsm1은 트랜지스터 M1(210)의 드레인-소스 저항이다. 커패시터(212)의 커패시턴스 및 트랜지스터 M1(210)의 물리적 특징들은, 오실레이션 댐프닝 회로(104)에 의해 도입된 제로가 커패시터(234)에 의해 야기된 폴을 소거(또는 실질적으로 소거)시키도록 선택될 수도 있다. 제로는 또한, VCO(106)가 튜닝될 때 및 VCO(106)의 임피던스가 변할 때 발생할 수도 있는 Ivco에서의 변화들로 폴을 추적한다.
[0050] 오실레이션 댐프닝 회로(104)가 PLL로 구현된 것으로서 도 3에 도시되지만, 다른 실시예들에서, 오실레이션 댐프닝 회로(104)는 대신, 다른 타입의 오실레이터 회로로 구현될 수도 있다. 도 3은 폴을 추적하도록 가변하는 것으로서 트랜지스터 M1(210)의 드레인-소스 저항을 도시하지만, 다른 실시예들에서, 커패시터(212)의 커패시턴스는, 트랜지스터 M1(210)의 드레인-소스 저항을 변화시키는 것에 부가하여 또는 그 대신에 폴을 추적하도록 가변할 수도 있다. VCO(106)가 링 오실레이터로서 설명되지만, 다른 실시예들에서, VCO(106)는 인덕터-커패시터(LC)-타입 VCO와 같은 다른 타입의 오실레이터일 수도 있다.
[0051] 도 4는 도 1의 PLL(100)의 컴포넌트들을 포함하는 PLL 회로(400)의 특정한 실시예를 도시한다. PLL 회로(400)는, 도 1의 PFD 및 전하 펌프(120), 루프 필터(122), 조절기(102), VCO 공급 트랜지스터 M3(103), 오실레이션 댐프닝 회로(104), VCO(106), 분배기(124), 및 전류 미러(108)를 포함한다. VCO(106)는 PLL 회로(400)의 출력(132)을 제공한다. 도 2의 PLL(200)과 비교하여, 도 4의 오실레이션 댐프닝 회로(104)는 트랜지스터 M5(220) 및 커패시턴스(222)를 포함하지만, 도 2의 트랜지스터 M1(210) 및 커패시턴스(212)를 포함하지 않는다. 커패시턴스(220) 및/또는 트랜지스터 M5(222)의 물리적 특징(예를 들어, 사이즈)은, 도 2의 트랜지스터 M5(210) 및 커패시턴스(212)의 기여 없이 노드(142)에서 오실레이션 댐프닝을 제공하도록 선택될 수도 있다.
[0052] 도 4의 미러 회로(108)는 트랜지스터 M4(236) 및 트랜지스터 M6(240)를 포함하지만, 도 2의 트랜지스터 M2(238) 및 트랜지스터 M7(242)를 포함하지 않는다.
[0053] 트랜지스터 M5(220) 및 트랜지스터 M6(240)의 사이징에 기초하여, 오실레이션 댐프닝 회로(104)는, 도 2에 대해 설명된 것과 유사한 방식으로, 조절기(102)의 루프 이득의 제로가 VCO(106)의 제어 노드(144)에서 폴을 소거시키게 하도록 구성된다. 오실레이션 댐프닝 회로(104)는 (Cc)(Rdsm1)에 대응하는 주파수에서 제로를 도입하며, 여기서, Cc는 커패시터(222)의 커패시턴스이고, Rdsm1은 트랜지스터 M5(220)의 드레인-소스 저항이다. 커패시터(222)의 커패시턴스 및 트랜지스터 M5(220)의 물리적 특징들은, 오실레이션 댐프닝 회로(104)에 의해 도입된 제로가 커패시터(234)에 의해 야기된 폴을 소거(또는 실질적으로 소거)시키도록 선택될 수도 있다. 제로는 또한, VCO(106)가 튜닝될 때 및 VCO(106)의 임피던스가 변할 때 발생할 수도 있는 Ivco에서의 변화들로 폴을 추적한다.
[0054] 오실레이션 댐프닝 회로(104)가 PLL로 구현된 것으로서 도 4에 도시되지만, 다른 실시예들에서, 오실레이션 댐프닝 회로(104)는 대신, 다른 타입의 오실레이터 회로로 구현될 수도 있다. 도 4는 폴을 추적하도록 가변하는 것으로서 트랜지스터 M5(220)의 드레인-소스 저항을 도시하지만, 다른 실시예들에서, 커패시터(222)의 커패시턴스는, 트랜지스터 M5(220)의 드레인-소스 저항을 변화시키는 것에 부가하여 또는 그 대신에 폴을 추적하도록 가변할 수도 있다. VCO(106)가 링 오실레이터로서 설명되지만, 다른 실시예들에서, VCO(106)는 인덕터-커패시터(LC)-타입 VCO와 같은 다른 타입의 오실레이터일 수도 있다.
[0055] 도 5는 도 1의 오실레이션 댐프닝 회로(104) 및 조절기(102)의 일 실시예를 도시한다. 조절기(102)는, op-amp(204), 입력 노드들(244 및 246)을 가지며, 도 2-4에 대해 설명된 바와 같이 노드(142)에 커플링된다. 오실레이션 댐프닝 회로(104)는 노드(142)를 통해 조절기(102)의 출력에 커플링된다. 오실레이션 댐프닝 회로(104)는, 노드(252)와 노드(250) 사이에 커플링된 가변 저항(502)을 포함한다. 오실레이터 댐프닝 회로(104)는 또한, 노드(250)에 커플링된 제 1 단자 및 노드(142)에 커플링된 제 2 단자를 갖는 가변 커패시턴스(504)를 포함한다. 오실레이션 댐프닝 회로(104)가 (예를 들어, 트랜지스터 M1(210) 및/또는 트랜지스터 M5(220)의) 가변 저항을 통해 가변 임피던스를 제공하는 도 2-4에 도시된 실시예들과 비교할 경우, 도 4의 오실레이션 댐프닝 회로(104)는 가변 커패시턴스(504)를 통해 가변 임피던스를 제공한다.
[0056] 가변 커패시턴스(504)의 값은, 가변 커패시턴스(504)에 대한 값들이 도 2-4의 커패시터(234)에 의해 생성된 폴을 소거 또는 실질적으로 소거시키기 위해 저항(502)과 관계가 있도록 선택될 수도 있다. 일 실시예에서, 가변 커패시턴스(504)는 트랜지스터(506)에서 게이트 커패시턴스를 사용하여 구현될 수도 있다. 트랜지스터(506)는, 노드(248)에 커플링된 게이트 및 제어 전압 Vcrtl을 수신하도록 커플링된 소스 및 드레인을 가질 수도 있다. 예를 들어, 트랜지스터(506)의 소스 및 드레인은, 도 1의 전류 미러 회로(108)의 출력(134)에 커플링될 수도 있다. 트랜지스터(506)의 보디(body) 단자는 노드(250)에 커플링될 수도 있고, 트랜지스터(506)의 게이트는 노드(142)에 커플링된다. 그러나, 가변 커패시터의 다른 구성들 또는 구현들이 가변 커패시턴스(504)로서 사용될 수도 있다.
[0057] 도 5의 오실레이션 댐프닝 회로(104)의 가변 저항(502) 및 가변 커패시턴스(504)는, 도 2 또는 3의 오실레이션 댐프닝 회로(104)의 트랜지스터 M1(210) 및 커패시턴스(212)를 대체하거나, 또는 도 2 또는 4의 트랜지스터 M5(220) 및 커패시턴스(222)를 대체하거나, 또는 이들의 결합을 행하기 위해 사용될 수도 있다.
[0058] 도 6은 가변 커패시턴스(604) 및 가변 저항(606)을 포함하는 오실레이션 댐프닝 회로(104)의 다른 실시예를 도시한다. 가변 커패시턴스(604)는, 노드(248) 및 노드(250)에 커플링된다. 가변 저항(606)은, 노드(250) 및 노드(252)에 커플링된다. 가변 커패시턴스(604)와 가변 저항(606) 사이의 관계는, 오실레이션 댐프닝 회로(104)에 의해 도입된 제로가 도 2-4의 커패시터(234)에 의해 생성된 폴을 소거 또는 실질적으로 소거시키도록 결정될 수도 있다.
[0059] 도 7은 가변 인덕턴스(704), 가변 저항(706) 및 가변 커패시턴스(702)를 포함하는 오실레이션 댐프닝 회로(104)의 다른 실시예를 도시한다. 가변 커패시턴스(702)는, 노드(248) 및 노드(250)에 커플링된다. 가변 인덕턴스(704)는, 노드(250) 및 노드(251)에 커플링된다. 가변 저항(706)은, 노드(251) 및 노드(252)에 커플링된다. 오실레이션 댐프닝 회로(104)는, 오실레이션 댐프닝 회로(104)에 의해 도입된 제로가 도 2-4의 커패시터(234)에 의해 생성된 폴을 소거 또는 실질적으로 소거시키도록 결정될 수도 있는 가변 임피던스를 갖는 RC 회로로서 동작한다.
[0060] 오실레이션 댐프닝 회로(104)의 다른 실시예들은, 커패시턴스, 인덕턴스, 또는 저항 중 하나 또는 그 초과가 가변이고, 전류 미러 회로(109)의 출력(134)과 같은 제어 전압에 의해 제어되는 회로들을 포함할 수도 있다. 예를 들어, 오실레이션 댐프닝 회로(104)는, 가변 커패시턴스 및 비교적 고정된 값들의 인덕턴스 및 저항, 가변 인덕턴스 및 비교적 고정된 값들의 커패시턴스들 및 저항, 가변 저항 및 비교적 고정된 값들의 커패시턴스 및 인덕턴스, 가변 커패시턴스 및 가변 인덕턴스 및 비교적 고정된 값의 저항, 가변 인덕턴스 및 가변 저항 및 비교적 고정된 값의 커패시턴스, 및 가변 커패시턴스 및 가변 저항 및 비교적 고정된 값의 인덕턴스를 포함할 수도 있다. 커패시턴스, 저항 및 인덕턴스 사이의 관계는, 오실레이션 댐프닝 회로(104)에 의해 도입된 제로가 도 2-4의 커패시터(234)에 의해 생성된 폴을 소거 또는 실질적으로 소거시키도록 선택될 수도 있다. 사용된 특정한 회로 설계에 관계없이, 오실레이션 댐프닝 회로의 하나의 이점은, 오실레이션 댐프닝 회로가 복제 VCO를 사용하지 않으면서 오실레이터의 입력에서 오실레이션들을 댐프닝시키는 것일 수도 있다. 따라서, 오실레이션 댐프닝 회로의 사용은 복제 VCO를 사용하지 않으면서 조절기의 출력에서 불안정성을 회피할 수도 있다. 복제 VCO를 사용하지 않으면서 불안정성을 회피하는 것은, 복제 VCO를 사용하는 PLL과 비교할 경우 회로 잡음 및 전력 소비를 감소시킬 수도 있다.
[0061] 마이크로프로세서 클록 분배 회로에 커플링된 클록 생성 회로(800)의 일 실시예가 도 8에 도시된다. 클록 생성 회로(800)는, 도 1의 조절기(102), 오실레이션 댐프닝 회로(104), 전류 미러(108) 및 VCO(106)를 포함한다. 조절기(102)는, 입력(802)을 수용하며, 노드(142)를 통해 공급 트랜지스터 M3(103)에 출력을 제공하도록 구성된다. 공급 트랜지스터 M3(103)는 노드(144)를 통해 VCO(106)에 커플링된다. 조절기(102)는 또한, 입력을 전류 미러(108)에 그리고 출력(134)을 수신하는 오실레이션 댐프닝 회로(104)에 제공한다. VCO(106)의 출력(132)은 클록 신호로서 마이크로프로세서 클록 분배 회로(804)에 제공된다. 클록 분배 회로(804)는, 레지스터들과 같은 다른 회로들, 인터페이스들, 또는 다른 회로들 또는 컴포넌트들에 클록킹 신호들을 제공하기 위한 하나 또는 그 초과의 버퍼들 또는 다른 회로들을 포함할 수도 있다.
[0062] 도 9는, 도 2-8의 오실레이션 댐프닝 회로(104)와 같은 오실레이션 댐프닝 회로를 포함하는 PLL 회로를 사용하는 방법의 특정한 실시예를 도시한다. (902)에서, 전압은 조절기의 출력에서 조정되며, 여기서, 조정기는 공급 트랜지스터의 게이트에 커플링된다. (904)에서, 공급 트랜지스터가 조절기의 전압 출력에 의해 조정된 자신의 게이트를 가지므로, 공급 전류는, 조정된 게이트 전압에 기초하여 VCO에 제공된다.
[0063] (906)에서, 미러 전류는 조정된 전압에 기초하여 미러 전류 회로에서 조정되며, 이는, 트랜지스터의 게이트-소스 전압이 공급 전류의 제곱근에 비례하는 전류값을 미러링하게 한다.
[0064] (908)에서, RC 회로 내의 트랜지스터의 게이트는 전류 미러 회로의 트랜지스터의 게이트 전압으로 바이어싱되며, RC 회로 내의 트랜지스터가 전력 공급의 제곱근의 역(1/(sqrt(Ivco))에 비례하는 드레인-투-소스 저항을 갖게 한다. 예를 들어, 도 2의 트랜지스터 M1(210)의 게이트는 미러 회로(108)의 출력(134)에 의해 바이어싱된다.
[0065] (910)에서, 공급 전류의 제곱근(1/(sqrt(Ivco))에 비례하는 폴 주파수를 갖는 폴을 도입하는 피드백 루프에서 커패시터에 의해 야기된 오실레이션들은, (1/(sqrt(Ivco))에 비례하는 제로 주파수를 갖는 조절기의 출력에 커플링된 RC 회로에 의해 도입된 제로를 사용하여 댐프닝된다.
[0066] 도 10을 참조하면, 무선 디바이스(1000)의 블록도가 도시된다. 무선 디바이스(1000)는, 도 1-8에 대해 설명된 회로(104)와 같이 오실레이터 및 오실레이션 댐프닝 회로를 포함한다.
[0067] 무선 디바이스(1000)는 메모리(1032)에 커플링된 디지털 신호 프로세서(DSP)와 같은 프로세서(1010)를 포함한다. 도 10은 또한, 프로세서(1010) 및 디스플레이(1028)에 커플링된 디스플레이 제어기(1026)를 도시한다. 코더/디코더(코덱)(1034)는 또한 프로세서(1010)에 커플링될 수도 있다. 스피커(1036) 및 마이크로폰(1038)은 코덱(1034)에 커플링될 수도 있다. 무선 제어기(1040)는 프로세서(1010) 및 안테나(1042)에 커플링될 수도 있다.
[0068] 특정한 실시예에서, 무선 디바이스(1000)는, 타이밍 기준 신호(1074)를 생성하도록 구성된 서브시스템(1070)을 포함한다. 예를 들어, 타이밍 기준 신호(1074)는, 무선 디바이스(1000)의 하나 또는 그 초과의 컴포넌트들에 시스템 클록을 제공하기 위해 클록 분배 회로(1072)에 제공될 수도 있다. 예시하기 위해, 시스템 클록은 명령 사이클을 조절하도록 프로세서(1010)에 의해 사용될 수도 있다. 다른 예로서, 시스템 클록은, 무선 신호들의 변조 및/또는 복조를 용이하게 하기 위한 주파수 기준으로서 무선 제어기(1040)에 제공될 수도 있다. 서브시스템(1070)이 프로세서(1010) 내에 포함되는 것으로서 도 10에 도시되지만, 다른 실시예들에서, 서브시스템(1070)은, 무선 제어기(1040) 내, 코덱(1034) 내, 또는 디스플레이 제어기(1026) 내와 같이 무선 디바이스(1000)의 다른 컴포넌트들 내에 포함될 수도 있다.
[0069] 서브시스템(1070)은, VCO(1084)로의 공급 전압을 조절하기 위한 조절기(1088)를 포함하는 PLL 회로를 포함한다. 오실레이션 댐프닝 회로(1092)는 조절기(1088)의 출력에 커플링된다. 위상-주파수 검출기(PFD) 및 전하 펌프(1098)는, 기준 주파수를 갖는 기준 신호(Fref)를 수신하고, 분배기(1082)로부터 피드백 신호를 또한 수신한다. PFD 및 전하 펌프(1098)는, 기준 신호와 피드백 신호 사이의 검출된 위상 또는 주파수 차이에 기초하여 출력을 제공한다. 출력은, 필터링된 신호를 조절기(1088)에 제공하는 루프 필터(1096)에 제공된다. 조절기(1088)는, VCO(1084)에 커플링된 공급 트랜지스터(1094)에 출력을 제공한다. VCO(1084)의 출력은 분배기(1082)에 제공된다. 조절기(1088)의 출력은, 루프 필터(1096)로부터의 입력 및 피드백 루프(1086)로부터의 입력에 응답하여 VCO(1084)로의 전압 및 전류를 제어한다. 전류 미러(1090)는 제어 신호를 오실레이션 댐프닝 회로(1092)에 제공한다. 제어 신호는 VCO(1084)로의 전류에 응답한다. 오실레이션 댐프닝 회로(1092)는, 전류 미러(1090)로부터의 제어 신호에 응답하여 조절기(1088)의 출력에서 오실레이션들을 댐프닝시킨다. 예시하기 위해, 오실레이션 댐프닝 회로(1092)는, 도 1-8 중 임의의 도면의 오실레이션 댐프닝 회로(104)에 대응할 수도 있다.
[0070] 메모리(1032)는, 실행가능한 명령들(1048)을 포함하는 유형의 비-일시적인 프로세서-판독가능 저장 매체일 수도 있거나, 그 매체를 포함할 수도 있다. 명령들(1048)은, VCO(1084)에 제공된 전류를 제어하는 조절기(1088)의 출력에서 오실레이션들을 댐프닝시키기 위하여 수신 전압에 응답하여, 가변 저항 또는 가변 커패시터 또는 둘 모두를 인에이블링하거나, 허용하거나, 또는 제공하기 위해 VCO(1084)에 제공된 전류에 기초하여 전압을 수신하는 것을 가능하게 하거나, 허용하거나, 또는 제어하도록 프로세서(1010)와 같은 프로세서에 의해 실행될 수도 있다.
[0071] 특정한 실시예에서, 프로세서(1010), 디스플레이 제어기(1026), 메모리(1032), 코덱(1034), 및 무선 제어기(1040)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(1022)에 포함된다. 특정한 실시예에서, 입력 디바이스(1030) 및 전력 공급(1044)은, 시스템-온-칩 디바이스(1022)에 커플링된다. 또한, 특정한 실시예에서, 디스플레이(1028), 스피커(1036), 마이크로폰(1038), 안테나(1042), 및 전력 공급(1044)은 시스템-온-칩 디바이스(1022) 외부에 존재한다. 그러나, 디스플레이(1028), 입력 디바이스(1030), 스피커(1036), 마이크로폰(1038), 안테나(1042), 및 전력 공급(1044) 각각은, 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스(1022)의 컴포넌트에 커플링될 수 있다.
[0072] 상술된 실시예들과 함께, 오실레이팅 신호를 생성하기 위한 수단을 포함하는 장치가 기재된다. 예를 들어, 오실레이팅 신호를 생성하기 위한 수단은, 도 1 또는 도 2의 VCO(106), 하나 또는 그 초과의 링 오실레이터들, 하나 또는 그 초과의 인덕턴스-커패시턴스(LC)-타입 오실레이터들, 하나 또는 그 초과의 디지털 오실레이터들, 오실레이팅 출력을 생성하기 위한 명령들을 실행하도록 구성된 프로세서, 오실레이팅 출력을 생성하도록 구성된 하나 또는 그 초과의 다른 회로들 또는 디바이스들, 또는 이들의 임의의 결합을 포함할 수도 있다.
[0073] 장치는 또한, 생성하기 위한 수단의 공급 입력을 조절하기 위한 수단을 포함한다. 예를 들어, 조절하기 위한 수단은, 도 1의 조절기(102), 도 2의 연산 증폭기(204), 하나 또는 그 초과의 다른 조절기 회로들 또는 디바이스들, 공급 입력을 조절하기 위한 명령들을 실행하도록 구성된 프로세서, 공급 입력을 조절하도록 구성된 하나 또는 그 초과의 다른 회로들 또는 디바이스들, 또는 이들의 임의의 결합을 포함할 수도 있다.
[0074] 장치는 또한, 오실레이션들을 댐프닝하기 위한 수단을 포함한다. 댐프닝하기 위한 수단은 조절하기 위한 수단의 출력에 커플링된다. 댐프닝하기 위한 수단의 저항 또는 커패시턴스, 또는 둘 모두는, 생성하기 위한 수단에 제공된 전류의 양에 기초하여 변하도록 구성된다. 예를 들어, 댐프닝하기 위한 수단은, 저항 M1(210) 및 커패시턴스(212)를 또한 포함하는 도 2의 오실레이션 댐프닝 회로(104)를 포함할 수도 있다. 저항 M1(210)은 VCO(106)에 공급된 전류(107)의 양에 기초하여 변한다. 대안적으로 또는 결합하여, 댐프닝하기 위한 수단은, 도 3-8에 도시된 바와 같은 하나 또는 그 초과의 다른 댐프닝 회로들 또는 디바이스들, 공급 입력의 오실레이션들을 댐프닝시키거나 또는 오실레이션들의 댐프닝을 제어하기 위한 명령들을 실행하도록 구성된 프로세서, 오실레이션들을 댐프닝하기 위해 구성된 하나 또는 그 초과의 다른 회로들 또는 디바이스들, 또는 이들의 임의의 결합을 포함할 수도 있다.
[0075] 오실레이션들을 댐프닝하기 위한 수단은, 루프 이득의 제로를 야기함으로써, 생성하기 위한 수단에서 폴을 실질적으로 소거시킬 수도 있다. 예를 들어, 댐프닝하기 위한 수단은, 도 2의 트랜지스터 M2(238) 및 트랜지스터 M1(210)이 조절기(102)의 제로를 야기할 수도 있도록 구성될 수도 있으며, 이는, VCO(106)의 제어 노드(144)에서 폴을 소거시킬 수도 있다.
[0076] 댐프닝하기 위한 수단의 저항 또는 커패시턴스는, 생성하기 위한 수단에 제공된 전류의 양의 제곱근에 실질적으로 비례하여 변하도록 구성될 수도 있다. 예를 들어, 도 2의 트랜지스터 M2(238) 및 트랜지스터 M7(242)과 같은 직렬로 커플링된 트랜지스터들의 쌍을 통한 전류는, 도 2의 트랜지스터 M4(236) 및 트랜지스터 M6(240) 둘 모두를 통한 전류에 비례할 수도 있다. 트랜지스터 M2(238)의 게이트-소스 전압은, 생성하기 위한 수단에 공급된 전류(107)의 제곱근에 비례할 수도 있다. 트랜지스터 M2(238)의 게이트는, 오실레이션 댐프닝 회로(104)의 트랜지스터 M1(210)의 게이트에 커플링된다. 결과로서, 트랜지스터 M1(210)의 드레인-소스 저항은 VCO(106)에 제공된 전류의 제곱근에 비례한다.
[0077] 본 발명의 이점을 갖는 당업자들은, 본 명세서에 기재된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이 둘의 결합으로서 구현될 수도 있음을 추가적으로 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 그들의 기능 관점들에서 일반적으로 상술되었다. 그러한 기능이 하드웨어로 구현되는지 또는 프로세서 실행가능한 명령들로 구현되는지 여부는 특정 애플리케이션, 및 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 그러한 구현 결정들이 본 발명의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.
[0078] 본 명세서에 기재된 실시예들과 관련하여 설명된 방법 또는 알고리즘은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수도 있다. 소프트웨어 모듈은, 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그래밍가능 판독-전용 메모리(PROM), 소거가능한 프로그래밍가능 판독-전용 메모리(EPROM), 전기적으로 소거가능한 프로그래밍가능 판독-전용 메모리(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, 컴팩트 디스크 판독-전용 메모리(CD-ROM), 또는 당업계에 알려진 임의의 다른 형태의 비-일시적인 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC)에 상주할 수도 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 개별 컴포넌트들로서 상주할 수도 있다.
[0079] 기재된 실시예의 이전 설명은 당업자가 기재된 실시예들을 사용하거나 또는 실시할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 변형들은, 본 발명의 이점을 갖는 당업자들에게는 용이하게 명백할 것이다. 본 명세서에 정의된 원리들은 본 발명의 범위를 벗어나지 않으면서 다른 실시예들에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 설명된 실시예들로 제한되도록 의도되는 것이 아니라, 다음의 청구항들에 의해 정의된 바와 같은 원리들 및 신규한 특성들과 일치하는 가능한 가장 넓은 범위에 부합할 것이다.
[0033] PLL(100)은, 기준 주파수(Fref)를 갖는 기준 신호(118)를 수신하고, 분배기(124)로부터 PLL 피드백 신호(126)를 수신하도록 구성된 위상-주파수 검출기(PFD) 및 전하 펌프(120)를 포함한다. PFD 및 전하 펌프(120)는, 기준 신호와 PLL 피드백 신호 사이의 검출된 위상 또는 주파수 차이에 기초하여 출력(128)을 제공하도록 구성된다. PFD 및 전하 펌프(120)의 출력(128)은 루프 필터(122)에 제공된다. 루프 필터(122)는 필터링된 신호(130)를 조절기(102)에 제공하도록 구성된다. 조절기(102)는, 노드(142)를 통해 공급 트랜지스터 M3(103)에 출력(136)을 제공하도록 구성된다. 공급 트랜지스터 M3(103)는 노드(144)를 통해 VCO(106)에 커플링된다. VCO(106)의 출력(132)은 분배기(124)에 제공되며, 분배기(124)는 PFD 및 전하 펌프(120)에 PLL 피드백 신호(126)를 제공하도록 구성된다.
[0034] 조절기(102)의 출력(136)은, 루프 필터(122)로부터의 필터링된 신호(130)에 응답하여 그리고 피드백 루프(110)로부터의 입력에 추가적으로 응답하여 VCO(106)에 제공되는 전압 및 전류(107)를 제어한다. 피드백 루프(110)는, VCO(106)의 제어 노드(144)에 커플링되며, 오실레이션 댐프닝 회로(104)가 없다면 VCO(106)에서 또는 VCO(106)과 병렬인 큰 커패시턴스에 의해 야기된 불안정성에 민감할 것이다.
[0035] 오실레이션 댐프닝 회로(104)는, 조절기(102)의 출력에 커플링된 노드(142)에 커플링되는 출력(140)을 제공하며, VCO(106)에서 또는 VCO(106)와 병렬인 큰 커패시턴스에 의해 야기된 불안정성을 방지하도록 구성된다. 전류 미러(108)는 노드(142)에 커플링되며, 출력(134)을 오실레이션 댐프닝 회로(104)에 제공하도록 구성된다. 출력(134)은, VCO 전류(107)에 응답하는 제어 신호로서 오실레이션 댐프닝 회로(104)에 의해 수신된다. 예를 들어, 제어 신호는, VCO 전류(107)의 크기에 기초한 전압을 가질 수도 있다. 오실레이션 댐프닝 회로(104)는 도 2에 대해 더 상세히 설명되는 바와 같이, 전류 미러(108)로부터의 제어 신호에 응답하여 조절기(102)의 출력에서(예를 들어, 노드(142)에서) 오실레이션들을 댐프닝하도록 구성된다.
[0036] 조절기(102)의 출력에서 오실레이션들을 댐프닝함으로써, 오실레이션 댐프닝 회로(104)는 또한, 복제 VCO를 사용하지 않으면서 오실레이터(106)의 입력에서 오실레이션들을 댐프닝한다. 조절기(102)의 출력에서 불안정성을 회피하는 것은, 복제 VCO를 사용하지 않으면서 트랜지스터 M3(103)의 게이트 및 VCO(106)에 대한 입력(107)에서 더 안정된 입력을 제공한다. 복제 VCO를 사용하지 않으면서 불안정성을 회피하는 것은, 복제 VCO를 사용하는 PLL과 비교할 경우 회로 잡음 및 전력 소비를 감소시킬 수도 있다.
[0037] 도 2는 도 1의 PLL(100)의 컴포넌트들을 포함하는 특정한 실시예의 PLL 회로(200)를 도시한다. PLL 회로(200)는, 도 1의 PFD 및 전하 펌프(120), 루프 필터(122), 조절기(102), VCO 공급 트랜지스터 M3(103), 오실레이션 댐프닝 회로(104), VCO(106), 분배기(124), 및 전류 미러(108)를 포함한다. VCO(106)는 PLL 회로(200)의 출력(132)을 제공한다. 출력(132)은 주파수 Fout를 갖는다.
[0038] VCO(106)는, 대표적인 인버터(232)를 포함하는 직렬로 커플링된 인버터들의 링 오실레이터로서 도시된다. 링 오실레이터의 오실레이션 주파수는, VCO(106)의 제어 노드(144)에서 제공된 전압 및/또는 전류에 응답한다. 커패시터(234)는, 제어 노드(144)에서 고주파수 컴포넌트들을 필터링하기 위해 VCO(106)와 병렬로 커플링된다.
[0039] 조절기(102)는, VCO(106)의 제어 노드(144)에서의 공급 입력에 공급 트랜지스터 M3(103)를 통해 커플링된 노드(142)에 커플링되는 출력을 갖는 연산 증폭기(op-amp)(204)를 포함한다. 도시된 바와 같이, 연산 증폭기(204)의 출력은 VCO 공급 트랜지스터 M3(103)의 게이트에 커플링되며, VCO 공급 트랜지스터 M3(103)는 VCO(106)에 전류를 제공하도록 커플링된다. 조절기(102)는, PLL(200)의 루프 필터(122) 및 피드백 루프(110)에 응답한다. 피드백 루프(110)는, VCO(106)의 입력에(예를 들어, 제어 노드(144)에) 그리고 연산 증폭기(204)의 입력 노드(246)에 전압을 제공한다. 루프 필터(122)의 출력 전압은 연산 증폭기(204)의 입력 노드(244)에 제공된다.
[0040] 오실레이션 댐프닝 회로(104)는 노드(142)를 통해 조절기(102)의 출력에 커플링된다. 오실레이션 댐프닝 회로(104)는 저항-커패시턴스(RC) 회로를 포함한다. RC 회로는, 노드(142) 및 노드(250)에 커플링된 커패시턴스(212)를 포함한다. RC 회로는, 트랜지스터 M1(210)에 의해 제공된 저항을 더 포함한다. 트랜지스터 M1(210)은 전류 미러(108)의 출력(134)을 수신하도록 커플링된 게이트 단자를 갖는다. 트랜지스터 M1(210)의 소스는 노드(252)를 통해 전압 공급에 커플링되고, 트랜지스터 M1(210)의 드레인은 노드(250)에 커플링된다. 저항 및 커패시턴스 중 적어도 하나는, VCO(106)에 제공된 전류의 양에 기초하여 가변한다.
[0041] 예를 들어, 저항 또는 커패시턴스 중 적어도 하나는, VCO(106)에 제공된 전류의 양에 기초하여 변한다. 도 2에 도시된 실시예에서, 트랜지스터 M1(210)은 가변 저항을 제공하기 위해 트라이오드(triode) 모드로 동작하도록 바이어싱된다. 트랜지스터 M1(210)의 저항은 VCO(106)에 제공된 전류의 양의 제곱근과 실질적으로 비례한다.
[0042] 예를 들어, 전류 미러 회로(108)는, 조절기(102)의 출력에 응답하며, 트랜지스터 M1(210)의 게이트에 전압을 제공하도록 구성된다. 전류 미러 회로(108)는, 노드(142)에 커플링된 게이트를 갖는 트랜지스터 M4(236)를 포함한다. 트랜지스터 M4(236)는, op-amp(204)의 출력에 응답하며, VCO 공급 트랜지스터 M3(103)를 통한 전류의 적어도 일부를 미러링한다. 트랜지스터 M4(236)는, 트랜지스터 M4(236)를 통한 미러 전류가 트랜지스터 M6(240)를 통해 흐르도록 다른 트랜지스터 M6(240)에 직렬로 커플링된다. 트랜지스터 M6(240)를 통한 미러 전류는, 노드(256)를 통해 트랜지스터 M7(242)의 게이트 및 트랜지스터 M5(220)의 게이트에 커플링된 트랜지스터 M6(240)의 게이트에서 전압을 생성한다. 직렬로 커플링된 트랜지스터들 M2(238) 및 M7(242)의 쌍을 통한 전류는, 트랜지스터들 M4(236) 및 M6(240)를 통한 전류에 비례하며, 따라서, 트랜지스터 M2(238)의 게이트-소스 전압은 VCO(106)를 통한 전류의 제곱근에 비례한다. 트랜지스터 M2(238)의 게이트는, 출력(134)을 제공하며, 오실레이션 댐프닝 회로(104)의 트랜지스터 M1(210)의 게이트에 커플링된다. 결과로서, 트랜지스터 M1(210)의 드레인-소스 저항(Rdsm1)은 VCO(106)에 제공된 전류의 제곱근에 비례한다.
[0043] 트랜지스터 M2(238) 및 트랜지스터 M1(210)의 사이징에 기초하여, 오실레이션 댐프닝 회로(104)는, 조절기(102)의 루프 이득의 제로가 VCO(106)의 제어 노드(144)에서 폴을 소거시키게 하도록 구성된다. 예를 들어, 조절기(102)의 개방-루프 전달 기능은, 루프 필터(122)로부터 조절기(102)에서 수신된 전압(예를 들어, Vctrl)과 비교한 제어 노드(144)의 전압(예를 들어, Vreg)의 비율로서 표현될 수 있다. 조절기(102)의 개방-루프 전달 기능(Vreg/Vctrl)은 1/(1+sRvco*Cl)에 비례하며, 여기서, Rvco는 1/sqrt(Ivco)에 비례한 VCO(106)의 등가 저항이고(여기서, Ivco는 VCO(106)에 인가된 전류임), Cl은 커패시터(234)의 커패시턴스이다. Rvco*Cl는, 커패시터(234)에 의해 야기되고, Ivco의 제곱근에 비례하는 폴 주파수를 갖는 폴에 대응한다.
[0044] 오실레이션 댐프닝 회로(104)는 (Cc)(Rdsm1)에 대응하는 주파수에서 제로를 도입하며, 여기서, Cc는 커패시터(212)의 커패시턴스이고, Rdsm1은 트랜지스터 M1(210)의 드레인-소스 저항이다. 상술된 바와 같이, Rdsm1은 Ivco의 제곱근에 비례하며, 따라서, 오실레이션 댐프닝 회로(104)는 Ivco의 제곱근에 비례하는 제로를 도입한다. 커패시터(212)의 커패시턴스 및 트랜지스터 M1(210)의 물리적 특징들은, 오실레이션 댐프닝 회로(104)에 의해 도입된 제로가 커패시터(234)에 의해 야기된 폴을 소거(또는 실질적으로 소거)시키도록 선택될 수도 있다. 제로는 또한, VCO(106)가 튜닝될 때 및 VCO(106)의 임피던스가 변할 때 발생할 수도 있는 Ivco에서의 변화들로 폴을 추적한다.
[0045] 트랜지스터 M1(210) 및 커패시터(212)에 부가하여 또는 트랜지스터 M1(210) 및 커패시터(212)에 대한 대안으로서, 오실레이션 댐프닝 회로(104)는, 노드(142)에 그리고 노드(254)를 통해 트랜지스터 M5(220)에 접속된 커패시터(222)를 포함할 수 있다. 트랜지스터 M5(220)의 게이트는 노드(256)에 커플링되며, 따라서, 트랜지스터 M6(240)를 통해 전류를 미러링한다. 제 2 트랜지스터 M5(220)에 의해 제공된 드레인-소스 저항은, 트랜지스터 M1(210)에 대해 설명된 것과 유사한 방식으로 Ivco의 제곱근에 따라 변한다. 결과로서, 트랜지스터 M5(220) 및 커패시터(222)는, 커패시터(234)에 의해 야기된 폴을 소거(또는 실질적으로 소거)시킬 수도 있는 제로를 도입한다. 제로는 Ivco에서의 변화들로 폴을 추적한다.
[0046] 오실레이션 댐프닝 회로(104)가 PLL로 구현된 것으로서 도 1 및 2에 도시되지만, 다른 실시예들에서, 오실레이션 댐프닝 회로(104)는 대신, 다른 타입의 오실레이터 회로로 구현될 수도 있다. 도 2는 폴을 추적하도록 가변하는 것으로서 트랜지스터 M1(210)(및/또는 제 2 트랜지스터 M5(220))의 드레인-소스 저항을 도시하지만, 다른 실시예들에서, 커패시터(212)(및/또는 제 2 커패시터(222))의 커패시턴스는, 트랜지스터 M1(210) 또는 트랜지스터 M5(220)의 드레인-소스 저항을 변화시키는 것에 부가하여 또는 그 대신에 폴을 추적하도록 가변할 수도 있다. VCO(106)가 링 오실레이터로서 설명되지만, 다른 실시예들에서, VCO(106)는 인덕터-커패시터(LC)-타입 VCO와 같은 다른 타입의 오실레이터일 수도 있다.
[0047] 도 3은 도 1의 PLL(100)의 컴포넌트들을 포함하는 PLL 회로(300)의 특정한 실시예를 도시한다. PLL 회로(300)는, 도 1의 PFD 및 전하 펌프(120), 루프 필터(122), 조절기(102), VCO 공급 트랜지스터 M3(103), 오실레이션 댐프닝 회로(104), VCO(106), 분배기(124), 및 전류 미러(108)를 포함한다. VCO(106)는 PLL 회로(300)의 출력(132)을 제공한다. 도 2의 PLL(200)과 비교하여, 도 3의 PLL 회로(300)의 오실레이션 댐프닝 회로(104)는 트랜지스터 M1(210) 및 커패시터(212)를 포함하지만, 도 2의 커패시터(222) 및 트랜지스터 M5(220)를 포함하지 않는다. 커패시터(212) 및/또는 트랜지스터 M1(210)의 물리적 특징(예를 들어, 사이즈)은, 도 2의 커패시터(222) 및 트랜지스터 M5(220)의 기여 없이 노드(142)에서 오실레이션 댐프닝을 제공하도록 선택된다.
[0048] 조절기(102)는, 노드(244) 및 노드(246)에 커플링된 입력들을 갖고 노드(142)에 커플링된 출력을 갖는 도 2의 연산 증폭기(op-amp)(204)를 포함한다.
[0049] 트랜지스터 M2(238) 및 트랜지스터 M1(210)의 사이징에 기초하여, 오실레이션 댐프닝 회로(104)는, 도 2에 대해 설명된 것과 유사한 방식으로, 조절기(102)의 루프 이득의 제로가 VCO(106)의 제어 노드(144)에서 폴을 소거시키게 하도록 구성된다. 오실레이션 댐프닝 회로(104)는 (Cc)(Rdsm1)에 대응하는 주파수에서 제로를 도입하며, 여기서, Cc는 커패시터(212)의 커패시턴스이고, Rdsm1은 트랜지스터 M1(210)의 드레인-소스 저항이다. 커패시터(212)의 커패시턴스 및 트랜지스터 M1(210)의 물리적 특징들은, 오실레이션 댐프닝 회로(104)에 의해 도입된 제로가 커패시터(234)에 의해 야기된 폴을 소거(또는 실질적으로 소거)시키도록 선택될 수도 있다. 제로는 또한, VCO(106)가 튜닝될 때 및 VCO(106)의 임피던스가 변할 때 발생할 수도 있는 Ivco에서의 변화들로 폴을 추적한다.
[0050] 오실레이션 댐프닝 회로(104)가 PLL로 구현된 것으로서 도 3에 도시되지만, 다른 실시예들에서, 오실레이션 댐프닝 회로(104)는 대신, 다른 타입의 오실레이터 회로로 구현될 수도 있다. 도 3은 폴을 추적하도록 가변하는 것으로서 트랜지스터 M1(210)의 드레인-소스 저항을 도시하지만, 다른 실시예들에서, 커패시터(212)의 커패시턴스는, 트랜지스터 M1(210)의 드레인-소스 저항을 변화시키는 것에 부가하여 또는 그 대신에 폴을 추적하도록 가변할 수도 있다. VCO(106)가 링 오실레이터로서 설명되지만, 다른 실시예들에서, VCO(106)는 인덕터-커패시터(LC)-타입 VCO와 같은 다른 타입의 오실레이터일 수도 있다.
[0051] 도 4는 도 1의 PLL(100)의 컴포넌트들을 포함하는 PLL 회로(400)의 특정한 실시예를 도시한다. PLL 회로(400)는, 도 1의 PFD 및 전하 펌프(120), 루프 필터(122), 조절기(102), VCO 공급 트랜지스터 M3(103), 오실레이션 댐프닝 회로(104), VCO(106), 분배기(124), 및 전류 미러(108)를 포함한다. VCO(106)는 PLL 회로(400)의 출력(132)을 제공한다. 도 2의 PLL(200)과 비교하여, 도 4의 오실레이션 댐프닝 회로(104)는 트랜지스터 M5(220) 및 커패시턴스(222)를 포함하지만, 도 2의 트랜지스터 M1(210) 및 커패시턴스(212)를 포함하지 않는다. 커패시턴스(220) 및/또는 트랜지스터 M5(222)의 물리적 특징(예를 들어, 사이즈)은, 도 2의 트랜지스터 M5(210) 및 커패시턴스(212)의 기여 없이 노드(142)에서 오실레이션 댐프닝을 제공하도록 선택될 수도 있다.
[0052] 도 4의 미러 회로(108)는 트랜지스터 M4(236) 및 트랜지스터 M6(240)를 포함하지만, 도 2의 트랜지스터 M2(238) 및 트랜지스터 M7(242)를 포함하지 않는다.
[0053] 트랜지스터 M5(220) 및 트랜지스터 M6(240)의 사이징에 기초하여, 오실레이션 댐프닝 회로(104)는, 도 2에 대해 설명된 것과 유사한 방식으로, 조절기(102)의 루프 이득의 제로가 VCO(106)의 제어 노드(144)에서 폴을 소거시키게 하도록 구성된다. 오실레이션 댐프닝 회로(104)는 (Cc)(Rdsm1)에 대응하는 주파수에서 제로를 도입하며, 여기서, Cc는 커패시터(222)의 커패시턴스이고, Rdsm1은 트랜지스터 M5(220)의 드레인-소스 저항이다. 커패시터(222)의 커패시턴스 및 트랜지스터 M5(220)의 물리적 특징들은, 오실레이션 댐프닝 회로(104)에 의해 도입된 제로가 커패시터(234)에 의해 야기된 폴을 소거(또는 실질적으로 소거)시키도록 선택될 수도 있다. 제로는 또한, VCO(106)가 튜닝될 때 및 VCO(106)의 임피던스가 변할 때 발생할 수도 있는 Ivco에서의 변화들로 폴을 추적한다.
[0054] 오실레이션 댐프닝 회로(104)가 PLL로 구현된 것으로서 도 4에 도시되지만, 다른 실시예들에서, 오실레이션 댐프닝 회로(104)는 대신, 다른 타입의 오실레이터 회로로 구현될 수도 있다. 도 4는 폴을 추적하도록 가변하는 것으로서 트랜지스터 M5(220)의 드레인-소스 저항을 도시하지만, 다른 실시예들에서, 커패시터(222)의 커패시턴스는, 트랜지스터 M5(220)의 드레인-소스 저항을 변화시키는 것에 부가하여 또는 그 대신에 폴을 추적하도록 가변할 수도 있다. VCO(106)가 링 오실레이터로서 설명되지만, 다른 실시예들에서, VCO(106)는 인덕터-커패시터(LC)-타입 VCO와 같은 다른 타입의 오실레이터일 수도 있다.
[0055] 도 5는 도 1의 오실레이션 댐프닝 회로(104) 및 조절기(102)의 일 실시예를 도시한다. 조절기(102)는, op-amp(204), 입력 노드들(244 및 246)을 가지며, 도 2-4에 대해 설명된 바와 같이 노드(142)에 커플링된다. 오실레이션 댐프닝 회로(104)는 노드(142)를 통해 조절기(102)의 출력에 커플링된다. 오실레이션 댐프닝 회로(104)는, 노드(252)와 노드(250) 사이에 커플링된 가변 저항(502)을 포함한다. 오실레이터 댐프닝 회로(104)는 또한, 노드(250)에 커플링된 제 1 단자 및 노드(142)에 커플링된 제 2 단자를 갖는 가변 커패시턴스(504)를 포함한다. 오실레이션 댐프닝 회로(104)가 (예를 들어, 트랜지스터 M1(210) 및/또는 트랜지스터 M5(220)의) 가변 저항을 통해 가변 임피던스를 제공하는 도 2-4에 도시된 실시예들과 비교할 경우, 도 4의 오실레이션 댐프닝 회로(104)는 가변 커패시턴스(504)를 통해 가변 임피던스를 제공한다.
[0056] 가변 커패시턴스(504)의 값은, 가변 커패시턴스(504)에 대한 값들이 도 2-4의 커패시터(234)에 의해 생성된 폴을 소거 또는 실질적으로 소거시키기 위해 저항(502)과 관계가 있도록 선택될 수도 있다. 일 실시예에서, 가변 커패시턴스(504)는 트랜지스터(506)에서 게이트 커패시턴스를 사용하여 구현될 수도 있다. 트랜지스터(506)는, 노드(248)에 커플링된 게이트 및 제어 전압 Vcrtl을 수신하도록 커플링된 소스 및 드레인을 가질 수도 있다. 예를 들어, 트랜지스터(506)의 소스 및 드레인은, 도 1의 전류 미러 회로(108)의 출력(134)에 커플링될 수도 있다. 트랜지스터(506)의 보디(body) 단자는 노드(250)에 커플링될 수도 있고, 트랜지스터(506)의 게이트는 노드(142)에 커플링된다. 그러나, 가변 커패시터의 다른 구성들 또는 구현들이 가변 커패시턴스(504)로서 사용될 수도 있다.
[0057] 도 5의 오실레이션 댐프닝 회로(104)의 가변 저항(502) 및 가변 커패시턴스(504)는, 도 2 또는 3의 오실레이션 댐프닝 회로(104)의 트랜지스터 M1(210) 및 커패시턴스(212)를 대체하거나, 또는 도 2 또는 4의 트랜지스터 M5(220) 및 커패시턴스(222)를 대체하거나, 또는 이들의 결합을 행하기 위해 사용될 수도 있다.
[0058] 도 6은 가변 커패시턴스(604) 및 가변 저항(606)을 포함하는 오실레이션 댐프닝 회로(104)의 다른 실시예를 도시한다. 가변 커패시턴스(604)는, 노드(248) 및 노드(250)에 커플링된다. 가변 저항(606)은, 노드(250) 및 노드(252)에 커플링된다. 가변 커패시턴스(604)와 가변 저항(606) 사이의 관계는, 오실레이션 댐프닝 회로(104)에 의해 도입된 제로가 도 2-4의 커패시터(234)에 의해 생성된 폴을 소거 또는 실질적으로 소거시키도록 결정될 수도 있다.
[0059] 도 7은 가변 인덕턴스(704), 가변 저항(706) 및 가변 커패시턴스(702)를 포함하는 오실레이션 댐프닝 회로(104)의 다른 실시예를 도시한다. 가변 커패시턴스(702)는, 노드(248) 및 노드(250)에 커플링된다. 가변 인덕턴스(704)는, 노드(250) 및 노드(251)에 커플링된다. 가변 저항(706)은, 노드(251) 및 노드(252)에 커플링된다. 오실레이션 댐프닝 회로(104)는, 오실레이션 댐프닝 회로(104)에 의해 도입된 제로가 도 2-4의 커패시터(234)에 의해 생성된 폴을 소거 또는 실질적으로 소거시키도록 결정될 수도 있는 가변 임피던스를 갖는 RC 회로로서 동작한다.
[0060] 오실레이션 댐프닝 회로(104)의 다른 실시예들은, 커패시턴스, 인덕턴스, 또는 저항 중 하나 또는 그 초과가 가변이고, 전류 미러 회로(109)의 출력(134)과 같은 제어 전압에 의해 제어되는 회로들을 포함할 수도 있다. 예를 들어, 오실레이션 댐프닝 회로(104)는, 가변 커패시턴스 및 비교적 고정된 값들의 인덕턴스 및 저항, 가변 인덕턴스 및 비교적 고정된 값들의 커패시턴스들 및 저항, 가변 저항 및 비교적 고정된 값들의 커패시턴스 및 인덕턴스, 가변 커패시턴스 및 가변 인덕턴스 및 비교적 고정된 값의 저항, 가변 인덕턴스 및 가변 저항 및 비교적 고정된 값의 커패시턴스, 및 가변 커패시턴스 및 가변 저항 및 비교적 고정된 값의 인덕턴스를 포함할 수도 있다. 커패시턴스, 저항 및 인덕턴스 사이의 관계는, 오실레이션 댐프닝 회로(104)에 의해 도입된 제로가 도 2-4의 커패시터(234)에 의해 생성된 폴을 소거 또는 실질적으로 소거시키도록 선택될 수도 있다. 사용된 특정한 회로 설계에 관계없이, 오실레이션 댐프닝 회로의 하나의 이점은, 오실레이션 댐프닝 회로가 복제 VCO를 사용하지 않으면서 오실레이터의 입력에서 오실레이션들을 댐프닝시키는 것일 수도 있다. 따라서, 오실레이션 댐프닝 회로의 사용은 복제 VCO를 사용하지 않으면서 조절기의 출력에서 불안정성을 회피할 수도 있다. 복제 VCO를 사용하지 않으면서 불안정성을 회피하는 것은, 복제 VCO를 사용하는 PLL과 비교할 경우 회로 잡음 및 전력 소비를 감소시킬 수도 있다.
[0061] 마이크로프로세서 클록 분배 회로에 커플링된 클록 생성 회로(800)의 일 실시예가 도 8에 도시된다. 클록 생성 회로(800)는, 도 1의 조절기(102), 오실레이션 댐프닝 회로(104), 전류 미러(108) 및 VCO(106)를 포함한다. 조절기(102)는, 입력(802)을 수용하며, 노드(142)를 통해 공급 트랜지스터 M3(103)에 출력을 제공하도록 구성된다. 공급 트랜지스터 M3(103)는 노드(144)를 통해 VCO(106)에 커플링된다. 조절기(102)는 또한, 입력을 전류 미러(108)에 그리고 출력(134)을 수신하는 오실레이션 댐프닝 회로(104)에 제공한다. VCO(106)의 출력(132)은 클록 신호로서 마이크로프로세서 클록 분배 회로(804)에 제공된다. 클록 분배 회로(804)는, 레지스터들과 같은 다른 회로들, 인터페이스들, 또는 다른 회로들 또는 컴포넌트들에 클록킹 신호들을 제공하기 위한 하나 또는 그 초과의 버퍼들 또는 다른 회로들을 포함할 수도 있다.
[0062] 도 9는, 도 2-8의 오실레이션 댐프닝 회로(104)와 같은 오실레이션 댐프닝 회로를 포함하는 PLL 회로를 사용하는 방법의 특정한 실시예를 도시한다. (902)에서, 전압은 조절기의 출력에서 조정되며, 여기서, 조정기는 공급 트랜지스터의 게이트에 커플링된다. (904)에서, 공급 트랜지스터가 조절기의 전압 출력에 의해 조정된 자신의 게이트를 가지므로, 공급 전류는, 조정된 게이트 전압에 기초하여 VCO에 제공된다.
[0063] (906)에서, 미러 전류는 조정된 전압에 기초하여 미러 전류 회로에서 조정되며, 이는, 트랜지스터의 게이트-소스 전압이 공급 전류의 제곱근에 비례하는 전류값을 미러링하게 한다.
[0064] (908)에서, RC 회로 내의 트랜지스터의 게이트는 전류 미러 회로의 트랜지스터의 게이트 전압으로 바이어싱되며, RC 회로 내의 트랜지스터가 전력 공급의 제곱근의 역(1/(sqrt(Ivco))에 비례하는 드레인-투-소스 저항을 갖게 한다. 예를 들어, 도 2의 트랜지스터 M1(210)의 게이트는 미러 회로(108)의 출력(134)에 의해 바이어싱된다.
[0065] (910)에서, 공급 전류의 제곱근(1/(sqrt(Ivco))에 비례하는 폴 주파수를 갖는 폴을 도입하는 피드백 루프에서 커패시터에 의해 야기된 오실레이션들은, (1/(sqrt(Ivco))에 비례하는 제로 주파수를 갖는 조절기의 출력에 커플링된 RC 회로에 의해 도입된 제로를 사용하여 댐프닝된다.
[0066] 도 10을 참조하면, 무선 디바이스(1000)의 블록도가 도시된다. 무선 디바이스(1000)는, 도 1-8에 대해 설명된 회로(104)와 같이 오실레이터 및 오실레이션 댐프닝 회로를 포함한다.
[0067] 무선 디바이스(1000)는 메모리(1032)에 커플링된 디지털 신호 프로세서(DSP)와 같은 프로세서(1010)를 포함한다. 도 10은 또한, 프로세서(1010) 및 디스플레이(1028)에 커플링된 디스플레이 제어기(1026)를 도시한다. 코더/디코더(코덱)(1034)는 또한 프로세서(1010)에 커플링될 수도 있다. 스피커(1036) 및 마이크로폰(1038)은 코덱(1034)에 커플링될 수도 있다. 무선 제어기(1040)는 프로세서(1010) 및 안테나(1042)에 커플링될 수도 있다.
[0068] 특정한 실시예에서, 무선 디바이스(1000)는, 타이밍 기준 신호(1074)를 생성하도록 구성된 서브시스템(1070)을 포함한다. 예를 들어, 타이밍 기준 신호(1074)는, 무선 디바이스(1000)의 하나 또는 그 초과의 컴포넌트들에 시스템 클록을 제공하기 위해 클록 분배 회로(1072)에 제공될 수도 있다. 예시하기 위해, 시스템 클록은 명령 사이클을 조절하도록 프로세서(1010)에 의해 사용될 수도 있다. 다른 예로서, 시스템 클록은, 무선 신호들의 변조 및/또는 복조를 용이하게 하기 위한 주파수 기준으로서 무선 제어기(1040)에 제공될 수도 있다. 서브시스템(1070)이 프로세서(1010) 내에 포함되는 것으로서 도 10에 도시되지만, 다른 실시예들에서, 서브시스템(1070)은, 무선 제어기(1040) 내, 코덱(1034) 내, 또는 디스플레이 제어기(1026) 내와 같이 무선 디바이스(1000)의 다른 컴포넌트들 내에 포함될 수도 있다.
[0069] 서브시스템(1070)은, VCO(1084)로의 공급 전압을 조절하기 위한 조절기(1088)를 포함하는 PLL 회로를 포함한다. 오실레이션 댐프닝 회로(1092)는 조절기(1088)의 출력에 커플링된다. 위상-주파수 검출기(PFD) 및 전하 펌프(1098)는, 기준 주파수를 갖는 기준 신호(Fref)를 수신하고, 분배기(1082)로부터 피드백 신호를 또한 수신한다. PFD 및 전하 펌프(1098)는, 기준 신호와 피드백 신호 사이의 검출된 위상 또는 주파수 차이에 기초하여 출력을 제공한다. 출력은, 필터링된 신호를 조절기(1088)에 제공하는 루프 필터(1096)에 제공된다. 조절기(1088)는, VCO(1084)에 커플링된 공급 트랜지스터(1094)에 출력을 제공한다. VCO(1084)의 출력은 분배기(1082)에 제공된다. 조절기(1088)의 출력은, 루프 필터(1096)로부터의 입력 및 피드백 루프(1086)로부터의 입력에 응답하여 VCO(1084)로의 전압 및 전류를 제어한다. 전류 미러(1090)는 제어 신호를 오실레이션 댐프닝 회로(1092)에 제공한다. 제어 신호는 VCO(1084)로의 전류에 응답한다. 오실레이션 댐프닝 회로(1092)는, 전류 미러(1090)로부터의 제어 신호에 응답하여 조절기(1088)의 출력에서 오실레이션들을 댐프닝시킨다. 예시하기 위해, 오실레이션 댐프닝 회로(1092)는, 도 1-8 중 임의의 도면의 오실레이션 댐프닝 회로(104)에 대응할 수도 있다.
[0070] 메모리(1032)는, 실행가능한 명령들(1048)을 포함하는 유형의 비-일시적인 프로세서-판독가능 저장 매체일 수도 있거나, 그 매체를 포함할 수도 있다. 명령들(1048)은, VCO(1084)에 제공된 전류를 제어하는 조절기(1088)의 출력에서 오실레이션들을 댐프닝시키기 위하여 수신 전압에 응답하여, 가변 저항 또는 가변 커패시터 또는 둘 모두를 인에이블링하거나, 허용하거나, 또는 제공하기 위해 VCO(1084)에 제공된 전류에 기초하여 전압을 수신하는 것을 가능하게 하거나, 허용하거나, 또는 제어하도록 프로세서(1010)와 같은 프로세서에 의해 실행될 수도 있다.
[0071] 특정한 실시예에서, 프로세서(1010), 디스플레이 제어기(1026), 메모리(1032), 코덱(1034), 및 무선 제어기(1040)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(1022)에 포함된다. 특정한 실시예에서, 입력 디바이스(1030) 및 전력 공급(1044)은, 시스템-온-칩 디바이스(1022)에 커플링된다. 또한, 특정한 실시예에서, 디스플레이(1028), 스피커(1036), 마이크로폰(1038), 안테나(1042), 및 전력 공급(1044)은 시스템-온-칩 디바이스(1022) 외부에 존재한다. 그러나, 디스플레이(1028), 입력 디바이스(1030), 스피커(1036), 마이크로폰(1038), 안테나(1042), 및 전력 공급(1044) 각각은, 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스(1022)의 컴포넌트에 커플링될 수 있다.
[0072] 상술된 실시예들과 함께, 오실레이팅 신호를 생성하기 위한 수단을 포함하는 장치가 기재된다. 예를 들어, 오실레이팅 신호를 생성하기 위한 수단은, 도 1 또는 도 2의 VCO(106), 하나 또는 그 초과의 링 오실레이터들, 하나 또는 그 초과의 인덕턴스-커패시턴스(LC)-타입 오실레이터들, 하나 또는 그 초과의 디지털 오실레이터들, 오실레이팅 출력을 생성하기 위한 명령들을 실행하도록 구성된 프로세서, 오실레이팅 출력을 생성하도록 구성된 하나 또는 그 초과의 다른 회로들 또는 디바이스들, 또는 이들의 임의의 결합을 포함할 수도 있다.
[0073] 장치는 또한, 생성하기 위한 수단의 공급 입력을 조절하기 위한 수단을 포함한다. 예를 들어, 조절하기 위한 수단은, 도 1의 조절기(102), 도 2의 연산 증폭기(204), 하나 또는 그 초과의 다른 조절기 회로들 또는 디바이스들, 공급 입력을 조절하기 위한 명령들을 실행하도록 구성된 프로세서, 공급 입력을 조절하도록 구성된 하나 또는 그 초과의 다른 회로들 또는 디바이스들, 또는 이들의 임의의 결합을 포함할 수도 있다.
[0074] 장치는 또한, 오실레이션들을 댐프닝하기 위한 수단을 포함한다. 댐프닝하기 위한 수단은 조절하기 위한 수단의 출력에 커플링된다. 댐프닝하기 위한 수단의 저항 또는 커패시턴스, 또는 둘 모두는, 생성하기 위한 수단에 제공된 전류의 양에 기초하여 변하도록 구성된다. 예를 들어, 댐프닝하기 위한 수단은, 저항 M1(210) 및 커패시턴스(212)를 또한 포함하는 도 2의 오실레이션 댐프닝 회로(104)를 포함할 수도 있다. 저항 M1(210)은 VCO(106)에 공급된 전류(107)의 양에 기초하여 변한다. 대안적으로 또는 결합하여, 댐프닝하기 위한 수단은, 도 3-8에 도시된 바와 같은 하나 또는 그 초과의 다른 댐프닝 회로들 또는 디바이스들, 공급 입력의 오실레이션들을 댐프닝시키거나 또는 오실레이션들의 댐프닝을 제어하기 위한 명령들을 실행하도록 구성된 프로세서, 오실레이션들을 댐프닝하기 위해 구성된 하나 또는 그 초과의 다른 회로들 또는 디바이스들, 또는 이들의 임의의 결합을 포함할 수도 있다.
[0075] 오실레이션들을 댐프닝하기 위한 수단은, 루프 이득의 제로를 야기함으로써, 생성하기 위한 수단에서 폴을 실질적으로 소거시킬 수도 있다. 예를 들어, 댐프닝하기 위한 수단은, 도 2의 트랜지스터 M2(238) 및 트랜지스터 M1(210)이 조절기(102)의 제로를 야기할 수도 있도록 구성될 수도 있으며, 이는, VCO(106)의 제어 노드(144)에서 폴을 소거시킬 수도 있다.
[0076] 댐프닝하기 위한 수단의 저항 또는 커패시턴스는, 생성하기 위한 수단에 제공된 전류의 양의 제곱근에 실질적으로 비례하여 변하도록 구성될 수도 있다. 예를 들어, 도 2의 트랜지스터 M2(238) 및 트랜지스터 M7(242)과 같은 직렬로 커플링된 트랜지스터들의 쌍을 통한 전류는, 도 2의 트랜지스터 M4(236) 및 트랜지스터 M6(240) 둘 모두를 통한 전류에 비례할 수도 있다. 트랜지스터 M2(238)의 게이트-소스 전압은, 생성하기 위한 수단에 공급된 전류(107)의 제곱근에 비례할 수도 있다. 트랜지스터 M2(238)의 게이트는, 오실레이션 댐프닝 회로(104)의 트랜지스터 M1(210)의 게이트에 커플링된다. 결과로서, 트랜지스터 M1(210)의 드레인-소스 저항은 VCO(106)에 제공된 전류의 제곱근에 비례한다.
[0077] 본 발명의 이점을 갖는 당업자들은, 본 명세서에 기재된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이 둘의 결합으로서 구현될 수도 있음을 추가적으로 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 그들의 기능 관점들에서 일반적으로 상술되었다. 그러한 기능이 하드웨어로 구현되는지 또는 프로세서 실행가능한 명령들로 구현되는지 여부는 특정 애플리케이션, 및 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 그러한 구현 결정들이 본 발명의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.
[0078] 본 명세서에 기재된 실시예들과 관련하여 설명된 방법 또는 알고리즘은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수도 있다. 소프트웨어 모듈은, 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그래밍가능 판독-전용 메모리(PROM), 소거가능한 프로그래밍가능 판독-전용 메모리(EPROM), 전기적으로 소거가능한 프로그래밍가능 판독-전용 메모리(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, 컴팩트 디스크 판독-전용 메모리(CD-ROM), 또는 당업계에 알려진 임의의 다른 형태의 비-일시적인 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC)에 상주할 수도 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 개별 컴포넌트들로서 상주할 수도 있다.
[0079] 기재된 실시예의 이전 설명은 당업자가 기재된 실시예들을 사용하거나 또는 실시할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 변형들은, 본 발명의 이점을 갖는 당업자들에게는 용이하게 명백할 것이다. 본 명세서에 정의된 원리들은 본 발명의 범위를 벗어나지 않으면서 다른 실시예들에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 설명된 실시예들로 제한되도록 의도되는 것이 아니라, 다음의 청구항들에 의해 정의된 바와 같은 원리들 및 신규한 특성들과 일치하는 가능한 가장 넓은 범위에 부합할 것이다.
Claims (24)
- 회로로서,
공급 입력을 갖는 전압 제어된 오실레이터(VCO);
상기 VCO의 공급 입력에 커플링된 출력을 갖는 조절기(regulator);
제 1 댐프닝(dampening) 부분 및 제 2 댐프닝 부분을 포함하는 오실레이션 댐프닝 회로 － 상기 제 1 댐프닝 부분은, 상기 VCO의 공급 입력에 전류를 제공하는 포지티브 공급 노드와 상기 조절기의 출력 사이에 커플링되고, 상기 오실레이션 댐프닝 회로의 임피던스는, 상기 VCO의 공급 입력에 제공되는 전류에 기초하여 변하도록 구성되며, 상기 제 2 댐프닝 부분은, 상기 조절기의 출력과 네거티브 공급 노드 사이에 커플링됨 －; 및
상기 VCO의 공급 입력에 제공되는 전류를 미러링하도록 구성된 전류 미러 회로를 포함하며,
상기 제 2 댐프닝 부분은 상기 전류 미러 회로에 커플링되는, 회로. - 제 1 항에 있어서,
상기 오실레이션 댐프닝 회로는, 상기 조절기의 루프 이득의 제로(zero)가 상기 VCO의 공급 입력에 커플링된 제어 노드에서 폴(pole)을 실질적으로 소거시키게 하는, 회로. - 제 2 항에 있어서,
상기 오실레이션 댐프닝 회로는 제 1 트랜지스터를 포함하고,
상기 제 1 트랜지스터는, 가변 저항을 제공하기 위해 트라이오드(triode) 모드로 상기 제 1 트랜지스터를 동작하도록 바이어싱되는 게이트를 갖고,
상기 가변 저항은, 상기 VCO에 제공되는 전류의 양의 제곱근에 실질적으로 비례하는, 회로. - 제 3 항에 있어서,
상기 전류 미러 회로는, 상기 조절기의 출력에 커플링된 입력을 갖고 상기 제 1 트랜지스터의 게이트에 커플링된 출력을 가지며,
상기 전류 미러 회로는, 상기 제 1 트랜지스터의 게이트에 전압을 제공하도록 구성되고,
상기 전압은 상기 VCO에 제공되는 전류의 양의 제곱근에 대응하는, 회로. - 제 1 항에 있어서,
상기 조절기는, VCO 공급 트랜지스터의 게이트에 커플링된 출력을 갖는 연산 증폭기를 포함하며,
상기 VCO 공급 트랜지스터의 드레인은, 상기 VCO의 공급 입력에 전류를 제공하기 위해 상기 VCO의 공급 입력에 커플링되는, 회로. - 제 5 항에 있어서,
상기 연산 증폭기의 입력에 상기 VCO의 공급 입력에서의 전압을 제공하기 위한 피드백 루프를 더 포함하는, 회로. - 제 6 항에 있어서,
상기 VCO는 위상 록 루프(PLL)의 출력을 제공하며,
상기 조절기는, 상기 PLL의 루프 필터의 출력에 커플링된 입력을 갖는, 회로. - 제 1 항에 있어서,
상기 오실레이션 댐프닝 회로는 저항-커패시턴스(RC) 회로를 포함하는, 회로. - 전압 제어된 오실레이터에서 오실레이션들을 댐프닝하기 위한 방법으로서,
상기 전압 제어된 오실레이터(VCO)에 제공되는 전류에 기초한 전압을 수신하는 단계;
가변 임피던스를 제공하기 위해 댐프닝 회로를 사용하여 오실레이션들을 댐프닝하는 단계 － 상기 댐프닝 회로는 제 1 댐프닝 부분 및 제 2 댐프닝 부분을 포함하고, 상기 제 1 댐프닝 부분은, 상기 VCO에 전류를 제공하는 포지티브 공급 노드와 조절기의 출력 사이에 커플링되고, 상기 가변 임피던스는, 상기 VCO에 제공되는 전류를 제어하는 상기 조절기의 출력에서의 전압에 응답하며, 상기 제 2 댐프닝 부분은 상기 조절기의 출력과 네거티브 공급 노드 사이에 커플링됨 －; 및
전류 미러 회로를 통해 상기 VCO에 제공되는 전류를 미러링하는 단계를 포함하며,
상기 제 2 댐프닝 부분은 상기 전류 미러 회로에 커플링되는, 오실레이션들을 댐프닝하기 위한 방법. - 제 9 항에 있어서,
상기 가변 임피던스로 수신되는 전압은, 상기 조절기의 출력에 커플링된 저항-커패시턴스(RC) 회로의 트랜지스터의 게이트에서 수신되는 전압을 더 포함하는, 오실레이션들을 댐프닝하기 위한 방법. - 제 10 항에 있어서,
상기 가변 임피던스는, 상기 RC 회로에서 가변 저항 또는 가변 커패시턴스 중 적어도 하나를 포함하는, 오실레이션들을 댐프닝하기 위한 방법. - 제 11 항에 있어서,
상기 가변 저항 또는 상기 가변 커패시턴스 중 적어도 하나는, 상기 RC 회로에서 가변 저항을 포함하는, 오실레이션들을 댐프닝하기 위한 방법. - 제 9 항에 있어서,
상기 가변 임피던스는, 상기 조절기의 루프 이득의 제로가 상기 VCO의 제어 노드에서 폴을 실질적으로 소거시키게 하도록 구성가능한, 오실레이션들을 댐프닝하기 위한 방법. - 명령들을 포함하는 컴퓨터 판독가능 저장 매체로서,
상기 명령들은 프로세서에 의해 실행되는 경우, 상기 프로세서로 하여금 동작들을 제어하게 하며,
상기 동작들은,
전압 제어된 오실레이터(VCO)에 제공되는 전류에 기초한 전압을 수신하는 단계;
가변 임피던스를 제공하기 위해 댐프닝 회로를 사용하여 오실레이션들을 댐프닝하는 단계 － 상기 댐프닝 회로는 제 1 댐프닝 부분 및 제 2 댐프닝 부분을 포함하고, 상기 제 1 댐프닝 부분은, 상기 VCO에 전류를 제공하는 포지티브 공급 노드와 조절기의 출력 사이에 커플링되고, 상기 가변 임피던스는, 상기 VCO에 제공되는 전류를 제어하는 상기 조절기의 출력에서의 전압에 응답하며, 상기 제 2 댐프닝 부분은 상기 조절기의 출력과 네거티브 공급 노드 사이에 커플링됨 －; 및
전류 미러 회로를 통해 상기 VCO에 제공되는 전류를 미러링하는 단계를 포함하며,
상기 제 2 댐프닝 부분은 상기 전류 미러 회로에 커플링되는, 컴퓨터 판독가능 저장 매체. - 제 14 항에 있어서,
상기 가변 임피던스로 수신되는 전압은, 상기 조절기의 출력에 커플링된 저항-커패시턴스(RC) 회로의 트랜지스터의 게이트에서 수신되는 전압을 더 포함하는, 컴퓨터 판독가능 저장 매체. - 제 15 항에 있어서,
상기 RC 회로의 상기 가변 임피던스는, 상기 조절기의 루프 이득의 제로가 상기 VCO의 제어 노드에서 폴을 실질적으로 소거시키게 하는, 컴퓨터 판독가능 저장 매체. - 제 16 항에 있어서,
상기 가변 임피던스는 상기 RC 회로에서의 가변 커패시턴스를 포함하며,
상기 가변 커패시턴스는, 상기 조절기의 루프 이득의 제로가 상기 VCO의 제어 노드에서 폴을 실질적으로 소거시키게 하는, 컴퓨터 판독가능 저장 매체. - 장치로서,
오실레이팅 신호를 생성하기 위한 수단;
상기 생성하기 위한 수단의 공급 입력을 조절하기 위한 수단;
오실레이션들을 댐프닝하기 위한 수단 － 상기 댐프닝하기 위한 수단은 제 1 댐프닝 부분 및 제 2 댐프닝 부분을 포함하고, 상기 제 1 댐프닝 부분은, 상기 생성하기 위한 수단에 전류를 제공하는 포지티브 공급 노드와 상기 조절하기 위한 수단의 출력 사이에 커플링되고, 상기 댐프닝하기 위한 수단의 임피던스는, 상기 생성하기 위한 수단에 제공되는 전류에 기초하여 변하도록 구성되며, 상기 제 2 댐프닝 부분은 상기 조절하기 위한 수단의 출력과 네거티브 공급 노드 사이에 커플링됨 －; 및
상기 생성하기 위한 수단에 제공되는 전류를 미러링하기 위한 수단을 포함하며,
상기 제 2 댐프닝 부분은 상기 미러링하기 위한 수단에 커플링되는, 장치. - 제 18 항에 있어서,
상기 댐프닝하기 위한 수단은, 상기 조절하기 위한 수단에서 루프 이득의 제로를 야기함으로써 상기 생성하기 위한 수단에서 폴을 실질적으로 소거시키는, 장치. - 제 19 항에 있어서,
상기 임피던스는, 상기 생성하기 위한 수단에 제공되는 전류의 양의 제곱근에 실질적으로 비례하여 변하도록 구성가능한 가변 저항 또는 가변 커패시턴스 중 적어도 하나를 포함하는, 장치. - 회로로서,
제 1 댐프닝 부분 및 제 2 댐프닝 부분을 포함하는 오실레이션 댐프닝 회로를 포함하고,
상기 제 1 댐프닝 부분은 조절기의 출력에 커플링되며,
상기 제 1 댐프닝 부분은,
상기 조절기의 출력에 커플링된 제 1 단자를 갖고 제 2 단자를 갖는 제 1 커패시터; 및
게이트 단자, 드레인 단자, 및 소스 단자를 갖는 제 1 트랜지스터를 포함하며,
상기 제 1 트랜지스터의 드레인 단자는 상기 제 1 커패시터의 제 2 단자에 커플링되고, 상기 제 1 트랜지스터의 소스 단자는 포지티브 공급 노드에 커플링되고, 상기 제 1 트랜지스터의 게이트 단자는 전압 제어된 오실레이터(VCO)의 공급 전류를 미러링하도록 구성된 전류 미러 회로의 출력에 커플링되고, 상기 제 2 댐프닝 부분은 상기 조절기의 출력과 네거티브 공급 노드 사이에 커플링되며, 상기 제 2 댐프닝 부분은 상기 전류 미러 회로에 커플링되는, 회로. - 제 21 항에 있어서,
상기 오실레이션 댐프닝 회로는, 상기 조절기의 루프 이득의 제로가 상기 VCO의 제어 노드에서 폴을 실질적으로 소거시키게 하는, 회로. - 제 22 항에 있어서,
상기 오실레이션 댐프닝 회로의 제 1 트랜지스터는, 상기 VCO에 제공되는 전류의 양의 제곱근에 실질적으로 비례하는 가변 저항을 제공하는, 회로. - 제 21 항에 있어서,
상기 제 2 댐프닝 부분은,
제 1 접속 및 제 2 접속을 갖는 제 2 커패시터, 및
게이트 접속, 소스 접속, 및 드레인 접속을 갖는 제 2 트랜지스터를 포함하고,
상기 제 2 커패시터의 제 1 접속은 상기 조절기의 출력에 커플링되고, 상기 제 2 커패시터의 제 2 접속은 상기 제 2 트랜지스터의 드레인에 커플링되며, 상기 제 2 트랜지스터의 게이트는 상기 전류 미러 회로에 커플링되는, 회로.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/804,366 | 2013-03-14 | ||
| US13/804,366 US9099995B2 (en) | 2013-03-14 | 2013-03-14 | Ring oscillator circuit and method |
| PCT/US2014/021923 WO2014150030A1 (en) | 2013-03-14 | 2014-03-07 | Ring oscillator circuit and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150122255A KR20150122255A (ko) | 2015-10-30 |
| KR101634201B1 true KR101634201B1 (ko) | 2016-06-28 |
Family
ID=50382727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020157028521A KR101634201B1 (ko) | 2013-03-14 | 2014-03-07 | 링 오실레이터 회로 및 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9099995B2 (ko) |
| EP (1) | EP2974026B1 (ko) |
| JP (1) | JP6058859B2 (ko) |
| KR (1) | KR101634201B1 (ko) |
| CN (1) | CN105075122B (ko) |
| WO (1) | WO2014150030A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11637549B2 (en) | 2021-04-05 | 2023-04-25 | SK Hynix Inc. | Replica circuit and oscillator including the same |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016011635A1 (en) * | 2014-07-24 | 2016-01-28 | Lattice Semiconductor Corporation | Spectrum shaping voltage to current converter |
| JP6590483B2 (ja) * | 2015-01-20 | 2019-10-16 | ラピスセミコンダクタ株式会社 | 発振回路 |
| US9804616B2 (en) * | 2015-02-06 | 2017-10-31 | Stmicroelectronics (Grenoble 2) Sas | Single-shot duty cycle generator for a switched-mode power supply |
| US10651857B2 (en) * | 2016-06-28 | 2020-05-12 | Apple Inc. | Frequency based bias voltage scaling for phase locked loops |
| CN106656170B (zh) * | 2016-12-26 | 2020-02-18 | 北京华大九天软件有限公司 | 一种启动电路及自偏置锁相环电路 |
| DE102017200054A1 (de) * | 2017-01-04 | 2018-07-05 | Robert Bosch Gmbh | Oszillatorvorrichtung |
| CN109286369B (zh) * | 2017-07-21 | 2020-10-09 | 珠海格力电器股份有限公司 | 一种压控振荡器、集成芯片及电子设备 |
| CN108880228B (zh) * | 2018-06-21 | 2020-04-28 | 广州大学 | 一种基于零极点追踪机制的环路补偿系统 |
| KR102527386B1 (ko) * | 2018-07-13 | 2023-04-28 | 삼성전자주식회사 | 전류 미러를 포함하는 디지털 제어 오실레이터 |
| US10659012B1 (en) | 2018-11-08 | 2020-05-19 | Nxp B.V. | Oscillator and method for operating an oscillator |
| US10833633B2 (en) * | 2018-12-19 | 2020-11-10 | Semiconductor Components Industries, Llc | Circuit and method for controlling a crystal oscillator |
| CN110572151B (zh) * | 2019-09-12 | 2023-06-30 | 辰芯科技有限公司 | 一种锁相环电路 |
| TWI724659B (zh) * | 2019-11-29 | 2021-04-11 | 杰力科技股份有限公司 | 負載開關的控制電路 |
| CN112286279B (zh) * | 2020-10-23 | 2021-10-01 | 湖南大学 | 应用于极低功耗ldo在负载快速切换时的防振荡电路 |
| JP7536719B2 (ja) * | 2021-07-15 | 2024-08-20 | 株式会社東芝 | 定電圧回路 |
| CN113300705B (zh) * | 2021-07-27 | 2021-10-15 | 深圳比特微电子科技有限公司 | 锁相环电路和信号处理设备 |
| CN113672016B (zh) * | 2021-08-06 | 2022-01-18 | 唯捷创芯(天津)电子技术股份有限公司 | 一种电源抑制电路、芯片及通信终端 |
| US11705897B2 (en) * | 2021-10-06 | 2023-07-18 | Qualcomm Incorporated | Delay line with process-voltage-temperature robustness, linearity, and leakage current compensation |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111449A (ja) * | 2000-09-29 | 2002-04-12 | Mitsubishi Electric Corp | 電圧制御発振回路およびそれを備える位相同期ループ回路 |
| US6621675B2 (en) | 2001-02-02 | 2003-09-16 | Broadcom Corporation | High bandwidth, high PSRR, low dropout voltage regulator |
| JP4623546B2 (ja) | 2003-05-30 | 2011-02-02 | 株式会社リコー | 電圧制御発振器、ｐｌｌ回路、パルス変調信号生成回路、半導体レーザ変調装置及び画像形成装置 |
| US7038431B2 (en) | 2003-08-07 | 2006-05-02 | Jamel Benbrik | Zero tracking for low drop output regulators |
| US20060119441A1 (en) | 2004-12-08 | 2006-06-08 | Via Technologies, Inc. | Phase locked loop damping coefficient correction mechanism |
| US7283010B2 (en) * | 2005-10-20 | 2007-10-16 | Honeywell International Inc. | Power supply compensated voltage and current supply |
| US7432750B1 (en) | 2005-12-07 | 2008-10-07 | Netlogic Microsystems, Inc. | Methods and apparatus for frequency synthesis with feedback interpolation |
| US7728688B2 (en) * | 2006-12-07 | 2010-06-01 | Intel Corporation | Power supply circuit for a phase-locked loop |
| US7804341B2 (en) * | 2007-04-03 | 2010-09-28 | Marvell Israel (Misl) Ltd. | Level-restored for supply-regulated PLL |
| KR101566417B1 (ko) | 2008-08-29 | 2015-11-05 | 삼성전자주식회사 | 전압제어 발진기, 위상 고정 루프 회로, 클럭 생성기 및 에이치디엠아이 송신기의 파이 |
| US7973612B2 (en) * | 2009-04-26 | 2011-07-05 | Qualcomm Incorporated | Supply-regulated phase-locked loop (PLL) and method of using |
| JP2010278491A (ja) | 2009-05-26 | 2010-12-09 | Renesas Electronics Corp | 周波数シンセサイザ |
| US8362848B2 (en) * | 2011-04-07 | 2013-01-29 | Qualcomm Incorporated | Supply-regulated VCO architecture |
| US8878614B2 (en) * | 2012-02-28 | 2014-11-04 | Megachips Corporation | Phase-locked loop |
-
2013
- 2013-03-14 US US13/804,366 patent/US9099995B2/en active Active
-
2014
- 2014-03-07 CN CN201480013674.3A patent/CN105075122B/zh active Active
- 2014-03-07 JP JP2016500881A patent/JP6058859B2/ja active Active
- 2014-03-07 KR KR1020157028521A patent/KR101634201B1/ko active IP Right Grant
- 2014-03-07 WO PCT/US2014/021923 patent/WO2014150030A1/en active Application Filing
- 2014-03-07 EP EP14712990.2A patent/EP2974026B1/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11637549B2 (en) | 2021-04-05 | 2023-04-25 | SK Hynix Inc. | Replica circuit and oscillator including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2974026B1 (en) | 2017-04-19 |
| KR20150122255A (ko) | 2015-10-30 |
| EP2974026A1 (en) | 2016-01-20 |
| US20140266475A1 (en) | 2014-09-18 |
| US9099995B2 (en) | 2015-08-04 |
| JP6058859B2 (ja) | 2017-01-11 |
| CN105075122B (zh) | 2018-05-08 |
| WO2014150030A1 (en) | 2014-09-25 |
| CN105075122A (zh) | 2015-11-18 |
| JP2016516350A (ja) | 2016-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101634201B1 (ko) | 링 오실레이터 회로 및 방법 | |
| EP2695299B1 (en) | Supply-regulated vco architecture | |
| KR101342466B1 (ko) | 대칭 부하 지연 셀 오실레이터 | |
| US7403063B2 (en) | Apparatus and method for tuning center frequency of a filter | |
| CN110417405B (zh) | 具有降低的vco增益的锁相环设计 | |
| CN110719101B (zh) | 具有电流镜和负反馈电路的数字控制振荡器 | |
| US11374580B2 (en) | Charge pump phase locked loop with low controlled oscillator gain | |
| WO2019096772A1 (en) | Phase-locked loop circuitry having low variation transconductance design | |
| CN106664094B (zh) | 频谱成形电压到电流转换器 | |
| US6614318B1 (en) | Voltage controlled oscillator with jitter correction | |
| US8400818B2 (en) | Voltage-controlled oscillator and phase-locked loop circuit | |
| US9252791B1 (en) | Phase locked loop and method for generating an oscillator signal | |
| US8598955B2 (en) | Phase locked loop with adaptive loop filter | |
| KR101623125B1 (ko) | 위상 동기 루프 회로 및 이를 포함한 시스템 | |
| JP5975066B2 (ja) | チャージポンプ回路及びｐｌｌ回路 | |
| KR20110137229A (ko) | 전압 제어 발진기 | |
| US20150236707A1 (en) | Voltage controlled oscillator circuit and frequency synthesizer | |
| KR100905444B1 (ko) | 광대역 위상 고정 루프 장치 | |
| US7388440B1 (en) | Circuit and method to speed up PLL lock-time and prohibit frequency runaway |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| A302 | Request for accelerated examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20190327 Year of fee payment: 4 |