KR20110128892A

KR20110128892A - 대칭 부하 지연 셀 오실레이터

Info

Publication number: KR20110128892A
Application number: KR1020117022177A
Authority: KR
Inventors: 제프리 엠. 힌리치스
Original assignee: 콸콤 인코포레이티드
Priority date: 2009-02-23
Filing date: 2010-02-23
Publication date: 2011-11-30
Also published as: CN102326332A; US20100214032A1; JP2012518956A; US7924102B2; TW201101689A; WO2010096832A2; KR101342466B1; EP2399339B1; CN102326332B; EP2399339A2; WO2010096832A3; JP5461587B2

Abstract

오실레이터는 제어 회로 및 대칭 부하 지연 셀들의 링을 포함한다. 각각의 지연 셀은 신규한 대칭 부하 회로들의 쌍을 포함한다. 각각의 지연 셀은 2개의 신규한 대칭 부하들을 포함한다. 각각의 부하는 레벨 시프트 회로 및 전류 소스-연결 트랜지스터와 병렬로 연결되는 다이오드-연결 트랜지스터를 수반한다. 제어 회로는 지연 셀들을 통한 지연들이 입력 신호의 함수이도록 대칭 부하들의 유효 저항을 제어하는 바이어스 제어 신호들로 오실레이터 입력 신호를 변환한다. 제어 회로는 발진 지연 셀 출력 신호들이 일정한 진폭을 갖도록 지연 셀들의 레벨 시프트 회로들을 제어하기 위하여 제어 루프의 대칭 부하 복제물을 사용한다. 바람직한 제1 양상에서, 일정한 진폭으로 인해 오실레이터는 넓은 주파수 범위에 걸쳐 작동가능하다. 바람직한 제2 양상에서, 오실레이터 입력 신호 대 출력 신호 발진 주파수는 실질적으로 선형적인 관계를 갖는다.

Description

대칭 부하 지연 셀 오실레이터{SYMMETRIC LOAD DELAY CELL OSCILLATOR}

개시되는 실시예들은 전압-제어 오실레이터(VCO: voltage-controlled oscillator)들 및 전류-제어 오실레이터(ICO: current-controlled oscillator)들에서 발견되는 것과 같은 대칭 부하 지연 셀(symmetric load delay cell)들과 관련된다.

전류-제어 오실레이터(ICO)들은 예를 들어, 디지털 프로세서들에 클록 신호들을 공급하는 클록 신호 생성기들 내에 위상-고정 루프(PLL)들과 같은 다수의 회로들에서 사용되는 것을 볼 수 있다. ICO들은 때때로 무선 수신기들 및 무선 전송기들의 로컬 오실레이터들 및 다른 회로들에서 또한 사용되는 것을 볼 수 있다. 도 1(종래 기술)은 간단한 PLL 1의 일 실시예의 간략화된 도면이다. PLL 1은 전압-대-전류 변환기(3) 및 ICO(4)를 포함하는 전압-제어 오실레이터(VCO)(2)를 포함한다. ICI(4)에 의하여 출력되는 로컬 오실레이터(LO) 신호는 루프 분할기(5)에 의하여 분할되는 주파수이다. 결과적인 분할된(divided-down) 피드백 신호(6)는 위상 검출기(7)에 의하여 기준 클록 신호 XO에 대해 위상-비교된다. 위상 검출기(7)는 VCO(2)를 제어하는 신호(10)를 생성하기 위하여 차지 펌프(charge pump)(8) 및 루프 필터(9)에 의하여 프로세싱되는 에러 신호를 출력한다. 피드백 제어 루프는 기준 클록 신호 XO에 대하여 피드백 신호(6)를 위상-고정시키도록 작동한다. 루프 분할기(5)를 분할하는 주파수 제어 값을 설정함으로써, 로컬 오실레이터 신호 LO의 주파수는 주파수 튜닝 범위에 걸쳐 원하는 주파수를 갖도록 설정될 수 있다.

도 2(종래 기술)는 도 1의 ICO(4)의 간략화된 도면이다. ICO(4)는 이러한 타입의 단일 전류-제어 오실레이터가 충분히 넓은 튜닝 범위를 갖지 않을 것이기 때문에 실제로 2개의 전류-제어 오실레이터들 ICO#1(11) 및 ICO#2(12)를 포함한다. ICO(4)는 2개의 VCO 버퍼 회로들(13 및 40) 및 2 대 1 디지털 로직 멀티플렉서(41)를 더 포함한다. 각각의 VCO 버퍼 회로는 차동 ICO 출력 신호를 싱글-엔드형(single-ended) 디지털 신호로 변환한다. 도 1 및 2의 실시예에서, 전체 ICO(4)는 대략 400 MHz 내지 1.3 GHz 범위의 출력 신호 LO를 생성하도록 조정가능하다. ICO#1(11) 및 VCO 버퍼 회로(40)는 LO 신호가 400 MHz 내지 800 MHz 범위의 주파수일 때 사용되는 반면, ICO#2(12) 및 VCO 버퍼 회로(13)는 LO 신호가 800 MHz 내지 1.3 GHz 범위의 주파수일 때 사용된다. 원하는 출력 신호 LO의 주파수에 따라, ICO(11 또는 12) 중 하나는 인에이블되고, 다른 하나는 디스에이블된다. 멀티플렉서(41)는 싱글엔드형 로컬 출력 신호 LO로서 적절한 VCO 버퍼 회로의 출력 신호를 출력하도록 제어된다.

도 3(종래 기술)은 도 2의 ICO#1(11)의 보다 상세한 도면이다. 이러한 특정 ICO 회로는 링 오실레이터이고, 바이어스 제어 회로(14) 및 다수의 지연 셀들(15-19)을 수반한다. 지연 셀들은 차동 신호 입력들 및 차동 신호 출력들을 갖는다. ICTL 신호(37)는 도 1의 전압-대-전류 변환기(3)로부터 도 2의 트랜지스터(38)를 통해 수신되는 입력 제어 신호 ICTL(20)이다.

도 4(종래 기술)는 바이어스 제어 회로(14) 및 지연 셀(15)를 더욱 상세히 예증하는 도면이다. 도 3의 모든 지연 셀들은 유사한 토폴로지의 지연 셀들이다. 지연 셀(15)은 "대칭 부하(symmetric load)들"로서 지칭되는 회로들의 쌍(21 및 22)을 포함한다. 제1 대칭 부하(21)는 전류 소스-연결 트랜지스터(CSCT)(23) 및 다이오드-연결 트랜지스터(DCT)(24)를 포함한다. 제2 대칭 부하(22)는 전류 소스-연결 트랜지스터(CSCT)(25) 및 다이오드-연결 트랜지스터(DCT)(26)를 포함한다. 지연 셀(15)은 테일 전류 소스 트랜지스터(28) 및 2개의 전류 스티어링(steering) 스위칭 트랜지스터들(29 및 30)을 더 포함한다. 테일 전류 트랜지스터(28)는 노드 N3로부터 실질적으로 고정된 제어 전류(ICTL)을 풀링한다(pull). 차동 입력 신호(VIP - VIN)가 입력 노드들(31 및 32) 사이에서 스위칭함에 따라, 전류(ICTL)는 제1 대칭 부하를 통해 흐르고, 그 후 제2 대칭 부하를 통해 흐르고, 다시 제1 부하를 통해 흐르도록 조종된다. 노드들 N2(34)와 N1(33) 사이에 나타나는 차동 출력 신호(VOP - VON)는 도선들(36 및 35)을 통해 지연 셀들의 링에서 다음 지연 셀로 출력된다.

도 5(종래 기술)는 스위칭 사이클의 제1 부분 동안에 지연 셀(15)의 동작을 예증한다. 스위칭 트랜지스터(29)는 상대적으로 도전성이며, 스위칭 트랜지스터(30)는 상대적으로 비도전성이다. 노드 N1상의 전압은 노드 N2상의 전압보다 낮도록 풀다운(pull down)된다. 따라서 출력 신호는 캐패시터(39)가 충전됨에 따라 증가한다. 저항 심볼(R1)은 제1 대칭 부하(21)의 병렬 등가 유효 저항을 나타낸다. 저항 심볼(R2)은 제2 대칭 부하(22)의 병렬 등가 유효 저항을 나타낸다.

도 6(종래 기술)은 스위칭 사이클의 제2 부분 동안 지연 셀(15)의 동작을 예증한다. 스위칭 트랜지스터(29)는 상대적으로 비도전성이고, 스위칭 트랜지스터(30)는 상대적으로 도전성이다. 따라서 노드 N2상의 전압은 노드 N1상의 전압보다 낮도록 풀다운된다. 따라서 출력 신호의 전압은 캐패시터(39)가 방전됨에 따라 감소한다.

도 7(종래 기술)은 스위칭 트랜지스터들(29 및 30)이 사이클에서 사이클로 온 및 오프되도록 제어됨에 따라 노드들 N2와 N1 사이의 차동 출력 신호가 상향 및 하향 조정되는 방법을 예증하는 간략화된 파형도이다. 출력 신호의 스윙 하한(lower swing limit)은 스윙 하한 전압(LSLV: Lower Swing Limit Voltage)으로 지칭된다. 출력 신호의 스윙 상한(upper swing limit)은 대략적으로 회로의 높은 공급 전압(VDD)이다. 대칭 부하들을 수반하는 이러한 타입의 지연 셀상의 부가적인 정보에 대하여, John G. Maneatis에 의한 1996년 11월자 IEEE Journal of Solid-State Circuits, Vol. 31, No. 11의 기사 "Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques"를 참고하라.

링 오실레이터의 발진 주파수는 입력 제어 전류(ICTL)를 변화시킴으로써 변화된다. 따라서 회로는 전류-제어된 오실레이터로서 지칭된다. 바이어스 제어 회로(14)에 공급되는 제어 전류(ICTL)가 증가된다면, 테일 트랜지스터(28)를 통해 풀링된 전류(ICTL)는 증가된다. 또한, PBIAS 제어 전압은 감소된다. PBIAS 제어 신호에서의 감소는 제1 및 제2 대칭 부하들(21 및 22)의 유효 저항(REFF)을 감소시킨다. 유효 저항(REFF)의 감소는 지연 셀을 통한 RC 지연을 감소시켜, 발진 주파수(FOSC)를 증가시킨다. 유사하게, 바이어스 제어 회로(14)에 공급되는 제어 전류(ICTL)을 감소시키는 것은 발진 주파수(FOSC)에서의 감소를 야기한다.

이러한 타입의 링 오실레이터는 특정 애플리케이션에서 잘 작동하지만, 바람직하지 않은 좁은 주파수 튜닝 범위를 가질 수 있다. 입력 제어 전류(ICTL)가 증가함에 따라, 노드들 N2와 N1 사이의 출력 신호의 전압 스윙이 증가된다. 스윙 하한 전압(LSLV)은 ICTL이 계속해서 증가함에 따라 더욱더 낮아진다. 출력 신호의 하부 전압 제한은 하부 전압 제한을 갖기 때문에, 링 오실레이터 회로의 주파수 튜닝 범위는 효율적으로 제한된다.

도 8(종래 기술)은 ICO#1이 ICTLMAX의 상부 입력 제어 전류에서 자신의 출력 신호의 전압 스윙이 자신의 최대 허용가능 전압 스윙에 도달하였기 때문에 단지 800 MHz에 달하는 제한된 주파수 튜닝 범위에 걸쳐 사용가능한 방식을 예증하는 챠트이다. 도 8에서 전압 스윙을 나타내는 점선이 최대 허용가능 전압 스윙 값에 도달하였다는 것을 유념하라. 그 결과, 도 1의 전체 ICO(4)의 주파수 튜닝 범위가 800 MHz 위로 확장된다면, 제2 ICO#1이 제공되어야 한다. 따라서, 도 2의 회로는 ICO#2를 포함한다. 또한, 도 8의 예증에 따라, 발진 주파수(FOSC)에서의 변화는 입력 제어 전류(ICTL)에서의 변화들에 대하여 상당히 비선형적이다. FOSC 대 ICTL의 관계를 나타내는 실선은 직선이 아니고, 곡선이다. 이러한 타입의 ICO의 주파수 작동의 상부 단부에서, 입력 제어 전류(ICTL)는 발진 주파수(FOSC)를 상대적으로 작은 양만큼 증가시키기 위하여 상대적으로 큰 양만큼 증가되어야 한다. 개선된 회로가 요구된다.

신규한 전류 제어 오실레이터(ICO: Current Controlled Oscillator)는 신규한 바이어스 제어 회로 및 다수의 신규한 대칭 부하 지연 셀들을 포함한다. 신규한 대칭 부하 지연 셀들은 링 오실레이터를 형성하기 위하여 링에 함께 연결된다. 바이어스 제어 회로에 공급되는 오실레이터 입력 제어 전류(ICTL)는 지연 셀들의 링에 의하여 출력되는 오실레이터 출력 신호의 발진 주파수(FOSC)를 제어한다.

각각의 지연 셀은 신규한 대칭 부하 회로들의 쌍을 포함한다. 각각의 신규한 대칭 부하 회로는 전류 소스-연결 트랜지스터, 다이오드-연결 트랜지스터 및 레벨 시프트(level shift) 회로를 포함한다. 신규한 레벨 시프트 회로는 "스윙 하한 제어 신호(LSLCS: Lower Swing Limit Control Signal)" 로서 지칭되는 제어 신호에 응답하여 다이오드-연결 트랜지스터의 게이트-대-소스 전압(VGS: gate-to-source voltage)을 조정할 수 있다. 지연 셀 내의 제1 및 제2 스위칭 트랜지스터들은 전압 공급 노드(VDD 노드)로부터 대칭 부하들 중 하나 또는 다른 하나를 통해, 그 후 스위칭 트랜지스터들 중 도전성 스위칭 트랜지스터를 통해, 그리고 그 후 테일 전류 소스 트랜지스터를 통해 접지 노드(GND 노드)로 흐르도록 제어 전류를 조종한다. 대칭 부하들의 유효 저항은 적어도 부분적으로 전류 소스-연결 트랜지스터에 공급되는 제어 신호(PBIAS)에 의하여, 테일 전류 소스에 공급되는 제어 신호(NBIAS)에 의하여, 그리고 지연 셀의 레벨 시프트 회로들에 공급되는 LSLCS 제어 신호에 의하여 결정된다. 지연 셀의 지연, 및 그에 따른 지연 셀들의 링의 발진 주파수는 대칭 부하들의 유효 저항을 제어하기 위하여 제어 신호들(PBIAS, NBIAS 및 LSLCS)를 사용함으로써 제어된다. 신규한 바이어스 제어 회로는 지연 셀들의 대칭 부하들의 유효 저항이 입력 제어 전류(ICTL)의 함수로서 링 오실레이터 주파수를 변화시키기 위하여 변화하도록, PBIAS, NBIAS 및 LSLCS 제어 신호들을 생성한다.

신규한 바이어스 제어 회로는 복제(replica) 회로를 더 포함한다. 복제 회로는 이러한 회로들이 지연 셀들 중 하나에 함께 연결됨에 따라 함께 연결되는 신규한 대칭 부하의 복제물, 스위칭 트랜지스터의 복제물, 및 테일 전류 소스 트랜지스터의 복제물을 포함한다. 이러한 복제 회로의 복제 대칭 부하에 걸쳐 강하되는 전압은 모든 테일 전류가 대칭 부하들 중 하나를 통해 흐르도록 지연 셀의 스위칭 트랜지스터들이 스위칭될 때, 지연 셀에서 대칭 부하들 중 하나에 걸쳐 강하되는 전압과 동일하다. 이러한 조건에서 지연 셀의 대칭 부하의 노드상의 전압은 지연 셀의 출력 신호의 전압의 하부 제한("스윙 하한 전압")이다. 이러한 하부 제한은 지연 셀로부터의 출력으로서 발진 신호의 스윙 하한 전압이다. 신규한 바이어스 제어 회로에서의 연산 증폭기는 루프의 지연 셀들의 스윙 하한을 설정하기 위하여 피드백 제어 루프에서 사용된다. 연산 증폭기는 복제 대칭 부하의 노드상의 전압을 원하는 기준 전압(VREF)과 비교한다. 연산 증폭기는 상기 노드상의 전압이 복제 대칭 부하의 유효 저항이 원하는 기준 전압 값(VREF)을 갖게 하는 저항이도록, 복제 레벨 시프트 회로에 공급되는 에러 제어 전압을 출력한다. 바이어스 제어 회로의 복제 레벨 시프트 회로는 지연 셀들에서 레벨 시프트 회로들에 대한 동일한 구성이기 때문에, 지연 셀들의 연산 증폭기로부터 레벨 시프팅 회로들로의 제어 전압의 공급은 지연 셀들의 출력 신호들의 스윙 하한 전압이 VREF로 고정되게 한다. 지연 셀들의 스윙 하한 전압의 설정은 발진 주파수의 증가의 함수로서 지연 셀들의 발진 출력 신호들의 진폭이 증가하는 것을 방지한다. 제1 바람직한 양상에서, 이러한 방식의 출력 신호 진폭의 고정은 ICO의 주파수 튜닝 범위를 증가시킨다. 제2 바람직한 양상에서, 출력 신호 진폭의 고정은 ICO의 출력 신호 주파수(FOSC) 관계에 대한 입력 제어 전류(ICTL)가 종래의 대칭 부하들을 수반하는 종래의 ICO들과 비교하여 실질적으로 선형적이게 한다.

전술한 것은 요약이고, 따라서 필요에 따라 세부사항의 간략화, 일반화, 및 생략을 수반한다; 그 결과, 본 기술분야의 당업자는 요약이 단지 예증적인 것이며, 어떠한 방식으로든 제한을 목적으로 하지 않는다는 것을 인지할 것이다. 다른 양상들에서, 청구항들에 의해 정의되는 바와 같은 본 명세서에 개시되는 디바이스들 및/또는 프로세스들의 신규한 특징들 및 장점들은 본 명세서에 설명되는 비제한적 상세한 설명에서 명백해질 것이다.

도 1(종래 기술)은 종래의 위상-고정 루프(PLL: Phase-Locked Loop)의 한 타입의 간략화된 도면이다.
도 2(종래 기술)는 도 1의 PLL 내에 전류 제어 오실레이터(ICO: Current Controlled Oscillator)의 간략화된 도면이다.
도 3(종래 기술)은 도 2의 ICO의 보다 상세한 도면이다.
도 4(종래 기술)는 보다 상세히 도 3의 지연 셀들 중 하나 및 바이어스 제어 회로를 예증하는 간략화된 도면이다.
도 5 및 6(종래 기술)은 지연 셀의 스위칭 트랜지스터들의 스위칭 사이클의 제1 및 제2 부분들 동안에 도 3의 지연 셀의 동작을 예증하는 도면들이다.
도 7(종래 기술)은 사이클들로서 지연 셀로부터의 출력 신호의 발진을 예증하는 간략화된 파형도이다.
도 8(종래 기술)은 도 2의 ICO들에서 지연 셀의 출력 신호의 전압 스윙이 입력 제어 전류(ICTL)의 함수로서 증가하는 방법 및 ICO의 발진 주파수가 ICTL의 함수로서 비-선형적 방식으로 변화하는 방법을 예증하는 챠트이다.
도 9는 신규한 일 양상에 따른 신규한 전류-제어 오실레이터(ICO)의 일 실시예의 간략화된 도면이다.
도 10은 도 9의 신규한 ICO의 지연 셀들 중 하나의 보다 상세한 도면이다.
도 11은 도 9의 신규한 ICO의 신규한 바이어스 제어 회로의 회로도이다.
도 12는 지연 셀의 종래의 대칭 부하의 간략화된 도면이다.
도 13은 도 12의 종래의 대칭 부하의 다이오드-연결 디바이스 및 전류 소스-연결 디바이스 모두에 대한 전류-대-전압 관계(I-V 곡선으로서 지칭됨)를 예증하는 도면이다.
도 14는 도 12의 종래이 대칭 부하에 대한 합성 I-V 곡선들을 예증하는 도면이다.
도 15는 도 10의 신규한 지연 셀의 신규한 대칭 부하의 간략화된 도면이다.
도 16은 도 15의 신규한 대칭 부하의 다이오드-연결 디바이스 및 전류 소스-연결 디바이스 모두에 대한 전류-대-전압 관계(I-V 곡선으로서 지칭됨)를 예증하는 챠트이다.
도 17은 도 15의 신규한 대칭 부하에 대한 합성 I-V 곡선들을 예증하는 챠트이다.
도 18은 도 15의 신규한 대칭 부하가 구현될 수 있는 하나의 방식의 보다 상세한 도면이다.
도 19는 종래의 대칭 부하의 유효 저항(REFF)를 예증하는 공식이다.
도 20은 종래의 대칭 부하들을 이용하는 종래의 ICO의 발진 주파수(FOSC)에 대한 입력 제어 전류(ICTL) 신호의 관계를 예증하는 도면이다.
도 21은 도 15 및 18의 신규한 대칭 부하의 유효 저항(REFF)을 정의하는 공식이다.
도 22는 신규한 대칭 부하 및 신규한 바이어스 제어 회로를 포함하는 도 9의 신규한 전류 제어 오실레이터(ICO)에서 입력 제어 전류(ICTL) 대 발진 주파수(FOSC)의 관계를 예증하는 도면이다.
도 23은 신규한 일 양상에 따른 방법(200)의 간략화된 흐름도이다.
도 24는 신규한 일 양상에 따른 방법(300)의 간략화된 흐름도이다.

도 9는 신규한 일 양상에 따른 전류-제어 오실레이터(ICO)(50)의 일 실시예의 간략화된 도면이다. ICO(50)는 예를 들어, 무선 수신기 또는 무선 전송기의 로컬 오실레이터 내에 위상-고정 루프(PLL: Phase-Locked Loop)에서의 사용을 볼 수 있다. ICO(50)는 바이어스 제어 회로(51), 링에 함께 연결되는 5개의 지연 셀 스테이지들(52-56), 및 VCO 버퍼(57)를 포함한다. 입력 도선(58)상에 수신되는 입력 제어 전류(ICTL)의 증가는 출력 도선(59)상의 출력 신호 LO의 발진 주파수(FOSC)에서의 대응하는 증가를 초래한다. 도 3의 종래 회로와 달리, 입력 제어 전류 대 출력 주파수 관계는 실질적으로 상대적으로 넓은 주파수 튜닝 범위에 걸쳐 선형적이다.

도 10은 도 9의 지연 셀(52)의 보다 상세한 도면이다. 모든 지연 셀들(52-56)은 동일한 구성이다. 지연 셀(52)은 제1 대칭 부하(60), 제2 대칭 부하(61), 테일 전류 소스 트랜지스터(62), 제1 스위칭 트랜지스터(63), 제2 스위칭 트랜지스터(64), 출력 캐패시터(65), 신규한 제1 레벨 시프트 회로(66), 및 신규한 제2 레벨 시프트 회로(67)를 포함한다. 각각의 대칭 부하는 다이오드-연결 트랜지스터 및 전류 소스-연결 트랜지스터를 포함한다. 본 명세서에서 사용될 때, 다이오드 연결 트랜지스터라는 용어는 자신의 게이트 및 함께 연결되는 드레인을 갖는 트랜지스터와 자신의 게이트와 드레인 사이에 연결되는 레벨 시프터를 갖는 트랜지스터 모두를 포함한다. 2개의 트랜지스터들은 대칭 부하가 2개의 노드들 사이에 유효 저항(REFF)를 제공하도록 공급 전압(VDD) 노드와 다른 노드 사이에 병렬로 함께 연결된다. 제1 대칭 부하(60)는 다이오드-연결 트랜지스터(68), 전류 소스-연결 트랜지스터(69), 및 신규한 레벨 시프트 회로(66)를 포함한다. 제2 대칭 부하는 다이오드-연결 트랜지스터(70), 전류 소스-연결 트랜지스터(71), 및 신규한 레벨 시프트 회로(67)를 포함한다. 테일 전류 소스 트랜지스터(62)는 테일 전류 소스 트랜지스터(62)가 노드(72)로부터 제어 전류(ICTL)을 풀링하도록 바이어스 전압 NBIAS에 의하여 바이어싱된다. 제1 및 제2 스위칭 트랜지스터들(63 및 64)은 제어 전류(ICTL)가 공급 전압(VDD) 노드로부터 제1 대칭 부하(60)를 통해 노드(72)로 흐르거나, 또는 공급 전압(VDD) 노드로부터 제2 대칭 부하(61)를 통해, 제2 스위칭 트랜지스터(64)를 통해 노드(72)로 흐르도록 조정하기 위해 제어된다. 지연 셀이 스위칭함에 따라, 제2 스위칭 트랜지스터(64)가 턴 오프될 때 제1 스위칭 트랜지스터(63)는 턴 온되고, 제1 스위칭 트랜지스터(63)가 턴 오프될 때 제2 스위칭 트랜지스터(64)는 턴 온되는 등의 방식으로 동작한다. 스위칭 트랜지스터들(63 및 64)의 스위칭은 입력 노드들(73 및 74)상의 차동 신호(VIP-VIN)에 의하여 제어된다. 지연 셀로부터의 출력 신호는 캐패시터(65)에 걸쳐 노드들(76 및 75) 사이에 존재한다. 출력 신호(VOP-VON)는 출력 도선들(78 및 77) 사이에 존재한다.

도 4의 종래의 지연 셀에서 지연 셀(52)은 대칭 부하들(60 및 61)의 유효 저항(REFF) 및 테일 전류 소스 트랜지스터(62)를 통해 흐르는 제어 전류(ICTL)의 크기에 의하여 주로 제어된다. 지연 셀(52)을 통한 신호 지연을 감소시키기 위하여, 제어 전류(ICTL)가 증가됨에 따라 바이어스 전압(PBIAS)는 감소한다. PBIAS의 감소는 트랜지스터들(69 및 71)상의 게이트-대-소스 전압(VGS)의 크기를 증가시키고, 이에 따라 대칭 부하들(60 및 61)의 유효 저항을 감소시키고, 이에 따라 지연 셀의 RC 시간 상수를 감소시키며, 이에 따라 지연 셀을 통한 신호 전파 지연을 감소시킨다.

신규한 레벨 시프트 회로(66)는 레벨 시프트 트랜지스터(79) 및 레벨 시프트 전류 소스 트랜지스터(80)를 포함한다. 트랜지스터(80)는 소스 팔로워이다. 유사하게, 신규한 레벨 시프트 회로(67)는 레벨 시프트 트랜지스터(81) 및 레벨 시프트 전류 소스 트랜지스터(82)를 포함한다. 트랜지스터(82)는 소스 팔로워이다. 이러한 2개의 레벨 시프트 회로들(66 및 67)의 동작은 하기에서 더욱 상세히 설명된다.

도 11은 도 9의 바이어스 제어 회로(51)의 회로도이다. 바이어스 제어 회로(51)는 입력 도선(58)상의 입력 제어 전류(ICTL)를 수신하고, 컨덕터(83)상의 PBIAS 제어 신호를 출력하고, 컨덕터(84)상의 NBIAS 제어 신호를 출력하며, 컨덕터(85)상의 신규한 스윙 하한 제어 신호(LSLCS)를 출력한다. 전류 제어된 전류 소스(86), N-채널 트랜지스터들(87 및 88)의 전류 미러(current mirror), 및 N-채널 트랜지스터(89) 및 P-채널 트랜지스터(90)는 도 4의 종래 회로의 바이어스 제어 회로(14)에 예증되는 소자들에 대응한다. 그러나 도 9의 신규한 바이어스 제어 회로(51)는 복제 회로(91)를 포함한다. 복제 회로(91)는 지연 셀의 대칭 부하(92 및 93)의 복제물 및 지연 셀의 스위칭 트랜지스터(94)의 복제물, 지연 셀의 테일 전류 소스 트랜지스터(95)의 복제물, 및 지연 셀의 레벨 시프트 회로의 트랜지스터들(96 및 97)의 복제물을 포함한다. 또한, 신규한 바이어스 제어 회로(51)는 예증되는 바와 같이 동작가능하게 연결되는 연산 증폭기(98)를 포함한다. 이러한 경우에 연산 증폭기(98)는 N-채널 입력들을 갖는 단일-스테이지 전류-미러 연산 증폭기이다. 도 11의 신규한 바이어스 제어 회로(51)는 종래의 바이어스 제어 회로(14)가 PBIAS 및 NBIAS 제어 전압 신호들을 생성하는 것과 유사한 방식으로 컨덕터들(83 및 84)상의 PBIAS 및 NBIAS 제어 전압 신호들을 생성한다.

연산 증폭기(98)는 복제 회로(91)를 구비하는 피드백 루프에 연결된다. 복제 회로(91)는 항상 온(on) 상태여서, N-채널 트랜지스터들(87 및 95)의 전류 미러로부터의 전류는 항상 복제 대칭 부하를 통해 풀링된다. 이것은 오실레이터가 발진할 때 트랜지스터들(92 및 93)의 드레인들에서의 전압이 지연 셀(52)의 출력 신호상의 하부 스윙 전압과 동일하다는 것을 의미한다. 이러한 전압은 연산 증폭기((8)의 반전 입력 도선상에 나타난다. 연산 증폭기(98)는 자신의 비-반전 입력 도선상의 기준 전압(VREF)을 수신하고, VREF와 반전 입력 도선상의 전압을 비교한다. VREF가 연산 증폭기(98)의 반전 입력 도선상의 전압과 상이하다면, 연산 증폭기(98)는 복제 대칭 부하에서의(트랜지스터들(92 및 93)의 드레인들상의) 전압이 VREF와 동일할 때까지 피드백 루프를 통해 복제 대칭 부하를 통한 전류를 조정한다. 도선(85)은 도 10에 예증되는 바와 같이 지연 셀(52)을 포함하는, 오실레이터의 각각의 지연 셀로 "스윙 하한 제어 신호"로서 이러한 전류 조정 신호를 제공한다.

도 12는 종래의 대칭 부하의 간략화된 도면이다. 종래의 대칭 부하는 다이오드-연결 구성으로서 본 명세서에 지칭되는 구성에 연결되는 제1 트랜지스터 및 전류 소스-연결 구성으로서 본 명세서에 지칭되는 구성에 연결되는 제2 트랜지스터를 포함한다.

도 13은 도 12의 종래의 대칭 부하의 전류 소스-연결 디바이스 및 다이오드-연결 디바이스 모두에 대한 전류-대-전압 관계(I-V 곡선으로서 지칭됨)를 예증하는 도면이다. 라인들 각각은 상이한 양의 드레인 전류에서의 트랜지스터 동작에 대응한다. 예를 들어, 라인(99)은 50μa의 드레인 전류에 대한 트랜지스터 동작을 개시하고; 라인(100)은 100μa의 드레인 전류에 대한 트랜지스터 동작을 개시하고; 라인(101)은 150μa의 드레인 전류에 대한 트랜지스터 동작을 개시하며; 라인(102)은 200μa의 드레인 전류에 대한 트랜지스터 동작을 개시한다. 도 13은 다이오드-연결 트랜지스터의 동작을 개시하는 라인(103)을 더 포함한다. 게이트-대-소스 전압 크기가 증가하고 임계 전압에 도달함에 따라, 트랜지스터는 턴온되어 다이오드의 I-V 곡선과 유사한 I-V 곡선을 신속하게 초래한다. 2개의 트랜지스터들이 병렬로 함께 연결되기 때문에, 하나의 트랜지스터의 소스와 드레인 사이의 전압은 다른 트랜지스터의 소스와 드레인 사이의 전압과 동일하다. ICTL이 전류 소스-연결 디바이스와 다이오드-연결 디바이스 사이에서 균일하게 분할된다면, 스윙 하한 전압은 I-V 곡선들의 교차지점에 대응한다. 4개의 그러한 교차점들(04, 105, 106, 및 107)은 도 13의 챠트에서 식별된다.

도 14는 도 13의 종래의 대칭 부하에 대한 합성 I-V 곡선들을 예증하는 도면이다. 주어진 ICTL에 대한 2개의 트랜지스터들 모두에 대한 I-V 곡선들은 도 14의 4개의 합성 곡선들(108, 109, 110 및 111)이 존재하도록 결합된다. 화살표(112)는 대칭 부하에 걸친 전압 강하를 나타내며, ΔVCTL은 ICTL이 변화할 때 제어 전압(VCTL)의 변화를 나타낸다. 공급 전압(VDD) 빼기 스윙 하한 전압 대 ICTL의 비율은 대칭 부하의 유효 저항의 표시로 고려된다. 도 13 및 14에서 (2개의 트랜지스터들의 소스와 드레인 사이에) 대칭 부하에 걸친 전압 강하는 대칭 부하를 통해 흐르는 전류량이 증가함에 따라 증가한다는 것을 유념하라. 도 14의 수평 차원에서, 예를 들어, 교차점들(113, 114, 115 및 116)은 항상 감소하는 전압들에서 발생한다. 지연 셀의 대칭 부하의 트랜지스터들의 소스들은 공급 전압(VDD) 노드에 연결되기 때문에, 대칭 부하 전류와 함께 대칭 부하들에 걸쳐 증가하는 전압 강하는 ICTL 양의 증가에 대하여 감소하는 도 4의 노드들(33 및 34)상의 스윙 하한 전압들을 초래한다. 모든 ICTL 전류가 2개의 대칭 부하들 중 하나를 통해 조정되고 대칭 부하의 트랜지스터들의 드레인들상에 전압이 자신의 최소치에 도달한 경우, 이러한 낮은 전압은 스윙 하한 전압이다. 지연 셀 동작이 영향을 받기 전에 스윙 하한 전압이 얼마나 낮게 될 수 있는지에 대한 실제적 제한이 존재한다. 스윙 하한 전압이 얼마나 낮아질 수 있는지는 지연 셀의 튜닝 범위 제한을 결정한다. 지연 셀은 더 넓은 튜닝 범위를 갖는 것이 바람직하다.

도 15는 신규한 일 양상에 따른 신규한 대칭 부하(117)의 도면이다. 단지 도 12의 종래 대칭 부하와 같은 신호 및 하나의 제어 입력 도선을 갖기보다는, 도 15의 신규한 대칭 부하(117)는 2개의 제어 입력 도선들(118 및 119) 및 2개의 제어 입력 신호들(120 및 121)을 갖는다. 레벨 시프트 회로(123)는 다이오드-연결 트랜지스터의 게이트-대-소스 전압 크기가 ICTL이 도 14의 I-V 곡선들에 표시되는 바와 같이 증가됨에 따라 제어 전압(VCTL)이 자신의 최대 설정으로부터 감소된 VCTL에서의 변화만큼(또는 ΔVDSAT와 동등하게) 증가되도록, 다이오드-연결 트랜지스터의 게이트 전압을 조정하고 제어한다.

도 16은 도 15의 신규한 대칭 부하(117)의 동작을 예증하는 챠트이다. 이제, 전류 소스-연결 트랜지스터의 각각의 I-V 곡선에 대하여, 다이오드-연결 트랜지스터에 대한 상이한 I-V 곡선이 존재한다. ICTL의 증가는 다이오드-연결 디바이스에 대한 I-V 곡선을 좌측으로 효율적으로 시프트시킨다. 이제 도 16에서 다이오드-연결 트랜지스터(124, 125, 126 및 127)에 대한 4개의 I-V 곡선들이 존재한다는 것을 유념하라. 레벨 시프트 회로의 동작으로 인하여, 제어 전류(ICTL)량의 증가 및 감소에도 불구하고, 신규한 대칭 부하에 걸친 전압 강하는 일정한 전압에서 유지된다. 일정한 전압 강하는 수직 점선(128)에 의하여 표현된다.

도 17은 도 15의 신규한 대칭 부하에 대한 합성 I-V 곡선들을 예증하는 챠트이다.

도 18은 도 15의 신규한 대칭 부하(117)의 보다 상세한 도면이다. 레벨 시프트 회로(123)는 제1 제로 임계치 전압 트랜지스터(ZVT: zero threshold voltage transistor)(129) 및 제2 레벨 시프트 전류 소스 트랜지스터(130)를 포함한다. 얼마나 많이 레벨 시프트 회로(123)가 다이오드-연결 트랜지스터(131)의 게이트 전압을 조정하는지는 스윙 하한 제어 신호(LSLCS)에 의하여 제어된다. 도 10의 지연 셀의 대칭 부하들(60 및 61) 및 도 11의 제어 회로의 복제 대칭 부하는 도 18에 예증되는 신규한 대칭 부하와 동일한 구성들이다.

도 19는 도 12의 종래 기술 대칭 부하들의 트랜지스터의 유효 저항(REFF)을 정의하는 공식이다. 유효 저항(REFF)은 입력 제어 전류(ICTL)의 함수이다. VT는 대칭 부하 트랜지스터들 중 어느 하나의 반전 임계 전압이다. VDSAT는 주어진 값의 ICTL에서 전류 소스 대칭 부하 트랜지스터의 포화 전압이다. VDSAT + VT는 도 13에 도시되는 바와 같이 부하 I-V 곡선이 대칭인 전압 범위를 정의한다. 주어진 ICTL에 대하여, 합성 대칭 부하에 대한 전류 스윙은 ICTL이고, 전압 스윙은 VDSAT + VT이다.

유효 저항(REFF)은 제어 전류(ICTL)에서의 증가들에 비례하여 감소하지 않는 것을 알 수 있다. 대신에, 유효 저항(REFF)은 대략 ICTL의 제곱근의 역에 대략적으로 비례한다. 지연 셀의 발진 주파수(FOSC)에서의 증가들을 달성하기 위하여, 점점 더 큰 ICTL의 값들이 유효 저항(REFF)을 더 낮추기 위해 요구된다. 추가로, 전압 스윙은 제어 전류(ICTL)와 함께 증가해, 지연 셀을 자신의 튜닝 범위 제한에 더 가깝게 한다.

도 20은 도 19의 공식에 의하여 정의되는 바와 같이 발진 주파수(FOSC)에 대한 제어 전류(ICTL)의 관계를 예증하는 도면이다. 종래 기술의 지연 셀에서 제어 전류(ICTL)의 함수로서 발진 주파수(FOSC)를 개시하는 라인(132)은 제어 전류(ICTL)의 증가된 값들에 대하여 점점 더 평탄해진다. ICTLMAX에서, 대응 스윙 하한 전압은 자신의 실제적 제한에 도달하고, 지연 셀에 의하여 달성될 수 있는 발진 주파수(FOSC)를 제한한다.

도 21은 신규한 대칭 부하의 유효 저항(REFF)을 개시하는 공식이다. 도 15의 레벨 시프트 회로(123)는 스윙 하한 전압을 일정하게 홀딩하기 때문에, 전압 스윙은 ICTL의 모든 값들에 대하여 일정하게 유지된다. 따라서, 도 19의 VDSAT + VT에 의하여 정의되는 전압 스윙 변수는 도 21의 공식의 일정한 전압 스윙에 의하여 교체된다. 따라서, 신규한 대칭 부하의 유효 저항(REFF)은 대략적으로 ICTL에 대하여 반비례한다.

도 22는 신규한 대칭 부하를 사용하는 전류 제어 오실레이터(ICO)의 제어 전류(ICTL) 대 발진 주파수(FOSC)의 관계를 예증하는 도면이다. 도 21에 도시되는 바와 같이, 신규한 대칭 부하의 유효 저항(REFF)은 제어 전류의 증가들과 비례하여 감소된다. 따라서, 발진 주파수(FOSC)는 라인(133)에 의하여 도시되는 바와 같이, 제어 전류(ICTL)에 대하여 선형적이고 비례적으로 증가한다. 라인(134)에 의하여 도시되는 전압 스윙은 실질적으로 일정하게 유지된다. 따라서, 도 9의 신규한 전류 제어 오실레이터(ICO)(50)의 튜닝 범위는 전압 스윙에 의하여 제한되지 않는다. 일 실시예에서: 1) 스윙 하한 전압은 300 퍼센트를 초과하는 FOSC 범위에 걸쳐 5 퍼센트 미만 만큼 변화하고, 2) FOSC는 300 퍼센트를 초과하는 FOSC 범위에 걸쳐 완전히 선형적인 발진 주파수 대 주파수 제어 입력 신호(ICTL) 관계로부터 10 퍼센트 미만으로 변화한다.

도 23은 신규한 일 양상에 따른 방법(200)의 간략화된 흐름도이다. 방법(200)에서, 대칭 부하의 노드상의 발진 신호의 스윙 제한 전압이 실질적으로 일정한 값을 갖기 위해 제어되도록 대칭 부하의 다이오드-연결 트랜지스터의 게이트-대-소스 전압이 제어된다(단계(201). 방법(200)의 일 실시예에서, 스윙 제한 전압은 도 10의 노드(75)상에 존재하는 발진 신호의 스윙 하한 전압이다.

도 24는 신규한 일 양상에 따른 방법(300)의 간략화된 흐름도이다. 방법(300)에서, 대칭 부하의 노드상의 발진 신호의 발진 주파수(FOSC)가 오실레이터 입력 주파수 제어 신호에 대하여 실질적으로 선형적 관계를 갖도록, 대칭 부하의 다이오드-연결 트랜지스터의 게이트-대-소스 전압이 제어된다(단계(301). 방법(300)의 일 실시예에서, 발진 신호는 도 10의 노드(75)상에 존재하는 반면, 오실레이터 주파수 제어 신호는 도 9의 ICO(50)의 입력 도선(58)상에 존재하는 입력 신호(ICTL)이다. ICTL과 FOSC 사이의 실질적으로 선형적인 관계가 도22에 예증된다.

본 명세서에 개시되는 기술들은 다양한 수단들에 의하여 구현될 수 있다. 예를 들어, 대칭 부하의 다이오드-연결 트랜지스터의 게이트 전압을 제어하기 위한 상기 개시되는 제어 기술들은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수 있다. 하드웨어 구현을 위해, 상기 기술들을 수행하는데 사용되는 프로세싱 유닛들은 하나 이상의 주문형 집적 회로(ASIC)들, 디지털 신호 프로세서(DSP)들, 디지털 신호 처리 장치(DSPD)들, 프로그래밍 가능 로직 장치(PLD)들, 필드 프로그래밍 가능 게이트 어레이(FPGA)들, 프로세서들, 제어기들, 마이크로제어기들, 마이크로프로세서들, 전자 디바이스들, 여기서 설명하는 기능들을 수행하도록 설계된 다른 전자 유닛들, 컴퓨터, 또는 이들의 조합 내에 구현될 수 있다. 펌웨어 및/또는 소프트웨어 구현을 위해, 기술들은 본 명세서에서 설명하는 기술들을 수행하는 코드들(예를 들어, 프로그램들, 루틴들, 프로시저들, 모듈들, 함수들, 명령들 등)으로 구현될 수 있다. 일반적으로, 펌웨어 및/또는 소프트웨어 코드들을 실질적으로 구체화하는 임의의 기계-판독가능 매체는 본 명세서에 개시되는 방법들을 구현하는데 사용될 수 있다. 예를 들어, 펌웨어/소프트웨어 코드는 메모리에 저장될 수 있으며 프로세서에 의해 실행될 수 있다. 메모리는 프로세서 내에 구현될 수 있거나, 또는 프로세서 외부에 있을 수 있다. 펌웨어 및/또는 소프트웨어 코드는 또한 랜덤 액세스 메모리(RAM), 리드-온리 메모리(ROM), 비휘발성 랜덤 액세스 메모리(NVRAM), 프로그램가능 리드-온리 메모리(PROM), 전기적 소거가능 PROM(EEPROM), FLASH 메모리, 플로피 디스크, 컴팩트 디스크(CD), DVD(Digital Versatile Disc), 자기 또는 광학적 데이터 저장 소자 등과 같은 컴퓨터-프로세서-판독가능 매체에 저장될 수 있다. 코드는 하나 이상의 컴퓨터들/프로세서들에 의하여 실행가능할 수 있으며, 컴퓨터/프로세서(들)로 하여금 본 명세서에 개시되는 기능의 특정 양상들을 수행하게 할 수 있다.

특정 실시예들이 교육을 목적으로 상기 설명되나, 본 특허 문서의 교지들은 보편적 적용성을 가지며 상기 개시되는 특정 실시예들로 제한되지 않는다. 도 11의 제어 회로에 의하여 제어되는 바와 같은 도 10의 지연 셀은 예를 들어 지연 셀로서 일반적으로 이용되고, 오실레이터들에서를 제외한 애플리케이션들에서 사용되는 것을 볼 수 있다. 또한, 도 10 및 11에 예증되는 특정 실시예가 아닌 대칭 부하의 다이오드-연결 트랜지스터의 게이트-대-소스 전압을 제어하고 조정하는 다양한 방법들이 가능하다. 예를 들어, ZVT(zero throshold voltage) 트랜지스터의 크기는 자신의 게이트-대-소스 전압이 제어 전류(ICTL)가 변화할 때 부하 P-채널트랜지스터와 동일한 양만큼 변화하도록 크기 설정된다. 도 10 및 18에서 상기 예증된 특정 회로를 제외한 제어가능 레벨 시프팅 디바이스를 구현하는 방식들이 가능하다. 도 10 및 18의 특정 레벨 시프팅 회로는 적절한 회로의 일 실시예로서 상기 진술된다. 따라서, 개시된 특정 실시예들의 다양한 피쳐들의 다양한 변형들, 적응들, 및 조합들이 하기에 진술되는 청구항들의 범위를 벗어나지 않고 실행될 수 있다.

Claims

오실레이터로서,
전류 소스-연결 트랜지스터, 다이오드-연결 트랜지스터 및 레벨 시프트(level shift) 회로를 포함하는 제1 대칭 부하 ― 상기 전류 소스-연결 트랜지스터의 드레인은 상기 다이오드-연결 트랜지스터의 드레인에 연결됨 ― 를 포함하는 지연 셀(delay cell); 및
상기 레벨 시프트 회로가 상기 다이오드-연결 트랜지스터의 게이트 전압을 조정하도록 상기 레벨 시프트 회로를 제어하는 제어 회로 ― 상기 게이트 전압의 조정은 오실레이터의 발진 주파수가 변화함에 따라 상기 지연 셀의 출력 신호의 스윙 하한(lower swing limit)이 실질적으로 일정하게 함 ―
를 포함하는, 오실레이터.
제1항에 있어서,
상기 스윙 하한은 300 퍼센트를 초과하는 발진 주파수 범위에 걸쳐 5 퍼센트 미만만큼 변화하는, 오실레이터.
제1항에 있어서,
상기 제어 회로는 주파수 제어 입력 신호를 수신하고, 상기 주파수 제어 입력 신호에 대한 변화들은 상기 오실레이터의 상기 발진 주파수의 대응하는 변화들에 관하여 실질적으로 선형적 관계를 가지며, 상기 발진 주파수는 300 퍼센트를 초과하는 발진 주파수 범위에 걸친 주파수 제어 입력 신호 관계에 대하여 완전히 선형적 발진 주파수로부터 10 퍼센트 미만으로 변화하는, 오실레이터.
제1항에 있어서,
상기 지연 셀은 제2 대칭 부하를 더 포함하며, 상기 제2 대칭 부하는 전류 소스-연결 트랜지스터, 다이오드-연결 트랜지스터, 및 레벨 시프트 회로를 포함하고, 상기 제2 대칭 부하의 상기 전류 소스-연결 트랜지스터의 드레인은 상기 제2 대칭 부하의 상기 다이오드-연결 트랜지스터의 드레인에 연결되고, 상기 제어 회로는 상기 제2 대칭 부하의 상기 레벨 시프트 회로를 제어하는, 오실레이터.
제4항에 있어서,
상기 지연 셀은 테일(tail) 전류 소스 트랜지스터를 더 포함하고, 상기 제어 회로는 상기 제1 대칭 부하의 상기 전류 소스-연결 트랜지스터의 게이트에 그리고 상기 제2 대칭 부하의 상기 전류 소스-연결 트랜지스터의 게이트에 제1 바이어스 신호를 공급하며, 상기 제어 회로는 상기 테일 전류 소스 트랜지스터의 게이트에 제2 바이어스 신호를 공급하는, 오실레이터.
제5항에 있어서,
상기 지연 셀은 제1 스위칭 트랜지스터 및 제2 스위칭 트랜지스터를 더 포함하고, 상기 제1 스위칭 트랜지스터는 상기 제1 대칭 부하에 연결되는 드레인 및 상기 테일 전류 소스 트랜지스터에 연결되는 소스를 가지며, 상기 제2 스위칭 트랜지스터는 상기 제2 대칭 부하에 연결되는 드레인 및 상기 테일 전류 소스 트랜지스터에 연결되는 소스를 가지고, 상기 제1 스위칭 트랜지스터의 게이트는 상기 지연 셀의 제1 입력 노드이고 상기 제1 스위칭 트래지스터의 상기 드레인은 상기 지연 셀의 제1 출력 노드이며, 상기 제2 스위칭 트랜지스터의 게이트는 상기 지연 셀의 제2 입력 노드이고, 상기 제2 스위칭 트랜지스터의 상기 드레인은 상기 지연 셀의 제2 출력 노드인, 오실레이터.
제1항에 있어서,
상기 레벨 시프트 회로는 게이트, 소스, 및 드레인을 갖는 제1 트랜지스터를 포함하며, 상기 제1 트랜지스터의 상기 게이트는 상기 전류 소스-연결 트랜지스터의 상기 드레인 및 상기 다이오드-연결 트랜지스터의 상기 드레인에 연결되고, 상기 제1 트랜지스터의 상기 드레인은 공급 전압 노드에 연결되고, 상기 제1 트랜지스터의 상기 소스는 상기 다이오드-연결 트랜지스터의 게이트에 연결되는, 오실레이터.
제7항에 있어서,
상기 제1 트랜지스터는 약 0 볼트의 임계 전압을 갖는, 오실레이터.
제7항에 있어서,
상기 레벨 시프트 회로는 게이트, 소스, 및 드레인을 갖는 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터의 상기 드레인은 상기 레벨 시프트 회로의 상기 제1 트랜지스터의 상기 소스에 연결되며, 상기 레벨 시프트 회로의 상기 제2 트랜지스터의 상기 소스는 접지 노드에 연결되고, 상기 제2 트래지스터의 상기 게이트는 상기 제어 회로로부터 스윙 하한 제어 신호(LSLCS: lower swing limit control signal)를 수신하기 위하여 연결되는, 오실레이터.
제1항에 있어서, 상기 제어 회로는,
복제(replica) 대칭 부하 ― 상기 복제 대칭 부하는 전류 소스-연결 트랜지스터, 다이오드-연결 트랜지스터, 및 레벨 시프트 회로를 포함하며, 상기 복제 대칭 부하의 상기 전류 소스-연결 트랜지스터의 드레인은 상기 복제 대칭 부하의 상기 다이오드-연결 트랜지스터의 드레인에 연결됨 ― ; 및
제1 입력 노드, 제2 입력 노드, 및 출력 노드를 갖는 피드백 제어 회로 ― 상기 제1 입력 노드는 상기 복제 대칭 부하의 상기 전류 소스-연결 트랜지스터의 상기 드레인 및 상기 복제 대칭 부하의 상기 다이오드-연결 트랜지스터의 상기 드레인에 연결되고, 상기 출력 노드는 상기 복제 대칭 부하의 상기 레벨 시프트 회로 및 상기 지연 셀의 상기 제1 대칭 부하의 상기 레벨 시프트 회로에 연결됨 ―
를 포함하는, 오실레이터.
제10항에 있어서,
상기 피드백 제어 회로는 차동 증폭기이며, 상기 피드백 제어 회로의 상기 제2 입력 노드는 기준 전압을 수신하기 위하여 연결되는, 오실레이터.
제1항에 있어서,
상기 지연 셀은 다수의 실질적으로 동일한 지연 셀들 중 하나이며, 상기 다수의 실질적으로 동일한 지연 셀들의 지연 셀들은 링(ring)으로 함께 연결되는, 오실레이터.
대칭 부하 회로로서,
공급 전압 노드;
게이트, 소스, 및 드레인을 갖는 전류 소스-연결 트랜지스터 ― 상기 전류 소스-연결 트랜지스터의 소스는 상기 공급 전압 노드에 연결됨 ― ;
게이트, 상기 전류 소스-연결 트랜지스터의 상기 소스에 연결되는 소스, 및 상기 전류 소스-연결 트랜지스터의 상기 드레인에 연결되는 드레인을 갖는 다이오드-연결 트랜지스터; 및
상기 다이오드-연결 트랜지스터의 게이트-대-소스 전압(VGS: gate-to-source voltage)을 조정하는 레벨 시프트 회로
를 포함하는, 대칭 부하 회로.
제13항에 있어서,
상기 레벨 시프트 회로는 게이트, 소스, 및 드레인을 갖는 트랜지스터를 포함하고, 상기 레벨 시프트 회로의 상기 트랜지스터의 상기 게이트는 상기 전류 소스-연결 트랜지스터의 상기 드레인 및 상기 다이오드-연결 트랜지스터의 상기 드레인에 연결되며, 상기 레벨 시프트 회로의 상기 트랜지스터의 상기 소스는 상기 다이오드-연결 트랜지스터의 상기 게이트에 연결되는, 대칭 부하 회로.
제13항에 있어서,
상기 대칭 부하 회로는 다수의 스테이지들을 갖는 오실레이터의 일부이고, 상기 다이오드-연결 트랜지스터의 상기 드레인 및 상기 전류 소스-연결 트랜지스터의 드레인에 연결되는 노드는 상기 스테이지들 중 하나의 출력 노드인, 대칭 부하 회로.
제13항에 있어서,
상기 대칭 부하 회로는 상기 공급 전압 노드와 상기 전류 소스-연결 트랜지스터의 상기 드레인 사이에 유효 저항을 갖고, 상기 전류 소스-연결 트랜지스터의 상기 게이트상의 제어 신호는 상기 유효 저항을 변화시키기 위하여 변화되는, 대칭 부하 회로.1
오실레이터로서,
대칭 부하의 전류 소스-연결 트랜지스터;
상기 대칭 부하의 다이오드-연결 트랜지스터 ― 상기 전류 소스-연결 트랜지스터의 드레인은 상기 다이오드-연결 트랜지스터의 드레인에 연결됨 ― ; 및
상기 오실레이터의 발진 주파수가 변화함에 따라 상기 오실레이터의 발진 신호의 스윙 하한이 실질적으로 일정하게 유지되도록 상기 다이오드-연결 트랜지스터의 게이트 전압을 조정하기 위한 수단
을 포함하는, 오실레이터.
제17항에 있어서,
상기 수단은 상기 다이오드-연결 트래지스터의 상기 게이트 전압을 조정하기 위한 것 이외에 또한 제1 제어 신호 및 제2 제어 신호를 출력하기 위한 것이며, 상기 제1 제어 신호는 상기 대칭 부하의 상기 전류 소스-연결 트랜지스터의 게이트에 공급되고, 상기 제2 제어 신호는 테일 전류 소스 트랜지스터에 공급되고, 상기 대칭 부하 및 상기 테일 전류 소스 트랜지스터는 상기 오실레이터의 지연 셀의 일부분들인, 오실레이터.
제17항에 있어서,
상기 수단은 상기 전류 소스-연결 트랜지스터의 상기 드레인 및 상기 다이오드-연결 트랜지스터의 상기 드레인에 연결되는 게이트를 갖고, 또한 상기 대칭 부하의 상기 다이오드-연결 트랜지스터의 게이트에 연결되는 소스를 가지는, 오실레이터.
제17항에 있어서,
상기 수단은 상기 대칭 부하의 일부분인, 오실레이터.
제17항에 있어서,
상기 수단은 상기 대칭 부하의 일부분이 아닌 피드백 제어 루프를 포함하는, 오실레이터.
방법으로서,
(a) 제1 대칭 부하의 노드상의 발진 신호의 스윙 제한 전압이 실질적으로 일정한 값을 갖도록 제어하기 위해 상기 제1 대칭 부하의 다이오드-연결 트랜지스터의 게이트-대-소스 전압을 제어하는 단계를 포함하며, 상기 제1 대칭 부하는 전류 소스-연결 트랜지스터를 포함하고, 상기 다이오드-연결 트랜지스터의 소스는 상기 전류 소스-연결 트랜지스터의 소스에 연결되고, 상기 다이오드-연결 트랜지스터의 드레인은 상기 전류 소스-연결 트랜지스터의 드레인에 연결되는, 방법.
제22항에 있어서,
상기 스윙 제한 전압은 300 퍼센트를 초과하는 상기 발진 신호의 발진 주파수 범위에 걸쳐 5 퍼센트 미만만큼 변화하는, 방법.
제22항에 있어서,
(b) 피드백 제어 루프를 사용하여 제어 신호를 생성하는 단계; 및
(c) 레벨 시프트 회로가 상기 단계 (a)의 상기 게이트-대-소스 전압을 제어하도록 상기 레벨 시프트 회로에 상기 제어 신호를 공급하는 단계
를 더 포함하는, 방법.
제22항에 있어서,
상기 제1 대칭 부하, 제2 대칭 부하, 제1 스위칭 트랜지스터, 제2 스위칭 트랜지스터, 및 테일 전류 소스 트랜지스터는 지연 셀의 일부분들이며, 상기 제1 스위칭 트랜지스터의 드레인은 상기 제1 대칭 부하에 연결되고, 상기 제1 스위칭 트랜지스터의 소스는 상기 테일 전류 소스 트랜지스터에 연결되고, 상기 제2 스위칭 트랜지스터의 드레인은 상기 제2 대칭 부하에 연결되고, 상기 제2 스위칭 트랜지스터의 소스는 상기 테일 전류 소스 트랜지스터에 연결되는, 방법.
제25항에 있어서,
(b) 상기 제2 대칭 부하의 노드상의 발진 신호의 스윙 제한 전압이 실질적으로 일정한 값을 갖도록 제어하기 위해 상기 제2 대칭 부하의 다이오드-연결 트랜지스터의 게이트-대-소스 전압을 제어하는 단계
를 더 포함하는, 방법.
방법으로서,
오실레이터상에서 주파수 제어 입력 신호를 수신하는 단계 ― 상기 주파수 제어 입력 신호의 변화는 상기 오실레이터의 발진 신호의 발진 주파수의 대응하는 변화를 야기하고, 상기 발진 신호는 상기 오실레이터의 지연 셀의 대칭 부하의 노드상에 존재함 ― ; 및
상기 발진 신호의 상기 발진 주파수가 300 퍼센트를 초과하는 발진 주파수 범위에 걸쳐 주파수 제어 입력 신호 관계에 대하여 완전히 선형인 발진 주파수로부터 10 퍼센트 미만으로 변화하도록 상기 대칭 부하의 다이오드-연결 트랜지스터의 게이트-대-소스 전압을 제어하는 단계
를 포함하는, 방법.