JP5461587B2 - 対称性負荷遅延セル発振器(symmetricloaddelaycelloscillator) - Google Patents
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Description
Claims (27)
- 発振器であって、
電流ソース接続されたトランジスタ(current source-connected transistor)、ダイオード接続されたトランジスタ、及びレベルシフト回路を備え、前記電流ソース接続されたトランジスタのドレインが、ダイオード接続されたトランジスタ(diode-connected transistor)のドレインに結合された第1対称性負荷(symmetric load)を備える遅延セルと、
前記ダイオード接続されたトランジスタのゲート電圧を前記レベルシフト回路が調整するように、前記レベルシフト回路を制御する制御回路と
を備え、前記ゲート電圧の調整により、前記発振器の発振周波数の変化に対して、前記遅延セルの出力信号のスイングの下限を実質的に一定とする、発振器。 - 300%を超える発振周波数レンジにわたって、前記スイングの下限の変動は5%未満である、請求項1の発振器。
- 前記制御回路は周波数制御入力信号を受信し、
前記周波数制御入力信号に対する変化は、前記発振器の前記発振周波数における対応する変化に対して実質的に線形であり、
300%を超える発振周波数レンジにわたって、周波数制御入力信号に対する発振周波数の完全な線形の関係からの前記発振周波数の変動は10%未満である、請求項1の発振器。 - 前記遅延セルは第2対称性負荷を更に備え、
前記第2対称性負荷は、電流ソース接続されたトランジスタ、ダイオード接続されたトランジスタ、及びレベルシフト回路を含み、
前記第2対称性負荷の前記電流ソース接続されたトランジスタのドレインは、前記第2対称性負荷の前記ダイオード接続されたトランジスタのドレインに結合され、
前記制御回路は、前記第2対称性負荷の前記レベルシフト回路を制御する、請求項1の発振器。 - 前記遅延セルはテール電流ソーストランジスタ(tail current source transistor)を更に備え、
前記制御回路は、第1バイアス信号を、前記第1対称性負荷の前記電流ソース接続されたトランジスタのゲート、及び前記第2対称性負荷の前記電流ソース接続されたトランジスタのゲートに供給し、
前記制御回路は、第2バイアス信号を、前記テール電流ソーストランジスタのゲートに供給する、請求項4の発振器。 - 前記遅延セルは、第1スイッチングトランジスタ及び第2スイッチングトランジスタを更に備え、
前記第1スイッチングトランジスタは、前記第1対称性負荷に結合されたドレインを有し、前記テール電流ソーストランジスタに結合されたソースを有し、
前記第2スイッチングトランジスタは、前記第2対称性負荷に結合されたドレインを有し、前記テール電流ソーストランジスタに結合されたソースを有し、
前記第1スイッチングトランジスタのゲートは、前記遅延セルの第1入力ノードであり、前記第1スイッチングトランジスタの前記ドレインは、前記遅延セルの第1出力ノードであり、
前記第2スイッチングトランジスタのゲートは、前記遅延セルの第2入力ノードであり、前記第2スイッチングトランジスタの前記ドレインは、前記遅延セルの第2出力ノードである、請求項5の発振器。 - 前記レベルシフト回路は、ゲート、ソース、及びドレインを有する第1トランジスタを備え、
前記第1トランジスタの前記ゲートは、前記電流ソース接続されたトランジスタの前記ドレインと、前記ダイオード接続されたトランジスタの前記ドレインとに結合され、
前記第1トランジスタの前記ドレインは、電源電圧ノードに結合され、
前記第1トランジスタの前記ソースは、前記ダイオード接続されたトランジスタのゲートに結合される、請求項1の発振器。 - 前記第1トランジスタは、ほぼゼロボルトの閾値電圧を有する、請求項7の発振器。
- 前記レベルシフト回路は、ゲート、ソース、及びドレインを有する第2トランジスタを更に備え、
前記第2トランジスタの前記ドレインは、前記レベルシフト回路の前記第1トランジスタの前記ソースに結合され、
前記レベルシフト回路の前記第2トランジスタの前記ソースは、接地ノードに結合され、
前記第2トランジスタの前記ゲートは、前記制御回路からスイング下限制御信号(LSLCS:lower swing limit control signal)を受信するように結合される、請求項7の発振器。 - 前記制御回路は、
電流ソース接続されたトランジスタ、ダイオード接続されたトランジスタ、及びレベルシフト回路を含むレプリカ対称性負荷であって、該レプリカ対称性負荷の前記電流ソース接続されたトランジスタのドレインが、該レプリカ対称性負荷の前記ダイオード接続されたドレインに結合された前記レプリカ対称性負荷と、
第1入力ノード、第2入力ノード、及び出力ノードを有するフィードバック制御回路であって、前記第1入力ノードが、前記レプリカ対称性負荷の前記電流ソース接続されたトランジスタの前記ドレインと、前記レプリカ対称性負荷の前記ダイオード接続されたトランジスタの前記ドレインとに結合され、前記出力ノードが、前記レプリカ対称性負荷の前記レベルシフト回路と、前記遅延セルの前記第1対称性負荷の前記レベルシフト回路とに結合された前記フィードバック制御回路と
を備える請求項1の発振器。 - 前記フィードバック制御回路は差動増幅器であり、
前記フィードバック制御回路の前記第2入力ノードは参照電圧を受信するように結合される、請求項10の発振器。 - 前記遅延セルは、複数の実質的に同一の遅延セルの一つであり、
前記複数の実質的に同一の遅延セルは、互いにリング結合されている、請求項1の発振器。 - 電源電圧ノードと、
ゲート、ソース、及びドレインを有し、前記ソースが前記電源電圧ノードに結合された電流ソース接続されたトランジスタ(current source-connected transistor)と、
ゲート、前記電流ソース接続されたトランジスタの前記ソースに結合されたソース、及び前記電流ソース接続されたトランジスタの前記ドレインに結合されたドレインを有するダイオード接続されたトランジスタ(diode-connected transistor)と、
前記ダイオード接続されたトランジスタのゲート・ソース間電圧(VGS)を調整するレベルシフト回路と
を備える対称性負荷回路(symmetric load circuit)。 - 前記レベルシフト回路は、ゲート、ソース、及びドレインを有するトランジスタを含み、
前記レベルシフト回路の前記トランジスタの前記ゲートは、前記電流ソース接続されたトランジスタの前記ドレイン、及び前記ダイオード接続されたトランジスタの前記ドレインに結合され、
前記レベルシフト回路の前記トランジスタの前記ソースは、前記ダイオード接続されたトランジスタの前記ゲートに結合される、請求項13の対称性負荷回路。 - 前記対称性負荷回路は、複数のステージを有する発振器の一部であり、
前記ダイオード接続されたトランジスタの前記ドレイン及び前記電流ソース接続されたトランジスタの前記ドレインに結合されたノードは、前記ステージのいずれかの出力ノードである、請求項13の対称性負荷回路。 - 前記対称性負荷回路は、前記電源電圧ノードと前記電流ソース接続されたトランジスタの前記ドレインとの間に実効的な抵抗(effective resistance)を有し、
前記電流ソース接続されたトランジスタの前記ゲートの制御信号は、前記実効的な抵抗を変化させるために変化される、請求項13の対称性負荷回路。 - 発振器であって、
対称性負荷(symmetric load)の電流ソース接続されたトランジスタ(current source-connected transistor)と、
ドレインが、前記電流ソース接続されたトランジスタのドレインに結合された、前記対称性負荷のダイオード接続されたトランジスタ(diode-connected transistor)と、
前記発振器の発振周波数の変化に対して前記発振器の発振信号のスイング下限が実質的に一定を維持するように、前記ダイオード接続されたトランジスタのゲート電圧を調整する手段と
を備える発振器。 - 前記手段は、前記ダイオード接続されたトランジスタの前記ゲート電圧を調整することに加えて、第1制御信号及び第2制御信号を出力し、
前記第1制御信号は、前記対称性負荷の前記電流ソース接続されたトランジスタのゲートに与えられ、
前記第2制御信号は、テール電流ソーストランジスタ(tail current source transistor)に与えられ、
前記対称性負荷及び前記テール電流ソーストランジスタは、前記発振器の遅延セルの一部である、請求項17の発振器。 - 前記手段は、前記電流ソース接続されたトランジスタの前記ドレイン及び前記ダイオード接続されたトランジスタの前記ドレインに結合されたゲートを有するトランジスタを含み、更に前記対称性負荷の前記ダイオード接続されたトランジスタのゲートに結合されたソースを有する、請求項17の発振器。
- 前記手段は、前記対称性負荷の一部である、請求項17の発振器。
- 前記手段は、前記対称性負荷の一部ではないフィードバック制御ループを含む、請求項17の発振器。
- (a)第1対称性負荷(symmetric load)のダイオード接続されたトランジスタ(diode-connected transistor)のゲート・ソース間電圧を、前記第1対称性負荷のノードの発振信号のスイング限界電圧(swing limit voltage)が実質的に一定値を有するように制御されるように、制御すること
を備え、前記第1対称性負荷は、電流ソース接続されたトランジスタ(current source-connected transistor)を含み、
前記ダイオード接続されたトランジスタのソースは、前記電流ソース接続されたトランジスタのソースに結合され、
前記ダイオード接続されたトランジスタのドレインは、前記電流ソース接続されたトランジスタのドレインに結合される方法。 - 300%を超える前記発振信号の発振周波数レンジにわたって、前記スイング限界電圧の変動は5%未満である、請求項22の方法。
- (b)フィードバック制御ループを用いて制御信号を生成することと、
(c)レベルシフト回路に、該レベルシフト回路が(a)における前記ゲート・ソース間電圧を制御するように、前記制御信号を供給することと
を更に備える請求項22の方法。 - 前記第1対称性負荷、第2対称性負荷、第1スイッチングトランジスタ、第2スイッチングトランジスタ、及びテール電流ソーストランジスタ(tail current source transistor)が遅延セルの一部であり、
前記第1スイッチングトランジスタのドレインは前記第1対称性負荷に結合され、
前記第1スイッチングトランジスタのソースは前記テール電流ソーストランジスタに結合され、
前記第2スイッチングトランジスタのドレインは前記第2対称性負荷に結合され、
前記第2スイッチングトランジスタのソースは前記テール電流ソーストランジスタに結合される、請求項22の方法。 - (b)前記第2対称性負荷のダイオード接続されたトランジスタのゲート・ソース間電圧を、該第2対称性負荷のノードの発振信号のスイング限界電圧が実質的に一定値を有するように制御されるように、制御すること
を更に備える請求項25の方法。 - 発振器への周波数制御入力信号を受信すること
を備え、前記周波数制御入力信号の変化は、対応する変化を前記発振器の発振信号の発振周波数にもたらし、前記発振信号は、前記発振器の遅延セルの対称性負荷(symmetric load)のノード上に生じ、
更に、300%を超える発振周波数レンジにわたって、周波数制御入力信号に対する前記発振信号の発振周波数の完全な線形の関係からの前記発振信号の前記発振周波数の変動が10%未満であるように、前記対称性負荷のダイオード接続されたトランジスタ(diode-connected transistor)のゲート・ソース間電圧を制御すること
を備える方法。
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