KR101566417B1 - 전압제어 발진기, 위상 고정 루프 회로, 클럭 생성기 및 에이치디엠아이 송신기의 파이 - Google Patents

전압제어 발진기, 위상 고정 루프 회로, 클럭 생성기 및 에이치디엠아이 송신기의 파이 Download PDF

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Abstract

위상고정루프 회로는 위상 주파수 검출기, 제1 신호 경로, 제2 신호 경로 및 전압 제어 발진기를 포함한다. 위상/주파수 검출기는 기준 신호와 출력 신호 사이의 위상차 및 주파수차에 기초하여 업/다운 신호를 발생한다. 제1 신호 경로는 상기 업/다운 신호에 비례하는 제1 발진 제어 신호를 제공한다. 제2 신호 경로는 상기 업/다운 신호의 적분 함수로 나타나는 제2 발진 제어 신호를 제공한다. 전압 제어 발진기는 제1 발진 제어 신호와 제2 발진 제어 신호를 독립적으로 수신하여 제1 발진 제어 신호와 제2 발진 제어 신호의 일정한 조합으로 나타나는 조정 전압 신호에 응답하여 주파수가 변화하는 출력 신호를 발생시킨다.

Description

전압제어 발진기, 위상 고정 루프 회로, 클럭 생성기 및 에이치디엠아이 송신기의 파이{voltage controlled oscillator, PLL circuit, clock generator and HDMI TX PHY}
본 발명은 멀티미디어 시스템에 관한 것으로, 보다 상세하게는 멀티미디어 시스템에 사용되는 클럭 발생기에 관한 것이다.
최근 멀티미디어 시스템(이하 시스템)은 점점 고속화되고 있으며 시스템의 고속화를 위하여 데이터 처리 속도가 빨라지고 있다. 이처럼 데이터의 처리 속도를 빠르게 하기 위하여는 고속으로 동작하는 클럭 신호가 필요하다.
또한 이러한 클럭 발생기를 제조하는 공정의 최소선폭이 감소할수록 공급 전압은 낮아지게 되어 클럭 발생기에 포함되는 전압제어 발진기(Voltage-Controlled Oscillator: 이하 VCO)의 게인이 높은 값을 갖게 되고, VCO의 게인이 증가할수록 지터(jitter) 특성은 열화된다.
이에 따라, 본 발명의 일 목적은 지터 특성을 개선하고 서플라이 노이즈를 감소시킬 수 있는 전압 제어 발진기와 이를 포함하는 위상 고정 루프 회로를 제공하는데 있다.
본 발명의 일 목적은 상기 위상 고정 루프 회로를 포함하는 클럭 생성기를 제공하는데 있다.
본 발명의 일 목적은 상기 클럭 생성기를 포함하는 HDMI 송신기의 파이(PHY)를 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전압 제어 발진기는 전압 레귤레이터 및 지연부를 포함한다. 상기 전압 레귤레이터는 제1 발진 제어 신호와 제2 발진 제어 신호를 독립적으로 수신하고, 상기 제1 발진 제어 신호와 상기 제2 발진 제어 신호의 일정한 비율의 조합으로 나타나는 조정 전압 신호를 제공하며, 상기 조정 전압 신호를 피드백 받는다. 상기 지연부는 상기 조정 전압 신호에 응답하여 주파수가 변화하는 출력 신호를 생성한다.
실시예에 있어서, 상기 전압 레귤레이터는 상기 제1 발진제어신호와 상기 제2 발진 제어 신호 및 상기 조정 전압 신호에 기초하여 전압 제어 신호를 제공하는 증폭기 및 전원 전압에 연결되고 상기 전압 제어 신호에 응답하여 상기 조정 전압 신호를 제공하는 트랜지스터를 포함할 수 있다. 상기 증폭기는 전류 미러부, 제1 입력단 및 제2 입력단을 포함할 수 있다. 상기 전류 미러부는 상기 전원 전압에 연결되고 제1 피모스 트랜지스터와 제2 피모스 트랜지스터를 포함한다. 상기 제1 입력단은 상기 전류 미러부와 제1 노드 및 제2 노드에서 연결되고, 상기 제1 발진 제 어 신호, 상기 조정 전압 신호 및 바이어스 전압을 수신하여 상기 제1 발진제어 신호의 상기 조정 전압 신호에 대한 제1 기여분을 조절한다. 상기 제2 입력단은 상기 전류 미러부와 상기 제1 노드 및 상기 제2 노드에서 연결되고, 상기 제2 발진 제어 신호, 상기 조정 전압 신호 및 상기 바이어스 전압을 수신하여 상기 제2 발진 제어 신호의 상기 조정 전압 신호에 대한 제2 기여분을 조절하는 제2 입력단을 포함하고, 상기 제1 노드에서 상기 전압 제어 신호가 제공한다.
여기서 상기 제1 입력단은 상기 제1 노드에 드레인이 연결되고, 상기 제1 발진 제어 신호를 게이트로 인가받는 제1 엔모스 트랜지스터, 상기 제2 노드에 드레인이 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 제2 엔모스 트랜지스터 및 제1 공통 노드에서 상기 제1 엔모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 소스에 공통으로 연결되고 게이트로 인가되는 상기 바이어스 전압에 응답하여 제1 크기의 제1 바이어스 전류를 상기 제1 공통 노드에 제공하는 제3 엔모스 트랜지스터로 구성되는 제1 전류원을 포함할 수 있다. 또한 상기 제2 입력단은 상기 제1 노드에 드레인이 연결되고, 상기 제2 발진 제어 신호를 게이트로 인가받는 제4 엔모스 트랜지스터, 상기 제2 노드에 드레인이 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 제5 엔모스 트랜지스터 및 제2 공통 노드에서 상기 제4 엔모스 트랜지스터와 상기 제5 엔모스 트랜지스터의 소스에 공통으로 연결되고 게이트로 인가되는 상기 바이어스 전압에 응답하여 제2 크기의 제2 바이어스 전류를 상기 제2 공통 노드에 제공하는 제6 엔모스 트랜지스터로 구성되는 제2 전류원을 포함할 수 있다.
여기서 상기 제1 바이어스 전류의 제1 크기와 상기 제2 바이어스 전류의 제2 크기는 각각 상기 제4 엔모스 트랜지스터와 상기 6 엔모스 트랜지스터의 크기에 의하여 결정될 수 있다. 또한 상기 제1 기여분 및 상기 제2 기여분은 상기 제1 및 제2 엔모스 트랜지스터들과 상기 제4 및 제5 엔모스 트랜지스터들의 크기에 의하여 결정될 수 있다.
다른 실시예에서는 상기 제1 기여분 및 상기 제2 기여분은 상기 제1 내지 제3 엔모스 트랜지스터들과 상기 제4 내지 제6 엔모스 트랜지스터들의 크기에 의하여 결정될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 위상고정루프 회로는 위상 주파수 검출기, 제1 신호 경로, 제2 신호 경로 및 전압 제어 발진기를 포함한다. 상기 위상/주파수 검출기는 기준 신호와 출력 신호 사이의 위상차 및 주파수차에 기초하여 업/다운 신호를 발생한다. 상기 제1 신호 경로는 상기 업/다운 신호에 비례하는 제1 발진 제어 신호를 제공한다. 상기 제2 신호 경로는 상기 업/다운 신호의 적분 함수로 나타나는 제2 발진 제어 신호를 제공한다. 상기 전압 제어 발진기는 상기 제1 발진 제어 신호와 상기 제2 발진 제어 신호를 독립적으로 수신하여 상기 제1 발진 제어 신호와 상기 제2 발진 제어 신호의 일정한 조합으로 나타나는 조정 전압 신호에 응답하여 주파수가 변화하는 상기 출력 신호를 발생시킨다.
실시예에 있어서, 상기 제1 경로는 상기 업/다운 신호에 응답하여 변화하는 제1 전압 신호를 발생시키는 제1 차지 펌프 및 상기 제1 전압 신호를 필터링하여 상기 제1 발진 제어 신호를 발생시키는 제1 루프 필터를 포함하고, 상기 제2 신호 경로는 상기 업 /다운 신호에 응답하여 변화하는 제2 전압 신호를 발생시키는 제2 차지 펌프 및 상기 제2 전압 신호를 필터링하여 상기 제2 발진 제어 신호를 발생시키는 제2 루프 필터를 포함할 수 있다.
실시예에 있어서, 상기 위상고정루프 회로는 상기 제1 루프 필터와 상기 제2 루프 필터 사이에 연결되어 상기 제1 발진 제어 신호와 상기 제2 발진 제어 신호의 DC 전압 레벨을 일정하게 유지하는 버퍼를 더 포함할 수 있다.
상기 전압 제어 발진기는 상기 제1 발진제어 신호와 상기 제2 발진 제어 신호를 독립적으로 수신하여 상기 조정 전압 신호를 제공하며, 상기 조정 전압 신호를 피드백받는 전압 레귤레이터 및 상기 조정 전압 신호에 응답하여 상기 출력 신호를 생성하는 지연부를 포함할 수 있다. 상기 전압 레귤레이터는 상기 제1 발진 제어 신호와 상기 제2 발진 제어 신호 및 상기 조정 전압 신호 기초하여 전압 제어 신호를 제공하는 증폭기 및 전원 전압에 연결되고 상기 전압 제어 신호에 응답하여 상기 조정 전압 신호를 제공하는 트랜지스터를 포함할 수 있다. 상기 증폭기는 상기 전원 전압에 연결되고 제1 피모스 트랜지스터와 제2 피모스 트랜지스터를 포함하는 전류 미러부, 상기 전류 미러부와 제1 노드 및 제2 노드에서 연결되고, 상기 제1 발진제어 신호, 상기 조정 전압 신호 및 바이어스 전압을 수신하여 상기 제1 발진 제어 신호의 상기 조정 전압 신호에 대한 제1 기여분을 조절하는 제1 입력단 및 상기 전류 미러부와 상기 제1 노드 및 상기 제2 노드에서 연결되고, 상기 제2 발진 제어 신호, 상기 조정 전압 신호 및 상기 바이어스 전압을 수신하여 상기 제2 발진 제어 신호의 상기 조정 전압 신호에 대한 제2 기여분을 조절하는 제2 입력단을 포함하고, 상기 제1 노드에서 상기 전압 제어 신호를 제공할 수 있다.
실시예에 있어서, 상기 제1 입력단은 상기 제1 노드에 드레인이 연결되고, 상기 제1 발진 제어 신호를 게이트로 인가받는 제1 엔모스 트랜지스터, 상기 제2 노드에 드레인이 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 제2 엔모스 트랜지스터 및 제1 공통 노드에서 상기 제1 엔모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 소스에 공통으로 연결되고 게이트로 인가되는 상기 바이어스 전압에 응답하여 제1 크기의 제1 바이어스 전류를 상기 제1 공통 노드에 제공하는 제3 엔모스 트랜지스터로 구성되는 제1 전류원을 포함하고, 상기 제2 입력단은 상기 제1 노드에 드레인이 연결되고, 상기 제2 발진 제어 신호를 게이트로 인가받는 제4 엔모스 트랜지스터, 상기 제2 노드에 드레인이 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 제5 엔모스 트랜지스터 및 제2 공통 노드에서 상기 제4 엔모스 트랜지스터와 상기 제5 엔모스 트랜지스터의 소스에 공통으로 연결되고 게이트로 인가되는 상기 바이어스 전압에 응답하여 제2 크기의 제2 바이어스 전류를 상기 제2 공통 노드에 제공하는 제6 엔모스 트랜지스터로 구성되는 제2 전류원을 포함할 수 있다.
상기 제1 기여분과 상기 제2 기여분은 상기 제1 바이어스 전류의 제1 크기와 상기 제2 바이어스 전류의 제2 크기에 의하여 결정될 수 있다.
상기 제1 기여분과 상기 제2 기여분은 각각 상기 제3 엔모스 트랜지스터와 상기 제6 엔모스 트랜지스터의 크기의 의하여 결정될 수 있다.
또한 상기 제1 기여분과 상기 제2 기여분은 각각 상기 제1 내지 제3 엔모스 트랜지스터들의 크기와 상기 제4 내지 제6 엔모스 트랜지스터들의 크기에 의하여 결정될 수 있다. 이 때에 상기 제1 엔모스 트랜지스터와 상기 제2 엔모스 트랜지스터는 동일한 크기를 갖으며, 상기 제4 엔모스 트랜지스터와 상기 제5 엔모스 트랜지스터의 크기는 각각 상기 제1 엔모스 트랜지스터와 상기 제4 엔모스 트랜지스터의 크기의 N (N은 2이상의 자연수)배이고, 상기 제6 엔모스 트랜지스터의 크기는 상기 제3 엔모스 트랜지스터의 크기의 N 배일 수 있다. 상기 제1 발진 제어 신호(VCP)과 상기 제2 발진 제어 신호(VCI)와 상기 조정 전압 신호(VREG) 사이에는, VREG = VCP *1/(N+1) + VCI*N/(N+1)의 관계가 성립할 수 있다.
다른 실시예에서, 상기 제1 입력단은 각각의 드레인이 상기 제1 노드에 연결되고, 상기 제1 발진 제어 신호를 각각의 게이트로 인가받는 복수의 제1 엔모스 트랜지스터들, 각각의 드레인이 상기 제2 노드에 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 복수의 제2 엔모스 트랜지스터들 및 각각의 공통노드에서 상기 제1 엔모스 트랜지스터들과 상기 제2 엔모스 트랜지스터들의 각각의 소스에 공통으로 연결되고, 각각의 게이트로 인가되는 상기 바이어스 전압에 응답하여 일정한 비율로 증가하는 크기를 갖는 복수의 제1 바이어스 전류들을 상기 각각의 공통노드에 선택적으로 제공하는 복수의 제3 엔모스 트랜지스터들을 포함하고, 상기 제2 입력단은 상기 제1 노드에 드레인이 연결되고, 상기 제2 발진제어 신호를 게이트로 인가받는 제4 엔모스 트랜지스터, 상기 제2 노드에 드레인이 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 제5 엔모스 트랜지스터 및 제2 공통 노드에서 상기 제4 엔모스 트랜지스터와 상기 제5 엔모스 트랜지스터의 소스에 공통으로 연결되고 게이트로 인가되는 상기 바이어스 전압에 응답하여 제2 크기의 제2 바이어스 전류를 상기 제2 공통 노드에 제공하는 제6 엔모스 트랜지스터로 구성되는 제2 전류원을 포함할 수 있다. 상기 제1 엔모스 트랜지스터들, 상기 제2 엔모스 트랜지스터들 및 상기 제3 엔모스 트랜지스터들의 크기는 각각 상기 일정한 비율로 증가하는 상기 제1 바이어스 전류들의 크기와 동일한 비율로 증가하고, 상기 각각의 공통 노드에 연결되는 상기 제1 엔모스 트랜지스터들 및 상기 제2 엔모스 트랜지스터들의 크기는 각 노드별로 동일할 수 있다.
또 다른 실시예에서, 상기 제1 입력단은 상기 제1 노드에 드레인이 연결되고, 상기 제1 발진 제어 신호를 게이트로 인가받는 제1 엔모스 트랜지스터, 상기 제2 노드에 드레인이 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 제2 엔모스 트랜지스터 및 제1 공통 노드에서 상기 제1 엔모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 소스에 공통으로 연결되고 게이트로 인가되는 상기 바이어스 전압에 응답하여 제1 크기의 제1 바이어스 전류를 상기 제1 공통 노드에 제공하는 제3 엔모스 트랜지스터로 구성되는 제1 전류원을 포함하고, 상기 제2 입력단은, 각각의 드레인이 상기 제1 노드에 연결되고, 상기 제2 발진 제어 신호을 각각의 게이트로 인가받는 복수의 제4 엔모스 트랜지스터들, 각각의 드레인이 상기 제2 노드에 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 복수의 제5 엔모스 트랜지스터들 및 각각의 공통노드에서 상기 제4 엔모스 트랜지스터들과 상기 제5 엔모스 트랜지스터들의 각각의 소스에 공통으로 연결되고, 각각의 게이트로 인가되는 상기 바이어스 전압에 응답하여 일정한 비율로 증가하는 크기를 갖는 복수의 제2 바이어스 전류들을 상기 각각의 공통노드에 선택적으로 제공하는 복수의 제6 엔모스 트랜지스터들을 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 위상고정루프 회로는 전압 제어 발진기, 위상/주파수 검출기, 제1 신호 경로, 제2 신호 경로 및 제어부를 포함한다. 상기 전압 제어 발진기는 제1 동작 모드에서는 디지털 제어 신호에 기초한 제1 발진 제어 신호에 응답하여 코어스 튜닝(coarse tuning)을 수행하고, 제2 동작 모드에서는 제2 발진 제어 신호 및 제3 발진 제어 신호에 응답하여 파인 튜닝(fine tuning)을 수행하여 기준 신호를 추종하는 출력 신호를 생성한다. 상기 위상/주파수 검출기는 상기 기준 신호와 상기 피드백 신호의 위상차 및 주파수차에 기초하여 업/다운 신호를 발생시킨다. 상기 제1 신호 경로는 상기 업 신호/다운 신호에 비례하는 상기 제2 발진 제어 신호를 제공한다. 상기 제2 신호 경로는 상기 업/다운 신호의 적분 함수로 나타나는 상기 제3 발진 제어 신호를 제공한다. 상기 제어부는 상기 제1 발진 제어 신호를 제공한다.
실시예에 있어서, 상기 제어부는 상기 출력 신호의 목표 주파수에 따른 비트를 가지는 상기 디지털 제어 신호를 제공하는 교정 로직(calibration logic) 회로 및 상기 디지털 제어 신호를 디지털-아날로그 변환하여 상기 제1 발진 제어 신호로 제공하는 디지털-아날로그 변환기를 포함할 수 있다.
실시예에 있어서, 상기 전압 제어 발진기는 상기 제1 동작 모드에서는 상기 제1 발진 제어 신호에 기초하여 상기 제1 발진 제어 신호를 추종하고 상기 동작모 드에서는 상기 제2 발진 제어 신호와 상기 제3 발진 제어 신호에 기초하여, 상기 제2 발진제어신호와 상기 제3 발진 제어 신호의 일정한 비율의 조합으로 나타나는 조정 전압 신호를 제공하며, 상기 조정 전압 신호를 피드백받는 전압 레귤레이터 및 상기 조정 전압 신호에 응답하여 주파수가 변화하는 상기 출력 신호를 생성하는 지연부를 포함할 수 있다. 상기 전압 레귤레이터는 상기 제1 동작 모드에서는 상기 제1 발진 제어 신호 및 상기 조정전압 신호에 기초하고 상기 제2 동작 모드에서는 상기 제2 발진 제어 신호, 상기 제3 발진 제어 신호 및 상기 조정 전압 신호에 기초하여 전압 제어 신호를 제공하는 증폭기 및 전원 전압에 연결되고, 상기 전압 제어 신호에 응답하여 상기 조정 전압 신호를 제공하는 트랜지스터를 포함할 수 있다.
실시예에 있어서, 상기 증폭기는 상기 전원 전압에 연결되고, 제1 피모스 트랜지스터와 제2 피모스 트랜지스터를 포함하는 전류 미러부, 상기 전류 미러부와 제1 노드 및 제2 노드에서 연결되고, 상기 제1 발진제어 신호, 상기 조정 전압 신호 및 바이어스 전압을 수신하여 제1 동작 모드에서 상기 전압 제어 신호를 제공하는 제1 입력단, 상기 전류 미러부와 제1 노드 및 제2 노드에서 연결되고, 상기 제2 발진 제어 신호, 상기 조정 전압 신호 및 바이어스 전압을 수신하여 상기 제2 동작 모드에서 상기 제2 발진 제어 신호의 상기 조정 전압 신호에 대한 제1 기여분을 조절하는 제2 입력단 및 상기 전류 미러부와 상기 제1 노드 및 상기 제2 노드에서 연결되고, 상기 제3 발진 제어 신호, 상기 조정 전압 신호 및 상기 바이어스 전압을 수신하여 상기 제2 동작 모드에서 상기 제2 발진제어 신호의 상기 조정 전압 신호 에 대한 제2 기여분을 조절하는 제3 입력단을 포함하고, 상기 제1 노드에서 상기 전압 제어 신호를 제공할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 클럭 생성기는 위상고정루프, 선택부, 분주부 및 시그마-델타 변조기를 포함한다. 상기 위상고정루프는 기준 신호로부터 일정한 위상 차이를 가지는 복수의 출력 신호들을 생성한다. 상기 선택부는 복수의 선택 신호들에 응답하여 상기 복수의 출력 신호들 중 하나를 선택하여 출력하고 상기 복수의 선택 신호들 중 적어도 두 개의 인접한 선택 신호들의 동시 천이를 방지한다. 상기 분주부는 상기 선택된 출력 신호의 주파수를 분주시킨 제1 피드백 신호를 상기 위상고정루프로 제공한다. 상기 시그마-델타 변조기는 상기 기준 신호의 주파수의 R(자연수) 배의 주파수를 가지는 제2 피드백 신호에 동기되어 동작하고 제어신호에 응답하여 상기 선택 신호를 발생한다.
실시예에 있어서, 상기 선택부는 반-슈미트 트리거 회로와 인버터를 이용하여 상기 선택 신호와 상기 출력 신호들의 동시 천이를 방지하는 블렌딩 멀티플렉서일 수 있다.
실시예에 있어서, 상기 제1 피드백 신호는 상기 출력 신호의 주파수를 K(정수)배 분주시킨 신호이고, K는 R 보다 클 수 있다. 상기 분주부는 상기 출력 신호의 주파수를 분주시키며, 분주비가 L(정수)인 제1 분주기 및 상기 제1 분주기의 출력 신호의 주파수를 분주시키며 분주비기 R인 제2 분주기를 포함하고, K는 R과 M의 곱인 관계를 가지며, 상기 제2 피드백 신호는 상기 제1 분주기의 출력일 수 있다.
실시예에 있어서, 상기 위상고정루프는 상기 기준 신호와 상기 제1 피드백 신호 사이의 위상차 및 주파수차에 기초하여 업/다운 신호를 발생하는 위상/주파수 검출기, 상기 업/다운 신호에 비례하는 제1 발진 제어 신호를 제공하는, 제1 차지 펌프와 제1 루프 필터를 구비하는 제1 신호 경로, 상기 업/다운 신호의 적분 함수로 나타나는 제2 발진 제어 신호를 제공하는, 제2 차지 펌프와 제2 루프 필터를 구비하는 제2 신호 경로 및 상기 제1 발진 제어 신호와 상기 제2 발진 제어 신호를 독립적으로 수신하고 상기 제1 발진 제어 신호와 상기 제2 발진 제어 신호의 일정한 조합으로 나타나는 조정 전압 신호에 응답하여 상기 복수의 출력 신호들을 발생하는 전압제어 발진기를 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 HDMI 송신기의 파이(PHY)는 픽셀 클럭 생성기, 클럭 체배부, 정렬부 및 직렬화기/드라이버를 포함한다. 상기 픽셀 클럭 생성기는 기준 클럭 신호에 기초하여 픽셀 클럭 신호를 생성한다. 상기 클럭 체배부는 상기 픽셀 클럭 신호를 체배하여 TMDS(transistion minimized differential signaling) 클럭 신호로 제공한다. 정렬부는 픽셀 데이터가 인코딩되고 패킷화된 링크 데이터를 상기 TMDS 클럭 신호 이상의 주파수를 갖는 링크 클럭 신호에 동기되어 수신하여 상기 수신된 링크 데이터를 상기 TMDS 클럭 신호에 동기되어 정렬한다. 상기 직렬화기/드라이버는 상기 TMDS 클럭 신호를 수신하고, 상기 정렬된 링크 데이터를 직렬화하여 TMDS 데이터와 상기 TMDS 클럭 신호로 제공한다.
실시예에 있어서, 상기 픽셀 클럭 생성기는 상기 기준 클럭 신호로부터 일정 한 위상 차이를 가지는 복수의 출력 신호들을 발생하는 위상고정루프, 복수의 선택 신호들에 응답하여 상기 복수의 출력 신호들 중 하나를 선택하여 상기 픽셀 클럭 신호로 제공하고 상기 복수의 선택 신호들 중 적어도 두 개의 인접한 선택 신호들의 동시 천이를 방지하는 선택부, 상기 픽셀 클럭 신호의 주파수를 분주시킨 제1 피드백 신호를 상기 위상 고정 루프로 제공하는 분주부 및 상기 기준 클럭 신호의 주파수의 (정수) 배의 주파수를 가지는 제2 피드백 신호에 동기되어 동작하고 제어신호에 응답하여 상기 선택 신호를 발생하는 시그마-델타 변조기를 포함할 수 있다.
실시예에 있어서, 상기 클럭 체배부는 상기 픽셀 클럭 신호로부터 일정한 위상 차이를 가지는 복수의 출력 신호를 발생하는 위상고정루프, 복수의 선택 신호들에 응답하여 상기 복수의 출력 신호들 중 하나를 선택하여 상기 복수개의 출력 신호들 중 하나를 선택하여 상기 TMDS 클럭 신호로 제공하고, 상기 복수의 선택 신호들 중 적어도 두 개의 인접한 선택 신호들의 동시 천이를 방지하는 선택부 및 상기 TMDS 클럭 신호의 주파수를 분주시킨 피드백 신호를 상기 위상고정루프로 제공하는 분주부를 포함할 수 있다.
본 발명에 실시예들에 따르면, 전압 제어 발진기를 독립적으로 수신되는 2 개 이상의 발진 제어 신호들로 제어하여 전압 제어 발진기의 게인을 분리하여 조절할 수 있으므로 지터 특성을 향상시키고 전압 레귤레이터를 포함하여 서플라이 노이즈를 감소시킬 수 있다. 또한 클럭 생성기에 블렌딩 멀티플렉서를 포함하여 미싱 에지를 방지할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접 속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전압 제어 발진기를 나타낸다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전압 제어 발진기(10)는 전압 레귤레이터(15) 및 지연부(30)를 포함한다. 전압 레귤레이터(15)는 증폭기(100)와 트랜지스터(20)를 포함한다.
전압 레귤레이터(15)는 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)를 서로 독립적으로 수신하여 조정 전압 신호(VREG)를 제공하고, 조정 전압 신호(VREG)를 피드백받는다. 여기서 조정 전압 신호(VRG)는 전압 레귤레이터(15)가 독립적으로 수신되는 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)의 일정한 조합의 비율로 나타난다.
증폭기(100)는 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)를 서로 독립적으로 수신하고 조정 전압 신호(VREG)를 피드백 받아 전압 제어 신호(VC)를 제공한다. 트랜지스터(20)는 전원 전압(VDD)에 연결되고, 게이트로 인가되는 전압 제어 신호(VC)에 응답하여 조정 전압 신호(VREG)를 지연부(30)에 제공한다. 지연부(30)는 조정 전압 신호(VREG)를 제공받아 조정 전압 신호(VREG)의 전압 레벨에 따라 주파수가 변화하는 출력 신호(FOUT)를 생성한다. 지연부(30)는 동일한 형태의 복수의 인버터들(IN1,..., INJ)을 포함할 수 있다. 출력 신호(FOUT)가 인버터들(IN1,..., INJ) 각각에서 출력되는 경우, 출력 신호(FOUT)는 각각이 서로 일정한 위상차이를 가지는 다위상 출력 신호, 예를 들어 다위상 클럭 신호일 수 있다. 전압 레귤레이터(15)는 증폭기(100)와 트랜지스터(20)를 포함한다.
도 2는 도 1의 전압제어발진기(10)에서 증폭기(100)를 상세히 나타내는 회로 도이다.
도 2를 참조하면, 증폭기(100)는 전류 미러부(100), 제1 입력단(130) 및 제2 입력단(120)을 포함한다.
전류 미러부(100)는 전원 전압(VDD)에 연결되는 제1 피모스 트랜지스터(111)와 제2 피모스 트랜지스터(113)를 포함한다. 제1 피모스 트랜지스터(111)와 제2 피모스 트랜지스터(113)는 서로 미러 형태로 연결된다.
제1 입력단(130)은 제1 노드(N1) 및 제2 노드(N2)에서 전류 미러부(110)와 연결되고, 제1 내지 제3 엔모스 트랜지스터들(131, 133, 135)을 포함하여 구성된다. 제1 엔모스 트랜지스터(131)의 드레인은 제1 노드(N1)에 연결되고 게이트에는 제1 발진 제어 신호(VCP)가 인가된다. 제2 엔모스 트랜지스터(133)의 드레인은 제2 노드(N2)에 연결되고 게이트에는 조정 전압 신호(VREG)가 피드백되어 인가된다. 제3 엔모스 트랜지스터(135)의 드레인은 제1 공통 노드(N1)에서 제1 및 제2 엔모스 트랜지스터들(131, 133)의 소스에 공통으로 연결되고 게이트로는 바이어스(VB) 전압을 인가받아 제1 바이어스 전류(IB1)를 제1 공통 노드(CN1)로 제공하고, 소스는 접지에 연결된다. 여기서 제3 엔모스 트랜지스터(135)는 제1 전류원으로서 동작하고 제1 바이어스 전류(IB1)의 크기는 제3 엔모스 트랜지스터(125)의 크기, 즉 채널 폭/채널 길이에 의하여 결정된다.
제2 입력단(120)은 제1 노드(N1) 및 제2 노드(N2)에서 전류 미러부(110)와 연결되고, 제4 내지 제6 엔모스 트랜지스터들(121, 123, 125)을 포함하여 구성된다. 제4 엔모스 트랜지스터(121)의 드레인은 제1 노드(N1)에 연결되고 게이트에는 제2 발진 제어 신호(VCI)가 인가된다. 제5 엔모스 트랜지스터(123)의 드레인은 제2 노드(N2)에 연결되고 게이트에는 조정 전압 신호(VREG)가 피드백되어 인가된다. 제6 엔모스 트랜지스터(125)의 드레인은 제1 공통 노드(N1)에서 제4 및 제5 엔모스 트랜지스터들(121, 123)의 소스에 공통으로 연결되고 게이트로는 바이어스(VB) 전압을 인가받아 제2 바이어스 전류(IB2)를 제2 공통 노드(CN2)로 제공하고, 소스는 접지에 연결된다. 여기서 제6 엔모스 트랜지스터(125)는 제3 전류원으로서 동작하고 제2 바이어스 전류(IB2)의 크기는 제6 엔모스 트랜지스터(125)의 크기, 즉 채널 폭/채널 길이에 의하여 결정된다.
전압 조정 신호(VREG)는 제1 전압 제어 신호(VCP)와 제2 전압 제어 신호(VCI)의 일정한 비율의 조합으로 나타난다. 여기서 제1 전압 제어 신호(VCP)의 전압 조정 신호(VREG)의 기여분을 제1 기여분이라 하고, 제2 전압 제어 신호(VCI)의 전압 조정 신호(VREG)에 대한 기여분을 제2 기여분이라 하자. 제1 기여분과 제2 기여분은 여러 가지 방법으로 조절될 수 있다.
예를 들어 제1 전류원을 구성하는 제3 엔모스 트랜지스터(135)의 크기를 Wn0로 하면, 제2 전류원을 구성하는 제6 엔모스 트랜지스터(125)의 크기를 제3 엔모스 트랜지스터(135)의 크기의 N(N은 2이상의 자연수)배, 즉 N*Wn0로 하면, 제1 바이어스 전류(IB1)의 크기와 제2 바이어스 전류(IB2)의 크기의 비가 1:N이 되어 이에 의하여 제1 기여분과 제2 기여분을 조절할 수 있다.
또한 예를 들어 제3 및 제6 엔모스 트랜지스터들(135, 125)의 크기 뿐만 아니라 제1 및 제2 엔모스 트랜지스터들(131, 133)의 크기와 제4 및 제5 엔모스 트랜 지스터들(121, 123)의 크기를 달리하여 제1 기여분과 제2 기여분을 조절할 수 있다. 즉 제1 및 제2 엔모스 트랜지스터들(121, 123)의 크기를 Wn1로 하고, 제4 및 제5 엔모스 트랜지스터들(121, 123)의 크기를 N*Wn1로 하면, 제1 기여분과 제2 기여분의 비가 1:N이 된다.
이 경우에 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI) 및 조정 전압 신호(VREG) 사이에는,
VREG = VCP *1/(N+1) + VCI*N/(N+1)의 관계가 성립한다.
즉 제1 전류원 및 제2 전류원을 구성하는 제3 및 제6 엔모스 트랜지스터들(135, 135)의 크기 비를 조절하거나 제1 입력단(130)에 포함되는 트랜지스터들과 제2 입력단(120)에 포함되는 트랜지스터들의 크기비를 조절하여 조정 전압 신호(VREG)에 나타나는 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)의 기여분을 조절할 수 있다.
이러한 전압제어 발진기는 위상고정루프 회로에 적용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 위상고정루프 회로를 나타내는 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 위상고정루프 회로(200)는 위상 주파수 검출기(210), 제1 신호 경로(212), 제2 신호 경로(214) 및 전압 제어 발진기(300)를 포함한다.
위상 주파수 검출기(210)는 기준 신호(FREF)와 출력 신호(FOUT) 사이의 위상차 및 주파수차에 기초하여 업/다운(UP/DN) 신호를 발생한다. 제1 신호 경로(212) 는 업/다운 신호(UP/DN) 신호에 비례하는 제1 발진 제어 신호(VCP)를 전압 제어 발진기(300)에 제공한다. 제2 신호 경로(214)는 업/다운 신호의 적분 함수로 나타나는 제2 발진 제어 신호(VCI)를 전압 제어 발진기(300)에 제공한다. 전압 제어 발진기(300)는 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)를 독립적으로 수신하여 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)의 일정한 조합으로 나타나는 조정 전압 신호(VREG)의 전압 레벨에 따라 주파수가 변화하는 출력 신호(FOUT)를 발생시킨다.
제1 신호 경로(212)는 제1 차지 펌프(220) 및 제1 루프 필터(230)를 포함할 수 있다. 제2 신호 경로(214)는 제2 차지 펌프(240) 및 제2 루프 필터(250)를 포함할 수 있다. 제1 차지 펌프(220)는 업/다운 신호(UP/DN)에 응답하여 변화하는 제1 전압 신호를 발생시킨다. 제1 루프 필터(230)는 제1 전압 신호를 필터링하여 제1 발진 제어 신호(VCP)로 제공한다. 제1 루프 필터(230)는 저항(231)과 제1 커패시터(233)를 포함한다. 제1 루프 필터(230)가 저항(231)과 제1 커패시터(133)를 포함하고 있으므로 제1 신호 경로(212)는 업/다운 신호(UP/DN)에 비례하는 제1 발진 제어 신호(VCP)를 전압 제어 발진기(300)에 제공한다.
제2 차지 펌프(240)는 업/다운 신호(UP/DN)에 응답하여 변화하는 제1 전압 신호를 발생시킨다. 제2 루프 필터(250)는 제2 전압 신호를 필터링하여 제2 발진 제어 신호(VCI)로 제공한다. 제1 루프 필터(230)는 저항(231)과 제1 커패시터(233)를 포함한다. 제2 루프 필터(240)가 제2 커패시터(251)를 포함하고 있으므로 제2 신호 경로(214)는 업/다운 신호(UP/DN)의 적분 함수로 나타나는 제2 발진 제어 신 호(VCI)를 전압 제어 발진기(300)에 제공한다.
위상고정루프 회로(200)는 제1 루프 필터(230)와 제2 루프 필터(250) 사이에 연결되는 버퍼(260)를 더 포함할 수도 있다. 버퍼(260)는 단위 이득을 가지고, 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)의 DC 전압 레벨을 일정하게 유지하는 역할을 한다. 따라서 조정 전압 신호(VREG)의 전압 레벨도 흔들리지 않고 일정하게 유지될 수 있다.
전압 제어 발진기(300)는 전압 레귤레이터(305) 및 지연부(330)를 포함한다. 전압 레귤레이터(305)는 증폭기(310) 및 트랜지스터(320)를 포함하고, 지연부(330)는 복수의 인버터들(INI, ..., INJ)을 포함한다. 전압 제어 발진기(300)는 도 1의 전압 제어 발진기(15)와 마찬가지로 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)를 서로 독립적으로 수신하여 조정 전압 신호(VREG)를 제공하고, 조정 전압 신호(VREG)를 피드백받는다. 여기서 조정 전압 신호(VRG)는 전압 레귤레이터(15)가 독립적으로 수신되는 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)의 일정한 조합의 비율로 나타난다.
증폭기(310)는 도 1 및 도 2의 증폭기(100)와 마찬가지로 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)를 서로 독립적으로 수신하고 조정 전압 신호(VREG)를 피드백 받아 전압 제어 신호(VC)를 제공한다. 트랜지스터(320)는 전원 전압(VDD)에 연결되고, 게이트로 인가되는 전압 제어 신호(VC)에 응답하여 조정 전압 신호(VREG)를 지연부(330)에 제공한다. 지연부(30)는 조정 전압 신호(VREG)를 제공받아 조정 전압 신호(VREG)의 전압 레벨에 따라 주파수가 변화하는 출력 신 호(FOUT)를 생성한다.
도 4는 도 3에서 증폭기(310)가 상세히 도시된 전압 레귤레이터(300)를 나타내는 회로도이다.
도 4를 참조하면, 증폭기(310)는 전류 미러부(350), 제1 입력단(370), 제2 입력단(360)을 포함한다.
전류 미러부(350)는 도 2와 마찬가지로 제1 및 제2 피모스 트랜지스터(351, 352)를 포함한다. 제1 입력단(370)은 제1 및 제2 노드(N1, N2)에서 전류 미러부(350)에 연결되고 제1 및 제2 엔모스 트랜지스터(371, 373) 및 제1 전류원(375)을 포함한다. 제2 입력단(360)은 제1 및 제2 노드(N1, N2)에서 전류 미러부(350)에 연결되고 제3 및 제4 엔모스 트랜지스터(361, 363) 및 제2 전류원(365)을 포함한다. 제1 전류원(375) 및 제2 전류원(365) 각각 도 5에 도시된 바와 같이 엔모스 트랜지스터들(376, 366)로 구성될 수 있다. 제1 전류원(375)은 바이어스 전압(VB)에 의한 제1 바이어스 전류(IB1)를 제1 공통 노드(CN1)에 제공한다. 제2 전류원(365)은 바이어스 전압(VB)에 의한 제2 바이어스 전류(IB2)를 제2 공통 노드(CN2)에 제공한다. 도 2를 참조한 설명에서와 마찬가지로 제1 바이어스 전류(IB1)의 크기와 제2 바이어스 전류(IB2)의 각각의 크기는 엔모스 트랜지스터들(376, 366)의 크기에 따라 결정된다. 따라서 본 발명의 일 실시예에 따른 위상고정루프 회로(200)에서도 엔모스 트랜지스터들(376, 366)의 크기를 조절하여 제1 전압 제어 신호(VCP)의 전압 조정 신호(VREG)의 기여분인 제1 기여분과, 제2 전압 제어 신호(VCI)의 전압 조정 신호(VREG)에 대한 기여분인 제2 기여분을 조절할 수 있다. 또한 엔모스 트랜지 스터들(366, 376)의 크기 및 제1 및 제2 엔모스 트랜지스터들(371, 373)의 크기 및 제3 및 제4 엔모스 트랜지스터들(361, 363)의 크기를 조절하여 제1 기여분과 제2 기여분을 조절할 수 있다.
그러므로 본 발명의 일 실시예에 따른 위상 고정 루프 회로(200)는 서로 다른 경로로 제공되는 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)를 전압제어 발진기(300)가 독립적으로 수신하여 바이어스 전류의 크기비나 각 입력단을 구성하는 트랜지스터의 크기 비를 조절하여 지연부에 인가되는 조정 전압 신호(VREG)에 대한 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)의 각각의 기여분을 조절할 수 있다. 따라서 전압제어 발진기(300)의 이득을 제1 발진 제어 신호(VCP)에 의한 이득과 제2 발진 제어 신호(VCI)에 의한 이득으로 나누어 조절할 수 있다. 따라서 전압 제어 발진기의 이득을 줄일 수 있어 지터 특성이 좋아진다.
도 3의 증폭기는 여러 가지 형태로 구현될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 도 3의 증폭기를 나타내는 회로도이다.
도 6을 참조하면, 증폭기(400)는 도 4의 증폭기(310)와 유사하게 전류 미러부(410), 제1 입력단(430) 및 제2 입력단(420)을 포함한다. 하지만 도 6의 증폭기(400)는 제1 입력단(400)의 구성이 도 4의 제1 입력단(360)과 다르다.
전류 미러부(410)는 전원 전압(VDD)에 연결되는 제1 피모스 트랜지스터(411) 및 제2 피모스 트랜지스터(413)를 포함한다.
제1 입력단(430)은 복수의 제1 엔모스 트랜지스터들(MN11,...,MN1N), 복수의 제2 엔모스 트랜지스터들(MN21,...,MN2N), 및 복수의 제3 엔모스 트랜지스터들(MN31,...,MN3N)을 포함한다. 제1 엔모스 트랜지스터들(MN11,...,MN1N)은 각각의 드레인이 제1 노드(N1)에 연결되고, 제1 발진 제어 신호(VCP)를 각각의 게이트로 인가받는다. 제2 엔모스 트랜지스터들(MN21,...,MN2N)은 각각의 드레인이 제2 노드(N2)에 연결되고, 제2 발진 제어 신호(VCI)를 각각의 게이트로 인가받는다. 제3 엔모스 트랜지스터들(MN31,...,MN3N)은 각각의 공통노드(CN11,...,CN1N)에서 제1 엔모스 트랜지스터들(MN11,...,MN1N)과 제2 엔모스 트랜지스터들(MN21,...,MN2N)의 각각의 소스에 공통으로 연결되고, 각각의 게이트로 선택적으로 인가되는 바이어스(VB) 전압에 응답하여 일정한 비율로 증가하는 크기를 갖는 복수의 제1 바이어스 전류들(IB11,..., IB1N)을 각각의 공통노드(CN11,...,CN1N)에 선택적으로 제공한다. 이 때 바이어스(VB) 전압은 제3 엔모스 트랜지스터들(MN31,...,MN3N)에 복수의 스위치들(SW1,...,SWN)에 인가되는 스위칭 제어 신호들(미도시)에 응답하여 선택적으로 인가될 수 있다.
제2 입력단(420)은 제1 노드(N1) 및 제2 노드(N2)에서 전류 미러부(410)와 연결되고, 제4 내지 제6 엔모스 트랜지스터들(421, 423, 425)을 포함하여 구성된다. 제4 엔모스 트랜지스터(421)의 드레인은 제1 노드(N1)에 연결되고 게이트에는 제2 발진 제어 신호(VCI)가 인가된다. 제5 엔모스 트랜지스터(423)의 드레인은 제2 노드(N2)에 연결되고 게이트에는 조정 전압 신호(VREG)가 피드백되어 인가된다. 제6 엔모스 트랜지스터(425)의 드레인은 제2 공통 노드(CN2)에서 제4 및 제5 엔모스 트랜지스터들(421, 423)의 소스에 공통으로 연결되고 게이트로는 바이어스(VB) 전 압을 인가받아 제2 바이어스 전류(IB2)를 제2 공통 노드(CN2)로 제공하고, 소스는 접지에 연결된다. 여기서 제6 엔모스 트랜지스터(425)는 전류원으로서 동작하고 제2 바이어스 전류(IB2)의 크기는 제6 엔모스 트랜지스터(425)의 크기, 즉 채널 폭/채널 길이에 의하여 결정된다.
제1 엔모스 트랜지스터들(MN11,...,MN1N), 제2 엔모스 트랜지스터들(MN21,...,MN2N) 및 제3 엔모스 트랜지스터들(MN31,...,MN3N)의 크기는 제1 바이어스 전류들(IB11,..., IB1N) 크기와 동일한 비율로 증가할 수 있다. 예를 들어 하나의 공통노드에 연결되는 제1 엔모스 트랜지스터들(MN11,...,MN1N)의 크기와 제2 엔모스 트랜지스터들(MN21,...,MN2N)의 크기가 서로 동일하고, 그 크기가 Wn1(MN11 및 MN21의 크기)에서부터 두 배씩 증가하고, 제3 엔모스 트랜지스터들(MN31,...,MN3N)의 크기가 Wn에서부터 두 배씩 증가할 수 있다. 여기서 N은 2이상의 자연수이다. 제4 및 제5 엔모스 트랜지스터들(421, 423)의 크기는 M*Wn1일 수 있고, 제6 엔모스 트랜지스터(425)의 크기는 M*Wn0일 수 있다. 이 경우에 M은 N 보다 큰 자연수이다.
제1 입력단(430)에 포함되는 제1 엔모스 트랜지스터들(MN11,...,MN1N), 제2 엔모스 트랜지스터들(MN21,...,MN2N) 및 제3 엔모스 트랜지스터들(MN31,...,MN3N)을 이와 같이 구성하면 다양한 조합으로, 예를 들어 2N 개의 조합으로 조정 전압 신호(VREG)에 대한 제1 발진 제어 신호(VCP)와 제2 발진 제어 신호(VCI)의 각각의 기여분을 조절할 수 있다. 따라서 전압제어 발진기(300)의 이득을 2N 개의 조합의 제1 발진 제어 신호(VCP)에 의한 이득과 제2 발진 제어 신호(VCI)에 의한 이득으로 나누어 조절할 수 있다. 따라서 전압 제어 발진기의 이득을 줄일 수 있어 지터 특성이 좋아진다.
도 6에서는 제1 입력단(430)을 구성하는 트랜지스터들의 크기를 일정한 비율로 증가하도록 구성하였다. 하지만 제2 입력단(420)을 구성하는 트랜지스터들의 크기를 일정한 비율로 증가하도록 구성할 수도 있고, 제1 입력단(430)과 제2 입력단(420)을 구성하는 트랜지스터들의 크기를 각각 일정한 비율로 증가하도록 구성할 수도 있다.
도 7a는 본 발명의 다른 실시예에 따른 위상고정루프 회로의 일부를 나타내는 회로도이다.
도 7a의 위상고정루프 회로는 도 3의 위상고정루프 회로(200)와는 제어부(457)를 더 포함하고 전압제어발진기(450)의 구성에 있어서 차이가 있다.
도 7b는 도 7a의 위상고정루프 회로에서 전압제어발진기(450)를 상세히 나타낸 회로도이다.
이하 도 3, 도 7a 및 도 7b를 참조하여 본 발명의 다른 실시예에 따른 위상고정루프 회로에 대하여 상세히 설명한다. 이 설명에서 도 3의 위상고정루프 회로(200)와 동일한 구성요소에 대하여는 동일한 참조번호를 사용하고 동일할 구성요소에 대한 설명은 생략될 수 있다.
도 3, 도 7a 및 도 7b를 참조하면 위상고정루프 회로는 전압제어발진기(405), 위상/주파수 검출기(210), 제1 신호 경로(212), 제2 신호 경로(214) 및 제어부(457)를 포함한다.
전압제어 발진기(405)는 제1 동작 모드에서는 디지털 제어 신호에 기초한 제1 발진 제어 신호(VCRS)에 응답하여 코어스 튜닝(coarse tuning)을 수행하고, 제2 동작 모드에서는 제2 발진 제어 신호(VCP) 및 제3 발진 제어 신호(VCI)에 응답하여 파인 튜닝(fine tuning)을 수행하여 기준 신호(FREF)를 추종하는 출력 신호(FOUT)를 생성한다. 위상 주파수 검출기(210)는 기준 신호(FREF)와 출력 신호(FOUT) 사이의 위상차 및 주파수차에 기초하여 업/다운(UP/DN) 신호를 발생한다. 제1 신호 경로(212)는 업/다운 신호(UP/DN) 신호에 비례하는 제2 발진 제어 신호(VCP)를 전압 제어 발진기(300)에 제공한다. 제2 신호 경로(214)는 업/다운 신호의 적분 함수로 나타나는 제3 발진 제어 신호(VCI)를 전압 제어 발진기(405)에 제공한다. 제어부(457)는 제1 발진 제어 신호(VCRS)를 전압 제어 발진기(405)에 제공한다. 본 발명의 다른 실시예에 따른 위상고정루프 회로는 위상고정루프가 동작하기 전인 제1 동작 모드에서는 1 발진 제어 신호(VCRS)로 조정 전압 신호(VREG)를 조절하고 위상고정루프가 동작하는 제2 동작모드에서는 제2 발진 제어 신호(VCP)와 제3 발진 제어 신호(VCI)에 의하여 조정 전압 신호(VREG)를 조절한다. 따라서 제2 발진 제어 신호(VCP)와 제3 발진 제어 신호(VCI)에 의하여 조정 전압 신호(VREG)를 조절해야 하는 범위가 줄어들어 전압제어 발진기(405)의 게인을 줄일 수 있게 된다.
도 7a를 참조하면, 제어부(457)는 교정 로직 회로(462) 및 디지털-아날로그 변환기(461)를 포함한다. 제어부(462)는 출력 신호(FOUT)의 목표 주파수에 따른 비트를 가지는 디지털 제어 신호를 제공한다. 디지털-아날로그 변환기(461)는 디지털 제어 신호를 디지털-아날로그 변환하여 제1 발진 신호(VCRS)로 제공한다.
도 7a 및 도 7b를 참조하면, 전압 제어 발진기(405)는 증폭기(455)와 트랜지스터(320)를 구비하는 전압 레귤레이터(455)와 지연부(330)를 포함한다. 전압 레귤레이터(455)는 제1 동작 모드에서는 제1 발진 제어 신호(VCRS)에 기초하여 제1 발진 제어 신호(VCRS)를 추종하고, 제2 동작모드에서는 제2 발진 제어 신호(VCP)와 제3 발진 제어 신호(VCI)에 기초하여, 제2 발진 제어 신호(VCP)와 제3 발진 제어 신호(VCI)의 일정한 비율의 조합으로 나타나는 조정전압신호(VREG)를 제공한다. 전압 레귤레이터(455)는 조정 전압 신호(VREG)를 피드백받는다. 지연부(330)는 조정 전압 신호(VREG)의 전압 레벨에 따라 주파수가 변하는 출력 신호(FOUT)를 생성한다.
전압 레귤레이터(455)는 증폭기(460) 및 트랜지스터(320)를 포함한다. 증폭기(460)는 제1 동작 모드에서는 제1 발진 제어 신호(VCRS) 및 조정 전압 신호(VREG)에 기초하고, 제2 동작 모드에서는 제2 발진 제어 신호(VCP), 제3 발진 제어 신호(VCI) 및 조정 전압 신호(VREG)에 기초하여 전압 제어 신호(VC)를 제공한다. 트랜지스터(320)는 전원 전압(VDD)에 연결되고, 게이트로 인가되는 전압 제어 신호(VC)에 응답하여 조정 전압 신호(VREG)를 지연부(330)에 제공한다. 지연부(30)는 조정 전압 신호(VREG)를 제공받아 조정 전압 신호(VREG)의 전압 레벨에 따라 주파수가 변화하는 출력 신호(FOUT)를 생성한다.
증폭기(460)는 전류 미러부(461), 제1 입력단(470), 제2 입력단(480) 및 제3 입력단(490)을 포함한다. 전류 미러부(461)는 전원 전압(VDD)에 연결되고, 서로 미 러 형태로 연결되는 제1 및 제2 피모스 트랜지스터들(463, 465)를 포함한다.
제1 입력단(460)은 제1 및 제2 노드(N1, N2)에서 전류 미러부(461)에 연결되고 제1 내지 제3 엔모스 트랜지스터들(471, 473, 475)을 포함하여 구성된다. 제1 엔모스 트랜지스터(471)의 드레인은 제1 노드(N1)에 연결되고 게이트에는 제1 발진 제어 신호(VCRS)가 인가된다. 제2 엔모스 트랜지스터(473)의 드레인은 제2 노드(N2)에 연결되고 게이트에는 조정 전압 신호(VREG)가 피드백되어 인가된다. 제3 엔모스 트랜지스터(475)의 드레인은 제1 공통 노드(N1)에서 제1 및 제2 엔모스 트랜지스터들(471, 4733)의 소스에 공통으로 연결되고 게이트로는 바이어스(VB) 전압을 인가받아 제1 바이어스 전류(IB1)를 제1 공통 노드(N1)로 제공하고, 소스는 접지에 연결된다. 여기서 제3 엔모스 트랜지스터(475)는 제1 전류원으로서 동작하고 제1 바이어스 전류(IB1)의 크기는 제3 엔모스 트랜지스터(475)의 크기, 즉 채널 폭/채널 길이에 의하여 결정된다.
제2 입력단(480)은 제1 노드(N1) 및 제2 노드(N2)에서 전류 미러부(461)와 연결되고, 제4 내지 제6 엔모스 트랜지스터들(481, 483, 485)을 포함하여 구성된다. 제4 엔모스 트랜지스터(481)의 드레인은 제1 노드(N1)에 연결되고 게이트에는 제2 발진 제어 신호(VCP)가 인가된다. 제5 엔모스 트랜지스터(483)의 드레인은 제2 노드(N2)에 연결되고 게이트에는 조정 전압 신호(VREG)가 피드백되어 인가된다. 제6 엔모스 트랜지스터(485)의 드레인은 제1 공통 노드(N1)에서 제4 및 제5 엔모스 트랜지스터들(481, 473)의 소스에 공통으로 연결되고 게이트로는 바이어스(VB) 전압을 인가받아 제2 바이어스 전류(IB2)를 제2 공통 노드(N2)로 제공하고, 소스는 접지에 연결된다. 여기서 제6 엔모스 트랜지스터(485)는 제3 전류원으로서 동작하고 제2 바이어스 전류(IB2)의 크기는 제6 엔모스 트랜지스터(485)의 크기, 즉 채널 폭/채널 길이에 의하여 결정된다.
제3 입력단(490)은 제1 노드(N1) 및 제2 노드(N2)에서 전류 미러부(461)와 연결되고, 제7 내지 제9 엔모스 트랜지스터들(491, 493, 495)을 포함하여 구성된다. 제7 엔모스 트랜지스터(491)의 드레인은 제1 노드(N1)에 연결되고 게이트에는 제3 발진 제어 신호(VCI)가 인가된다. 제8 엔모스 트랜지스터(493)의 드레인은 제2 노드(N2)에 연결되고 게이트에는 조정 전압 신호(VREG)가 피드백되어 인가된다. 제9 엔모스 트랜지스터(495)의 드레인은 제1 공통 노드(N1)에서 제8 및 제9 엔모스 트랜지스터들(491, 493)의 소스에 공통으로 연결되고 게이트로는 바이어스(VB) 전압을 인가받아 제3 바이어스 전류(IB3)를 제3 공통 노드(N2)로 제공하고, 소스는 접지에 연결된다. 여기서 제9 엔모스 트랜지스터(495)는 제3 전류원으로서 동작하고 제3 바이어스 전류(IB3)의 크기는 제9 엔모스 트랜지스터(495)의 크기, 즉 채널 폭/채널 길이에 의하여 결정된다.
제1 입력단(470)은 제1 동작 모드에서 전압 제어 신호(VC)를 제공한다. 제2 입력단(480)은 제2 동작 모드에서 제2 발진 제어 신호(VCP)의 조정 전압 신호(VREG)에 대한 제1 기여분을 조절한다. 제3 입력단(490)은 제2 동작 모드에서 제3 발진 신호(VCI)의 조정 전압 신호(VREG)에 대한 제2 기여분을 조절한다.
도 2 및 도 4를 참조한 설명에서와 유사하게, 제1 내지 제3 입력단(470, 480, 490)에 포함되는 전류원 역할을 하는 제3, 제7 및 제 9 트랜지스터들(475, 485, 495)의 크기를 조절하여 제1 동작 모드에서 전압 제어 신호(VC)의 크기와 제2 동작 모드에서 제1 기여분과 제2 기여분을 조절할 수 있다. 또한 제1 내지 제3 입력단(470, 480, 490)에 포함되는 트랜지스터들의 크기를 조절하여서도 1 동작 모드에서 전압 제어 신호(VC)의 크기와 제2 동작 모드에서 제1 기여분과 제2 기여분을 조절할 수 있다. 예를 들어, 제2 입력단(480)에 포함되는 제4 내지 제6 엔모스 트랜지스터들(481, 483, 485)의 크기가 각각 Wn1, Wn1, Wn0라 하면, 제3 입력단(490)에 포함되는 7 내지 제9 트랜지스터들(491, 493, 495)의 크기를 각각 N*Wn1, N*Wn1, N*Wn0로 하고, 제1 입력단(470)에 포함되는 제1 내지 제3 엔모스 트랜지스터들(471, 473, 479)의 크기를 각각 M*Wn1, M*Wn1, M*Wn0으로 할 수 있다. 여기서 1<N<M의 관계가 성립한다. 이렇게 되면 제1 동작 모드에서는 제1 발진 제어 신호(VCRS)에 의하여 출력 신호(FOUT)의 목표 주파수의 대부분을 튜닝하게 된다. 제2 동작 모드에서는 출력 신호(FOUT)의 목표 주파수에서 제1 발진 제어 신호(VCRS)가 담당하지 않은 나머지 부분을 제2 발진 제어 신호(VCP)와 제3 발진 제어 신호(VCI)가 1:N의 비율로 담당하게 되어 전압 제어 발진기(455)의 게인이 상당히 줄어들게 되어 지터 특성이 좋아진다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 전압 제어 발진기의 게인을 비교하기 위한 시뮬레이션도이다.
도 8b는 본 발명의 일 실시예에 따른 도 3 내지 도 5의 전압 제어 발진기의 V-F 곡선을 나타내고, 도 8a는 도 8b와 비교하기 위한 것으로 도 3 내지 도 5에서 신호 경로가 하나인 경우(즉 전압 제어 발진기(300)가 하나의 발진 제어 신호만을 수신하는 경우)의 전압 제어 발진기의 V-F 곡선을 나타낸다. 도 3내지 도 5에서 제1 입력단(360)과 제2 입력단(370)에 포함되는 트랜지스터들의 크기의 비를 1:4로 하고 시뮬레이션하였다.
도 8a 및 도 8b를 참조한 경우, 신호 경로가 하나인 경우는 VCO 게인은(Kvco_vctl) 약 4.6 GHz/V로 나타났고, 본 발명의 실시예에 따른 신호 경로가 두 개인 경우는 제1 발진 제어 신호(VCP)에 의한 VCO 게인(Kvco_vcp)가 약 0.91 GHz/V, 제2 발진 제어 신호(VCI)에 의한 VCO 게인(Kvco_vci)이 약 3.7 GHz/V로 나타났다. 여기서 Kvco_vctl = 1/5*Kvco_vcp + 4/5*Kvco_vci의 관계가 성립함을 알 수 있다. 따라서 실효 VCO 게인이 1/5 만큼 줄어든 것을 알 수 있다.
도 2 및 도 7a의 위상고정루프 회로에서 위상/주파수 검출기에 인가되는 출력신호(FOUT)는 분주기를 거친 분주된 출력 신호일 수도 있다.
본 발명의 실시예들에 따른 위상고정루프 회로들은 클럭 발생기에 적용될 수 있다.
도 9는 본 발명의 일 실시예에 따른 클럭 발생기를 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 클럭 발생기(500)는 위상고정루프(510), 선택부(520), 분주부(530) 및 시그마-델타 변조기(540)를 포함한다. 위상고정루프(510)는 기준 신호(FREF)로부터 일정한 위상차이를 가지는 복수의 출력 신호들(FOUT1, FOUT2, ...,FOUTN)을 생성한다. 선택부(520)는 복수의 선택신호들(SEL)에 응답하여 복수의 출력 신호들(FOUT1, FOUT2, ...,FOUTN)중 하나를 선택하여 선택 출력 신호(SFOUT)로 출력한다. 선택부(520)는 복수의 선택신호들(SEL) 중 적어도 두 개의 인접한 선택 신호들의 동시 천이를 방지한다. 이에 대하여는 후술한다. 분주부(530)는 선택 출력 신호(SFOUT)의 주파수를 분주시킨 제1 피드백 신호(FDB1)를 위상 고정 루프(510)로 제공한다. 시그마-델타 변조기(540)는 기준 신호(FREF)의 주파수의 R(자연수) 배의 주파수를 가지는 제2 피드백 신호에 동기되어 동작하고, 제어신호(C)에 응답하여 복수의 선택 신호(SEL)를 발생한다.
도 9의 클럭 발생기(500)는 선택부(520)가 출력 신호들(FOUT1, FOUT2, ...,FOUTN) 중에서 하나를 선택하는 속도를 기준 신호(FREF)의 주파수보다 더 빠르게 하여, 출력 신호들(FOUT1, FOUT2, ...,FOUTN)을 순차적으로 선택할 수 있다.
도 10a는 선택부(520)의 일부를 나타낸다.
도 10a를 참조하면, 선택부(520)는 슈미트 트리거 회로들(521, 524), 전송 게이트들(522, 525) 및 인버터들(523, 526, 527, 528)을 포함하여 구성될 수 있다. 도 10에서는 인접한 두 개의 출력 신호들(FOUT[k], FOUT[K+1])과 인접한 두 개의 선택 신호들(SEL[k], SEL[k+1])이 도시되어 있다. 선택 신호들(SEL[k], SEL[k+1])이 슈미트 트리거 회로(521, 524)와 인버트들(523, 526)을 통과하면 중간 선택 신호들(SEL′[k], SEL′[k+1])이 된다. 이 중간 중간 선택 신호들(SEL′[k], SEL′[k+1])과 선택 신호들(SEL[k], SEL[k+1])이 전송 게이트들(522, 525)에 인가되고, 출력 신호들(FOUT[k], FOUT[K+1])이 인버터들(527, 528)을 거쳐 선택 출력 신호(SFOUT)로 제공된다. 따라서 선택 신호들(SEL[k], SEL[k+1])이 동시에 천이하여도 중간 선택 신호들(SEL′[k], SEL′[k+1])이 동시에 켜지는 구간을 가지기 때문에 출력 신호들(FOUT1, FOUT2, ...,FOUTN)이 이음매없이(seamless) 선택 출력 신 호(SFOUT)로 제공될 수 있다.
도 10b는 선택부(520)의 동작을 나타내는 타이밍 다이어그램이다.
도 10b를 참조하면, 선택 신호들(SEL[k], SEL[k+1])이 동시에 천이하여도 중간 선택 신호들(SEL′[k], SEL′[k+1])이 동시에 켜지는 구간을 가지기 때문에 출력 신호들(FOUT1, FOUT2, ...,FOUTN)이 이음매없이(seamless) 선택 출력 신호(SFOUT)로 제공되는 것을 알 수 있다.
도 11a 도 10a의 반-슈미트 트리거 회로(521)를 나타내는 회로도이고 도 11b는 선택 신호들의 동작을 나타내는 타이밍도이다.
도 11a를 참조하면, 반-슈미트 트리거(521)는 캐스케이드 연결된 피모스 트랜지스터들(MP1, MP2)과 엔모스 트랜지스터들(MN1, MN2)와 엔모스 트랜지스터들(MN1, MN2)의 사이와 전원 전압(VDD)에 연결된 엔모스 트랜지스터(MN3)로 구성된다. 캐스케이드 연결된 피모스 트랜지스터들(MP1, MP2)과 엔모스 트랜지스터들(MN1, MN2)의 게이트들에는 입력신호(IN)가 인가되고, 피모스 트랜지스터들(MP1, MP2)과 엔모스 트랜지스터들(MN1, MN2)이 연결되는 지점에서 출력 신호(OUT)가 제공되며 이 출력 신호(OUT)는 엔모스 트랜지스터(MN3)의 게이트로 인가된다.
도 11b를 참조하면, 연속하는 선택 신호들 (SEL[k-1], SEL[k], SEL[k+1]) 반-슈미트 트리거(521)와 인버터(523)를 거치면, 인버터(523)에서의 지연으로 인하여 동시에 천이하지 않는 중간 선택 신호들(SEL′[k-1] SEL′[k], SEL′[k+1])이 됨을 알 수 있다. 즉 본 발명의 클럭 생성기(500)에 포함되는 선택부(520)에서는 반-슈미트 트리거와 인버터를 이용하여 출력 신호들(FOUT1, FOUT2, ...,FOUTN)이 이음매 없이(seamless) 선택 출력 신호(SFOUT)로 제공되므로 이를 혼합 멀티플렉서(blending multiplexer)라 하기도 한다.
다시 도 9를 참조하면, 분주부(530)는 선택부(520)의 출력 신호의 주파수를 분주시키기 위하여 서로 직렬 연결되는 제1 분주기(531) 및 제2 분주기(532)를 포함한다. 제1 분주기(531) 및 제2 분주기(532)의 각각의 분주비의 곱이 K 이며 제2 피드백 신호(FDB2)는 제1 분주기(531)의 출력 신호이다. 제1 분주기(531)의 분주비는 M(자연수)이다. 제2 분주기(532)는 제1 분주기(531)의 출력 신호의 주파수를 분주시키며 분주비가 R(자연수)이다. 분주부(430) 전체의 분주비인 K는 R과 M의 곱이다.
시그마-델타 변조기(540)를 동작시키는 제2 피드백 신호(FDB2)는 제1 분주기(531)의 출력이다. 즉 제2 피드백 신호(FDB2)는 위상/주파수 검출기(511)로 인가되는 제1 피드백 신호(FDB1)의 R 배의 주파수를 가진다. 제1 피드백 신호(FDB1)는 기준 신호(FREF)와 동일한 위상을 가지도록 제어되므로 결국 제2 피드백 신호(FDB2)는 기준 신호(FREF)의 주파수의 R 배의 주파수를 가진다. 그러므로 도 9의 클럭 발생기(500)는 선택부(520)가 출력 신호들(FOUT1, FOUT2, ...,FOUTN) 중에서 하나를 선택하는 속도를 기준 신호(FREF)의 주파수보다 더 빠르게 하여, 출력 신호들(FOUT1, FOUT2, ...,FOUTN)을 순차적으로 선택할 수 있다.
본 발명의 일 실시예에 따른 클럭 생성기(500)는 HDMI(high definition multimedia inferface) 송수신기와 같은 멀티미디어 시스템에서 여러 가지 클럭들을 생성하는데 이용될 수 있다.
도 12는 본 발명의 일 실시예에 따른 HDMI 송신기의 physical layer( 물리계층 이하 파이)를 포함하는 SoC(system on chip)를 나타낸다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 HDMI 송신기의 파이(605)는 픽셀 클럭 생성기(610), 클럭 체배부(620), 정렬부(630) 및 직렬화기/드라이버(640)를 포함한다.
픽셀 클럭 생성기(610)는 기준 클럭 신호(CLKREF)에 기초하여 픽셀 클럭 신호(PIXEL CLOCK)를 생성한다. 클럭 체배부(620)는 픽셀 클럭 신호(PIXEL CLOCK)를 체배하여 픽셀 클럭 신호(PIXEL CLOCK)의 주파수를 높여 TMDS(transistion minized differential signaling) 클럭 신호(TMDS CLOCK)로 제공한다. 픽셀 클럭 신호(PIXEL CLOCK)는 비디오 프로세서(650)에 제공되고 비디오 프로세서(650)는 영상 소스에 해당하는 픽셀 데이터(PIXEL DATA) 픽셀 클럭(PIXEL CLOCK)의 주파수로 링크 레이어(660)에 제공한다. 링크 레이어(660)는 픽셀 데이터(PIXEL DATA)와 TMDS 클럭 신호(TMDS CLOCK)를 수신하고, 픽셀 데이터(PIXEL DATA)를 인코딩하고 패킷화하여 TMDS 클럭 신호(TMDS CLOCK) 이상의 주파수를 가지는 링크 클럭 신호(LINK CLOK)에 동기되어 픽셀 데이터(PIXEL DATA)가 인코딩되고 패킷화된 링크 데이터(LINK DATA)를 정렬부(630)에 제공한다. 정렬부(630)는 수신된 링크 데이터(LINK DATA)를 TMDS 클럭 신호(TMDS CLOCK)에 동기되어 정렬하고, 정렬된 링크 데이터(LINK DATA)를 직렬화기/드라이버(640)에 제공한다. 직렬화기/드라이버(640)는 정렬된 링크 데이터(LINK DATA)와 TMDS 클럭 신호(TMDS CLOCK)를 수신하여 정렬된 링크 데이터(LINK DATA)를 직렬화하고 3개의 채널로 TMDS 데이터(TMDA DATA)를 제 공하고 하나의 채널로 TMDS 클럭 신호(TMDS CLOCK)를 제공한다.
픽셀 클럭 생성기(610)는 도 9의 클럭 생성기(500)의 구성을 그대로 이용할 수 있다. 클럭 체배부(620)는 도 9의 클럭 생성기(500)에서 시그마-델타 변조기(540)를 포함하지 않는 구성을 이용할 수 있다. 따라서 TMDS 클럭 신호(TMDS CLOCK)의 주파수가 픽셀 클럭 신호(PIXEL CLOCK)의 주파수보다 높다. 픽셀 클럭 생성기(610) 및 클럭 체배부(620)의 동작 및 구성에 대한 설명은 도 도 9를 참조한 클럭 생성기(500)에 대한 설명과 유사하므로 생략한다.
도 13a 및 도 13b는 도 12의 HDMI 송신기의 파이(605)의 TMDS 클럭 과 TMDS 데이터의 지터를 나타낸다.
도 13a 및 도 13b는 3.4Gbps의 전송률에서의 측정된 TMDS 클럭 과 TMDS 데이터의 지터를 나타낸다.
도 13a 및 도 13b를 참조하면, TMDS 클럭의 지터는 28ps 피크-투-피크(peak-to-peak) 값을 나타내었고, TMDS 데이터의 지터는 34ps 피크-투-피크 값을 나타내었다.
도 14a는 TMDS 데이터의 아이 다이어그램을 나타내고 도 14b는 TMDS 클럭 신호의 주파수를 나타낸다.
도 14a는 59.94Hz 모드에서 1080p/16bit 데이터의 아이 다이어그램을 나타내고, 도 14b는 297MHz에서 합성된 TMDS 클럭 신호의 주파수를 나타낸다.
도 14a 및 14b를 참조하면, 아이 다이어그램에서 컴플라이언스 마스크에서 마크스 터치가 발생하지 않고, TMDS 클럭 신호에서 미싱 에지(missing edge)가 발 생하지 않음을 알 수 있다.
본 발명에 따르면, 위상고정루프 회로에서 전압 제어 발진기를 독립된 경로의 발진 제어 신호로 제어함으로써 위상고정루프 회로의 지터 특성을 향상시키고, 전압 제어 발진기의 게인을 분리하여 조절할 수 있다. 또한 HDMI의 송신기의 파이에서 이러한 위상고정루프를 이용한 클럭 발생기를 채용하여 지터 특성을 향상시키고, 블렌딩 멀티플렉서를 이용하여 HDMI의 송신기의 파이에 사용되는 클럭 신호들의 미싱 에지를 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 전압 제어 발진기를 나타낸다.
도 2는 도 1의 전압제어발진기에서 증폭기를 상세히 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 위상고정루프 회로를 나타내는 회로도이다.
도 4는 도 3에서 증폭기가 상세히 도시된 전압 레귤레이터를 나타내는 회로도이다.
도 5는 도 4의 전류원들을 나타낸다.
도 6은 본 발명의 다른 실시예에 따른 도 3의 증폭기를 나타내는 회로도이다.
도 7a는 본 발명의 다른 실시예에 따른 위상고정루프 회로의 일부를 나타내는 회로도이다.
도 7b는 도 7a의 위상고정루프 회로에서 전압제어발진기를 상세히 나타낸 회로도이다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 전압 제어 발진기의 게인을 비교하기 위한 시뮬레이션도이다.
도 9는 본 발명의 일 실시예에 따른 클럭 발생기를 나타내는 블록도이다.
도 10a는 도 9의 선택부의 일부를 나타낸다.
도 10b는 선택부의 동작을 나타내는 타이밍 다이어그램이다.
도 11a 도 10a의 반-슈미트 트리거를 나타내는 회로도이고 도 11b는 선택 신 호들의 동작을 나타내는 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 HDMI 송신기의 PHY를 포함하는 SoC를 나타낸다.
도 13a 및 도 13b는 도 12의 HDMI 송신기의 파이의 TMDS 클럭 과 TMDS 데이터의 지터를 나타낸다.
도 14a는 TMDS 데이터의 아이 다이어그램을 나타내고 도 14b는 TMDS 클럭 신호의 주파수를 나타낸다.

Claims (35)

  1. 제1 발진 제어 신호와 제2 발진 제어 신호를 독립적으로 수신하고, 상기 제1 발진 제어 신호와 상기 제2 발진 제어 신호의 일정한 비율의 조합으로 나타나는 조정 전압 신호를 제공하며, 상기 조정 전압 신호를 피드백 받는 전압 레귤레이터; 및
    상기 조정 전압 신호에 응답하여 주파수가 변화하는 출력 신호를 생성하는 지연부를 포함하고,
    상기 전압 레귤레이터는,
    상기 제1 발진제어신호와 상기 제2 발진 제어 신호 및 상기 조정 전압 신호에 기초하여 전압 제어 신호를 제공하는 증폭기; 및
    전원 전압에 연결되고 상기 전압 제어 신호에 응답하여 상기 조정 전압 신호를 제공하는 트랜지스터를 포함하고,
    상기 증폭기는,
    상기 전원 전압에 연결되고 제1 피모스 트랜지스터와 제2 피모스 트랜지스터를 포함하는 전류 미러부;
    상기 전류 미러부와 제1 노드 및 제2 노드에서 연결되고, 상기 제1 발진 제어 신호, 상기 조정 전압 신호 및 바이어스 전압을 수신하여 상기 제1 발진제어 신호의 상기 조정 전압 신호에 대한 제1 기여분을 조절하는 제1 입력단; 및
    상기 전류 미러부와 상기 제1 노드 및 상기 제2 노드에서 연결되고, 상기 제2 발진 제어 신호, 상기 조정 전압 신호 및 상기 바이어스 전압을 수신하여 상기 제2 발진 제어 신호의 상기 조정 전압 신호에 대한 제2 기여분을 조절하는 제2 입력단을 포함하고,
    상기 제1 노드에서 상기 전압 제어 신호가 제공되는 전압 제어 발진기(Voltage controlled Oscillator; VCO).
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 입력단은,
    상기 제1 노드에 드레인이 연결되고, 상기 제1 발진 제어 신호를 게이트로 인가받는 제1 엔모스 트랜지스터;
    상기 제2 노드에 드레인이 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 제2 엔모스 트랜지스터; 및
    제1 공통 노드에서 상기 제1 엔모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 소스에 공통으로 연결되고 게이트로 인가되는 상기 바이어스 전압에 응답하여 제1 크기의 제1 바이어스 전류를 상기 제1 공통 노드에 제공하는 제3 엔모스 트랜지스터로 구성되는 제1 전류원을 포함하고,
    상기 제2 입력단은,
    상기 제1 노드에 드레인이 연결되고, 상기 제2 발진 제어 신호를 게이트로 인가받는 제4 엔모스 트랜지스터;
    상기 제2 노드에 드레인이 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 제5 엔모스 트랜지스터; 및
    제2 공통 노드에서 상기 제4 엔모스 트랜지스터와 상기 제5 엔모스 트랜지스터의 소스에 공통으로 연결되고 게이트로 인가되는 상기 바이어스 전압에 응답하여 제2 크기의 제2 바이어스 전류를 상기 제2 공통 노드에 제공하는 제6 엔모스 트랜지스터로 구성되는 제2 전류원을 포함하는 것을 특징으로 하는 전압제어 발진기.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 기준 신호와 출력 신호 사이의 위상차 및 주파수차에 기초하여 업/다운 신호를 발생하는 위상/주파수 검출기;
    상기 업/다운 신호에 비례하는 제1 발진 제어 신호를 제공하는 제1 신호 경로;
    상기 업/다운 신호의 적분 함수로 나타나는 제2 발진 제어 신호를 제공하는 제2 신호경로; 및
    상기 제1 발진 제어 신호와 상기 제2 발진 제어 신호를 독립적으로 수신하여 상기 제1 발진 제어 신호와 상기 제2 발진 제어 신호의 일정한 조합으로 나타나는 조정 전압 신호에 응답하여 주파수가 변화하는 상기 출력 신호를 발생시키는 전압 제어 발진기를 포함하고,
    상기 전압 제어 발진기는,
    상기 제1 발진 제어 신호와 상기 제2 발진 제어 신호를 독립적으로 수신하여 상기 조정 전압 신호를 제공하며, 상기 조정 전압 신호를 피드백받는 전압 레귤레이터; 및
    상기 조정 전압 신호에 응답하여 상기 출력 신호를 생성하는 지연부를 포함하고,
    상기 전압 레귤레이터는,
    상기 제1 발진 제어 신호와 상기 제2 발진 제어 신호 및 상기 조정 전압 신호 기초하여 전압 제어 신호를 제공하는 증폭기; 및
    전원 전압에 연결되고 상기 전압 제어 신호에 응답하여 상기 조정 전압 신호를 제공하는 트랜지스터를 포함하고,
    상기 증폭기는,
    상기 전원 전압에 연결되고 제1 피모스 트랜지스터와 제2 피모스 트랜지스터를 포함하는 전류 미러부;
    상기 전류 미러부와 제1 노드 및 제2 노드에서 연결되고, 상기 제1 발진제어 신호, 상기 조정 전압 신호 및 바이어스 전압을 수신하여 상기 제1 발진 제어 신호의 상기 조정 전압 신호에 대한 제1 기여분을 조절하는 제1 입력단; 및
    상기 전류 미러부와 상기 제1 노드 및 상기 제2 노드에서 연결되고, 상기 제2 발진 제어 신호, 상기 조정 전압 신호 및 상기 바이어스 전압을 수신하여 상기 제2 발진 제어 신호의 상기 조정 전압 신호에 대한 제2 기여분을 조절하는 제2 입력단을 포함하고,
    상기 제1 노드에서 상기 전압 제어 신호가 제공되는 위상고정루프 회로.
  9. 제8항에 있어서,
    상기 제1 신호 경로는
    상기 업/다운 신호에 응답하여 변화하는 제1 전압 신호를 발생시키는 제1 차지 펌프; 및
    상기 제1 전압 신호를 필터링하여 상기 제1 발진 제어 신호를 발생시키는 제1 루프 필터를 포함하고,
    상기 제2 신호 경로는
    상기 업/다운 신호에 응답하여 변화하는 제2 전압 신호를 발생시키는 제2 차지 펌프; 및
    상기 제2 전압 신호를 필터링하여 상기 제2 발진 제어 신호를 발생시키는 제2 루프 필터를 포함하는 것을 특징으로 하는 위상고정루프 회로.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제8항에 있어서,
    상기 제1 입력단은,
    상기 제1 노드에 드레인이 연결되고, 상기 제1 발진 제어 신호를 게이트로 인가받는 제1 엔모스 트랜지스터;
    상기 제2 노드에 드레인이 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 제2 엔모스 트랜지스터; 및
    제1 공통 노드에서 상기 제1 엔모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 소스에 공통으로 연결되고 게이트로 인가되는 상기 바이어스 전압에 응답하여 제1 크기의 제1 바이어스 전류를 상기 제1 공통 노드에 제공하는 제3 엔모스 트랜지스터로 구성되는 제1 전류원을 포함하고,
    상기 제2 입력단은,
    상기 제1 노드에 드레인이 연결되고, 상기 제2 발진 제어 신호를 게이트로 인가받는 제4 엔모스 트랜지스터;
    상기 제2 노드에 드레인이 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 제5 엔모스 트랜지스터; 및
    제2 공통 노드에서 상기 제4 엔모스 트랜지스터와 상기 제5 엔모스 트랜지스터의 소스에 공통으로 연결되고 게이트로 인가되는 상기 바이어스 전압에 응답하여 제2 크기의 제2 바이어스 전류를 상기 제2 공통 노드에 제공하는 제6 엔모스 트랜지스터로 구성되는 제2 전류원을 포함하는 것을 특징으로 하는 위상고정루프 회로.
  15. 삭제
  16. 삭제
  17. 제14항에 있어서, 상기 제1 기여분과 상기 제2 기여분은 각각 상기 제1 내지 제3 엔모스 트랜지스터들의 크기와 상기 제4 내지 제6 엔모스 트랜지스터들의 크기에 의하여 결정되는 것을 특징으로 하는 위상고정루프 회로.
  18. 제17항에 있어서, 상기 제1 엔모스 트랜지스터와 상기 제2 엔모스 트랜지스터는 동일한 크기를 갖으며, 상기 제4 엔모스 트랜지스터와 상기 제5 엔모스 트랜지스터의 크기는 각각 상기 제1 엔모스 트랜지스터와 상기 제4 엔모스 트랜지스터의 크기의 N (N은 2이상의 자연수)배이고, 상기 제6 엔모스 트랜지스터의 크기는 상기 제3 엔모스 트랜지스터의 크기의 N 배인 것을 특징으로 하는 위상고정루프 회로.
  19. 제18항에 있어서, 상기 제1 발진 제어 신호(VCP)과 상기 제2 발진 제어 신호(VCI)와 상기 조정 전압 신호(VREG) 사이에는,
    VREG = VCP *1/(N+1) + VCI*N/(N+1)의 관계가 성립하는 것을 특징으로 하는 위상고정루프 회로.
  20. 제8항에 있어서,
    상기 제1 입력단은
    각각의 드레인이 상기 제1 노드에 연결되고, 상기 제1 발진 제어 신호을 각각의 게이트로 인가받는 복수의 제1 엔모스 트랜지스터들;
    각각의 드레인이 상기 제2 노드에 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 복수의 제2 엔모스 트랜지스터들; 및
    각각의 공통노드에서 상기 제1 엔모스 트랜지스터들과 상기 제2 엔모스 트랜지스터들의 각각의 소스에 공통으로 연결되고, 각각의 게이트로 인가되는 상기 바이어스 전압에 응답하여 일정한 비율로 증가하는 크기를 갖는 복수의 제1 바이어스 전류들을 상기 각각의 공통노드에 선택적으로 제공하는 복수의 제3 엔모스 트랜지스터들을 포함하고,
    상기 제2 입력단은,
    상기 제1 노드에 드레인이 연결되고, 상기 제2 발진제어 신호를 게이트로 인가받는 제4 엔모스 트랜지스터;
    상기 제2 노드에 드레인이 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 제5 엔모스 트랜지스터; 및
    제2 공통 노드에서 상기 제4 엔모스 트랜지스터와 상기 제5 엔모스 트랜지스터의 소스에 공통으로 연결되고 게이트로 인가되는 상기 바이어스 전압에 응답하여 제2 크기의 제2 바이어스 전류를 상기 제2 공통 노드에 제공하는 제6 엔모스 트랜지스터로 구성되는 제2 전류원을 포함하는 것을 특징으로 하는 위상고정루프 회로.
  21. 삭제
  22. 제8항에 있어서,
    상기 제1 입력단은,
    상기 제1 노드에 드레인이 연결되고, 상기 제1 발진 제어 신호를 게이트로 인가받는 제1 엔모스 트랜지스터;
    상기 제2 노드에 드레인이 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 제2 엔모스 트랜지스터; 및
    제1 공통 노드에서 상기 제1 엔모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 소스에 공통으로 연결되고 게이트로 인가되는 상기 바이어스 전압에 응답하여 제1 크기의 제1 바이어스 전류를 상기 제1 공통 노드에 제공하는 제3 엔모스 트랜지스터로 구성되는 제1 전류원을 포함하고,
    상기 제2 입력단은,
    각각의 드레인이 상기 제1 노드에 연결되고, 상기 제2 발진 제어 신호을 각각의 게이트로 인가받는 복수의 제4 엔모스 트랜지스터들;
    각각의 드레인이 상기 제2 노드에 연결되고, 상기 조정 전압 신호를 게이트로 인가받는 복수의 제5 엔모스 트랜지스터들; 및
    각각의 공통노드에서 상기 제4 엔모스 트랜지스터들과 상기 제5 엔모스 트랜지스터들의 각각의 소스에 공통으로 연결되고, 각각의 게이트로 인가되는 상기 바이어스 전압에 응답하여 일정한 비율로 증가하는 크기를 갖는 복수의 제2 바이어스 전류들을 상기 각각의 공통노드에 선택적으로 제공하는 복수의 제6 엔모스 트랜지스터들을 포함하는 것을 특징으로 하는 위상고정루프 회로.
  23. 제1 동작 모드에서는 디지털 제어 신호에 기초한 제1 발진 제어 신호에 응답하여 코어스 튜닝(coarse tuning)을 수행하고, 제2 동작 모드에서는 제2 발진 제어 신호 및 제3 발진 제어 신호에 응답하여 파인 튜닝(fine tuning)을 수행하여 기준 신호를 추종하는 출력 신호를 생성하는 전압 제어 발진기;
    상기 기준 신호와 상기 출력 신호의 위상차 및 주파수차에 기초하여 업/다운 신호를 발생시키는 위상/주파수 검출기;
    상기 업 신호/다운 신호에 비례하는 상기 제2 발진 제어 신호를 제공하는 제1 신호 경로;
    상기 업/다운 신호의 적분 함수로 나타나는 상기 제3 발진 제어 신호를 제공하는 제2 신호 경로; 및
    상기 제1 발진 제어 신호를 제공하는 제어부를 포함하고,
    상기 전압제어 발진기는,
    상기 제1 동작 모드에서는 상기 제1 발진 제어 신호에 기초하여 상기 제1 발진 제어 신호를 추종하고 상기 제2 동작 모드에서는 상기 제2 발진 제어 신호와 상기 제3 발진 제어 신호에 기초하여, 상기 제2 발진 제어 신호와 상기 제3 발진 제어 신호의 일정한 비율의 조합으로 나타나는 조정 전압 신호를 제공하며, 상기 조정 전압 신호를 피드백받는 전압 레귤레이터; 및
    상기 조정 전압 신호에 응답하여 주파수가 변화하는 상기 출력 신호를 생성하는 지연부를 포함하고,
    상기 전압 레귤레이터는,
    상기 제2 발진 제어 신호와 상기 제3 발진 제어 신호 및 상기 조정 전압 신호 기초하여 전압 제어 신호를 제공하는 증폭기; 및
    전원 전압에 연결되고 상기 전압 제어 신호에 응답하여 상기 조정 전압 신호를 제공하는 트랜지스터를 포함하고,
    상기 증폭기는,
    상기 전원 전압에 연결되고 제1 피모스 트랜지스터와 제2 피모스 트랜지스터를 포함하는 전류 미러부;
    상기 전류 미러부와 제1 노드 및 제2 노드에서 연결되고, 상기 제2 발진 제어 신호, 상기 조정 전압 신호 및 바이어스 전압을 수신하여 상기 제2 발진 제어 신호의 상기 조정 전압 신호에 대한 제1 기여분을 조절하는 제1 입력단; 및
    상기 전류 미러부와 상기 제1 노드 및 상기 제2 노드에서 연결되고, 상기 제3 발진 제어 신호, 상기 조정 전압 신호 및 상기 바이어스 전압을 수신하여 상기 제3 발진 제어 신호의 상기 조정 전압 신호에 대한 제2 기여분을 조절하는 제2 입력단을 포함하고,
    상기 제1 노드에서 상기 전압 제어 신호가 제공되는 위상고정루프 회로.
  24. 제23항에 있어서, 상기 제어부는,
    상기 출력 신호의 목표 주파수에 따른 비트를 가지는 상기 디지털 제어 신호를 제공하는 교정 로직(calibration logic) 회로; 및
    상기 디지털 제어 신호를 디지털-아날로그 변환하여 상기 제1 발진 제어 신호로 제공하는 디지털-아날로그 변환기를 포함하는 것을 특징으로 하는 위상고정루프 회로.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8063986B2 (en) * 2007-06-04 2011-11-22 Himax Technologies Limited Audio clock regenerator with precisely tracking mechanism
US8878614B2 (en) 2012-02-28 2014-11-04 Megachips Corporation Phase-locked loop
US9257994B2 (en) 2012-03-22 2016-02-09 Amr M. Lotfy Apparatus and system for digitally controlled oscillator
US8803572B2 (en) * 2012-07-12 2014-08-12 Stmicroelectronics International N.V. Phase locked loop circuit with reduced jitter
US8890626B2 (en) * 2012-08-15 2014-11-18 Taiwan Semiconductor Manufacturing Company Limited Divider-less phase locked loop (PLL)
US9099995B2 (en) * 2013-03-14 2015-08-04 Qualcomm Incorporated Ring oscillator circuit and method
US20160149566A1 (en) * 2013-06-27 2016-05-26 Emory University Devices, Methods and Computer Readable Storage Media Storing Instructions for Generating Pulse Signals
KR102101835B1 (ko) * 2013-08-30 2020-04-20 삼성전자 주식회사 픽셀 클럭 발생기, 이를 포함하는 디지털 티브이, 및 픽셀 클럭 발생 방법
KR102110157B1 (ko) * 2014-02-06 2020-05-14 삼성전자주식회사 송신기 회로 및 이를 포함하는 송수신 시스템
US9294104B2 (en) * 2014-07-16 2016-03-22 Intel Corporation Phase-locked loop circuit with improved performance
KR102349418B1 (ko) 2015-08-31 2022-01-10 삼성전자 주식회사 기준전류 발생회로 및 기준전류 발생회로를 포함하는 전자 장치
RU2614570C1 (ru) * 2016-01-19 2017-03-28 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Омский государственный технический университет" Транзисторный генератор
TWI668965B (zh) 2018-06-05 2019-08-11 円星科技股份有限公司 時脈產生電路及時脈產生方法
CN110635789B (zh) * 2018-06-25 2023-08-01 瑞昱半导体股份有限公司 时钟调整电路及时钟调整方法
EP4106205A4 (en) * 2020-03-03 2023-04-19 Huawei Technologies Co., Ltd. PHASE LOCKED CIRCUIT
KR102575233B1 (ko) * 2021-07-08 2023-09-06 주식회사 에이디엠 실시간 송수신 시스템

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668505A (en) 1996-03-13 1997-09-16 Symbol Technologies, Inc. Ring oscillator having two rings whose outputs are combined
JPH09275332A (ja) 1996-04-08 1997-10-21 Mitsubishi Electric Corp 電圧制御発振回路
JPH1022794A (ja) 1996-07-01 1998-01-23 Hitachi Ltd 電流制御方式のリング発振器およびそれを用いた半導体集積回路装置
US5949289A (en) * 1997-08-15 1999-09-07 Texas Instruments Incorporated Voltage regulator circuit and phase-locked loop using same
US6084483A (en) * 1999-03-10 2000-07-04 Lexar Media, Inc. Internal oscillator circuit including a ring oscillator controlled by a voltage regulator circuit
JP3512676B2 (ja) 1999-04-30 2004-03-31 Ｎｅｃエレクトロニクス株式会社 電圧制御発振器
US6316987B1 (en) * 1999-10-22 2001-11-13 Velio Communications, Inc. Low-power low-jitter variable delay timing circuit
US6351191B1 (en) * 2000-05-31 2002-02-26 Intel Corporation Differential delay cell with common delay control and power supply
US6977558B2 (en) * 2003-08-28 2005-12-20 International Busines Machines Corporation Self-adaptive voltage regulator for a phase-locked loop
US7432750B1 (en) * 2005-12-07 2008-10-07 Netlogic Microsystems, Inc. Methods and apparatus for frequency synthesis with feedback interpolation
US7688150B2 (en) * 2006-11-29 2010-03-30 Intel Corporation PLL with controllable bias level
IL190589A (en) * 2007-04-03 2013-07-31 Marvell Israel Misl Ltd Signal processor containing signal generator @ and restorer @ level
US7602260B1 (en) * 2007-11-21 2009-10-13 Altera Corporation Programmable supply voltage regulator for oscillator

Also Published As

Publication number Publication date
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