CN115881182A - 高分辨率相位校正电路和相位内插装置 - Google Patents

Abstract

一种相位校正电路包括接收输入时钟信号并将输入时钟信号延迟第一延迟时间那么长以将输出时钟信号输出到第0节点的延迟电路、第一微调电路和第二微调电路。第一微调电路包括与第0节点连接的第一端子、接收第一控制信号的第二端子、以及第三端子，并且第二微调电路包括与第三端子连接的第四端子、接收第二控制信号的第五端子以及与负载电容器连接的第六端子。响应于第一控制信号，输出时钟信号可以被进一步延迟第二延迟时间那么长，第二延迟时间比第一延迟时间短。响应于第二控制信号，输出时钟信号可以被提前第三延迟时间那么长，第三延迟时间比第一延迟时间短。

Description

高分辨率相位校正电路和相位内插装置

优先权申请的引用

本申请要求于2021年9月29日提交的韩国专利申请第10-2021-0128915号的优先权，该申请的公开内容在此通过引用并入本文。

技术领域

本文描述的本公开的实施例涉及集成电路装置，并且更具体地，涉及具有增强的时钟信号时序的集成电路存储装置。

背景技术

诸如处理器和存储器的半导体装置响应于时钟信号的切换(toggle)周期而操作。例如，半导体装置可以与时钟信号切换的时序同步地解析另一装置的通信信号。当时钟信号和通信信号之间存在相位差时，该相位差可能导致半导体装置发送/接收的通信信号的错误。

随着半导体装置的操作速度变得更高，时钟信号的切换周期会变得更短。随着时钟信号的切换周期的减少，持续需要更细微地调谐(一个或多个)时钟信号的相位。

发明内容

本公开的实施例提供能够对时钟信号的相位进行细微校正的高分辨率相位校正电路和相位内插装置。

根据实施例，一种相位校正电路可以包括延迟电路，该延迟电路接收输入时钟信号并将输入时钟信号延迟第一延迟时间那么长以将输出时钟信号输出到第0节点。可以提供第一微调电路，其包括与第0节点连接的第一端子、被配置为接收第一控制信号的第二端子、以及第三端子。可以提供第二微调电路，其包括与第三端子连接的第四端子、被配置为接收第二控制信号的第五端子以及与负载电容器连接的第六端子。响应于第一控制信号，输出时钟信号可以进一步延迟第二延迟时间那么长，第二延迟时间比第一延迟时间短。响应于第二控制信号，输出时钟信号可以提前第三延迟时间那么长，第三延迟时间比第一延迟时间短。

根据实施例，一种相位校正电路可以包括：(i)延迟电路，其接收输入时钟信号并将输入时钟信号延迟第一延迟时间那么长以将输出时钟信号输出到第0节点；(ii)负载电容器；和(iii)串联连接在第0节点和负载电容器之间的一个或多个微调电路。所述一个或多个微调电路中的每一个可以包括输入端子、控制端子和输出端子。输入端子可以与第0节点或前一微调电路的输出端子连接，控制端子可以接收控制信号，并且输出端子可以与下一微调电路的输入端子或负载电容器连接。响应于控制信号，输出时钟信号的相位可以被调谐至比第一延迟时间短的第二延迟时间那么长。

根据实施例，一种相位内插装置可以包括：解码器，其基于时钟信号和参考信号的相位差生成第一控制信号和第二控制信号；相移单元，其包括串联连接的多个相位校正电路；以及相位选择单元。所述多个相位校正电路中的每一个可以包括：(i)延迟电路，其接收输入时钟信号并将输入时钟信号延迟第一延迟时间那么长以将输出时钟信号输出到输出节点；(ii)第一微调电路，其包括与输出节点连接的第一端子、接收第一控制信号的第二端子、以及第三端子；以及(iii)第二微调电路，其包括与第三端子连接的第四端子、接收第二控制信号的第五端子以及与负载电容器连接的第六端子。响应于第一控制信号，输出时钟信号可以进一步延迟比第一延迟时间短的第二延迟时间那么长。响应于第二控制信号，输出时钟信号可以提前比第一延迟时间短的第三延迟时间那么长。相位选择单元可以基于相位差确定是否选择从所述多个相位校正电路中的每一个的延迟电路输出的输出时钟信号作为校正后的时钟信号。

附图说明

本公开的上述和其他目的和特征将通过参照附图对其实施例的详细描述而变得显而易见。

图1是示出根据本公开的实施例的相位内插装置的框图。

图2是示出图1的相位内插装置的操作的示例的时序图。

图3是详细示出根据本公开的实施例实现的相位内插装置的框图。

图4是详细示出图3的相移单元的框图。

图5A和图5B是详细示出图4的替代相位校正电路的框图。

图6示出实现了图5A的相位校正电路的电路图。

图7示出根据本公开的实施例的实现了图5B的相位校正电路的电路图。

图8A和图8B是用于描述米勒效应的电路图。

图9是等效地示出当图7的控制信号被激活时的微调电路的电路图。

图10是示出图7的输出时钟信号的相位的时序图。

图11是根据本公开的实施例的实现了图5B的相位校正电路的电路图。

图12是根据本公开的实施例的实现了图5B的相位校正电路的电路图。

图13是示出包括上述相位内插装置的存储系统的框图。

具体实施方式

下面，将详细且清楚地描述本公开的实施例，以使得本领域技术人员可以容易地实施本公开的教导。在以下描述中，仅提供诸如详细组件和结构等具体细节以帮助对本公开的实施例的整体理解。因此，对于本领域技术人员而言显而易见的是，在不脱离本发明的范围和精神的情况下，可以对本文中描述的实施例进行各种改变和修改。此外，为了清楚和简洁，省略了对众所周知的功能和结构的描述。在以下附图或具体实施方式中，除了在附图中示出或在具体实施方式中描述的组件之外，组件可以与任何其他组件连接。说明书中描述的术语是考虑到本公开中的功能而定义的术语，并且不限于特定的功能。术语的定义应基于整个说明书的内容来确定。

在具体实施方式中参考术语“块”、“模块”、“单元”等描述的组件可以用软件、硬件或其组合来实现。例如，软件可以是机器代码、固件、嵌入式代码和应用软件。例如，硬件可以包括电路、电子电路、处理器、计算机、集成电路核心、压力传感器、惯性传感器、微机电系统(MEMS)、无源元件或其组合。

图1是示出根据本公开的实施例的相位内插装置的框图。参照图1，相位内插装置1000可以包括解码器DEC和相位校正模块PCM。相位校正模块PCM可以接收时钟信号CLK和控制信号CS，并且可以响应于控制信号CS来校正时钟信号CLK。例如，相位校正模块PCM可以延迟或超前(即提前)时钟信号CLK的相位，并输出校正后的时钟信号CCLK。

在实施例中，用于提前时钟信号的相位的校正可以对应于用于延迟时钟信号的相位的校正。例如，用于延迟时钟信号的相位的校正可以意味着将正相位添加到时钟信号的相位。用于提前时钟信号的相位的校正可以意味着将负相位添加到时钟信号的相位。

解码器DEC可以接收时钟信号CLK和参考信号RCLK。解码器DEC可以基于时钟信号CLK和参考信号RCLK的评估来生成控制信号CS。例如，解码器DEC可以基于时钟信号CLK和参考信号RCLK之间的相位差生成控制信号CS，并且可以将由此生成的控制信号CS提供给相位校正模块PCM。

在实施例中，校正后的时钟信号CCLK的相位可以基于参考信号RCLK的相位来确定。将参照图2详细描述时钟信号CLK、校正后的时钟信号CCLK和参考信号RCLK之间的关系。

在实施例中，举例来说，时钟信号CLK可以是由振荡器电路(未示出)或锁相环(PLL)电路(未示出)生成的信号。然而，本公开不限于此。例如，时钟信号CLK可以由能够生成或传输时钟信号的各种组件(包括数字延迟线)提供。

在实施例中，参考信号RCLK可以是包括抖动、延迟或诸如此类的信号。在这种情况下，参考信号RCLK可以是包括相对于时钟信号CLK的偏斜的信号。校正后的时钟信号CCLK可以是这样的信号，其经过用于基于参考信号RCLK的相位来匹配时钟信号CLK的相位的校正。

图2是示出图1的相位内插装置的操作的示例的时序图。图2的横轴表示时间。图2的纵轴表示时钟信号CLK、参考信号RCLK或校正后的时钟信号CCLK的逻辑电平，如图所示。在实施例中，时钟信号CLK、参考信号RCLK和校正后的时钟信号CCLK可以是其电压电平被分类为高电平或低电平的二进制数字信号。此外，在实施例中，可以在形成时钟信号CLK的上升沿或下降沿的时间点检测参考信号RCLK的逻辑值。

参照图1和图2，时钟信号CLK的上升沿和下降沿出现的时间点可能不与参考信号RCLK的窗口居中对齐。在这种情况下，在时钟信号CLK的上升沿或下降沿出现的时间点检测到的参考信号RCLK的逻辑值出现错误的概率可能增加。相位内插装置1000可以校正时钟信号CLK的相位。例如，相位内插装置1000可以执行校正，使得时钟信号CLK的相位延迟得与延迟相位PD一样多。也就是说，相位内插装置1000可以生成在上升沿和下降沿与参考信号RCLK的窗口居中对齐的校正后的时钟信号CCLK，如图所示。如本文所使用的，延迟相位PD可以意味着通过校正延迟信号的延迟时间。

在实施例中，在时钟信号CLK的上升沿和下降沿与参考信号RCLK的窗口居中对齐的情况下，相位内插装置1000可以不对时钟信号CLK执行内插。在这种情况下，时钟信号CLK和校正后的时钟信号CCLK可以是相同的信号。

为了简要描述，图2中示出了通过延迟时钟信号CLK的相位来生成校正后的时钟信号CCLK的实施例。然而，本公开不限于此。例如，相位内插装置1000可以通过及时提前时钟信号CLK的相位来生成校正后的时钟信号CCLK。

在实施例中，随着时钟信号的切换周期tCLK减小的趋势，需要减小延迟相位PD。也就是说，需要能够微调延迟相位PD的相位内插装置。根据本公开的技术理念，可以提供能够细微地调整延迟相位PD的高分辨率相位内插装置1000。将参照以下附图详细描述高分辨率相位内插装置1000的配置。

图3是详细示出了根据本公开的实施例实现的相位内插装置的框图。参照图1和图3，相位内插装置1000可以包括相位校正模块PCM和解码器DEC。为了简要描述，与参考图1描述的相位校正模块PCM和解码器DEC的功能相关联的额外的描述将被省略以避免累赘。

如图3所示，相位校正模块PCM可以包括相移单元1100和相位选择单元1200。相移单元1100可以接收时钟信号CLK，并且可以接收来自解码器DEC的控制信号CS。响应于这两个信号，相移单元1100可以输出第0至第n时钟信号CLK0至CLKn。

在实施例中，控制信号CS可以是被提供以细微地调整相移单元1100的相位调谐度的信号。相移单元1100可以响应于控制信号CS而微调第0至第n时钟信号的相位CLK0至CLKn。将参照图4至图13详细描述相移单元1100响应于控制信号CS微调相位的操作。

在实施例中，第0至第n时钟信号CLK0至CLKn可以具有不同的相位。例如，第0时钟信号CLK0可以是与时钟信号CLK相同的信号，第一时钟信号CLK1可以是通过将时钟信号CLK的相位延迟大约“a”度而获得的信号，并且第n时钟信号CLKn可以是通过将时钟信号CLK的相位延迟大约n倍“a”度而获得的信号。然而，本公开不限于此。相移单元1100可以输出其相位被偏移了不同大小的各种时钟信号。

在实施例中，控制信号CS可以被实现为多位数字信号，并且相移单元1100可以被实现为响应于控制信号CS延迟或提前时钟信号CLK的相位。在实施例中，控制信号CS可以用其占空度或占空比被调整的数字信号来实现。例如，控制信号CS可以通过脉宽调制(PWM)方式来实现。在实施例中，控制信号CS可以被实现为提供能够连续变化的电压(例如，模拟方式的电压)。

下面，将描述利用数字信号实现控制信号CS的实施例。然而，本公开不限于此。可以提供响应于各种类型的控制信号而操作的相位内插装置1000。例如，参照关于图12描述的实施例，控制信号CS可以以脉宽调制(PWM)方式或模拟方式来实现。

接下来，相位选择单元1200可以从相移单元1100接收时钟信号CLK0至CLKn(具有不同相位)。相位选择单元1200可以从解码器DEC接收相位选择信号SS，并且可以响应于相位选择信号SS而选择时钟信号CLK0至CLKn中的一个。例如，当相位选择信号SS不指示额外的相位延迟时，相位选择单元1200可以选择第0时钟信号CLK0作为输出时钟信号CCLK。如上面的描述中所述，相位选择单元1200可以响应于相位选择信号SS的值来选择具有各种相位的时钟信号CLK0至CLKn中的一个作为时钟信号CCLK，该相位选择信号SS可以是多位数字信号。在实施例中，相位选择信号SS可以包括关于时钟信号CLK和参考信号RCLK的相位差的信息。也就是说，相位选择信号SS可以是指示要施加到时钟信号CLK的相位校正的期望大小的信号。

为了简要描述，图3中示出了相移单元1100和相位选择单元1200是彼此独立的单独组件的实施例，但本公开不限于此。例如，相位校正模块PCM可以用作一个独立的组件，如图3所示。

图4是详细示出图3的相移单元的实施例的框图。参照图3和图4，相移单元1100可以包括多个相位校正电路1300。为了简要描述，图4中示出了相位校正电路1300串联的实施例，但本公开不限于此。例如，相位校正电路1300可以以串联方式、并联方式或它们的组合来实现。

如图所示，多个相位校正电路1300中的每一个可以校正输入到其中的信号。例如，多个相位校正电路1300中的每一个可以包括导致信号的相位延迟的组件，例如缓冲器或反相器。多个相位校正电路1300中的每一个可以进一步包括诸如电容器、开关、晶体管、与非门、放大器或可变增益放大器(VGA)之类的组件，以用于微调相位。将参照图5至图12详细描述相位校正电路1300的配置。

相移单元1100可以根据时钟信号CLK通过的相位校正电路1300的数量来输出不同的时钟信号CLK0至CLKn。例如，相移单元1100可以输出时钟信号CLK作为第0时钟信号CLK0，并且可以输出第一时钟信号CLK1作为当时钟信号CLK通过第一相位校正电路1300时生成的信号。当时钟信号CLK通过一系列“n”相位校正电路1300时，相移单元1100还可以输出第n时钟信号CLKn(例如，在节点Nn处)。

图5A和图5B是详细示出图4的相位校正电路的框图。参照图4、图5A和图5B，相位校正电路1300可以包括延迟电路1310和一个或多个微调电路1320。为了简要描述，将参照图5A描述包括一个微调电路1320的相位校正电路1300a，并且将参照图5B描述包括两个或更多个微调电路1320a和1320b的相位校正电路1300b。

参照图3、图4和图5A，相位校正电路1300a可以接收输入时钟信号CLKin。相位校正电路1300a可以将输出时钟信号CLKout输出到输出节点。输出时钟信号CLKout可以是通过对输入时钟信号CLKin添加相位延迟并执行相位微调而获得的信号。在实施例中，输入时钟信号CLKin和输出时钟信号CLKout可以与图4所示的多个时钟信号CLK0至CLKn中的每一个相关联。例如，在输入时钟信号CLKin对应于时钟信号CLK或第0时钟信号CLK0的情况下，输出时钟信号CLKout可以对应于第一时钟信号CLK1。但是，在输入时钟信号CLKin对应于第一时钟信号CLK1的情况下，输出时钟信号CLKout可以对应于第二时钟信号CLK2。

延迟电路1310可以将通过延迟输入时钟信号CLKin的相位而获得的信号输出到第0节点N0。在实施例中，延迟电路1310可以包括用于延迟输入时钟信号CLKin的各种半导体组件，例如反相器和缓冲器(例如，两个串联的反相器)。

相反，微调电路1320可以包括与第0节点N0连接的第一端子T1、接收控制信号CS的第二端子T2、以及第三端子T3。第三端子T3可以与负载电容器CL连接。微调电路1320可以响应于控制信号CS来调谐从延迟电路1310输出到第0节点N0的信号的相位。例如，响应于控制信号CS，微调电路1320可以细微地延迟或提前从延迟电路1310输出到第0节点N0的信号的相位。将参照图6至图12详细描述响应于控制信号CS操作的微调电路1320的操作。

参照图3、图4和图5B，相位校正电路1300b可以包括延迟电路1310、第一微调电路1320a和第二微调电路1320b。相位校正电路1300b可以校正输入时钟信号CLKin，并且可以将输出时钟信号CLKout输出到输出节点。参照图5A详细描述了延迟电路1310、第一微调电路1320a和第二微调电路1320b、输出节点、输入时钟信号CLKin和输出时钟信号CLKout的功能和操作，因此，将省略额外的描述以避免累赘。

第一微调电路1320a可以包括与第0节点N0连接的第一端子T1、接收第一控制信号CSa的第二端子T2、以及第三端子T3。第二微调电路1320b可以包括与第三端子T3连接的第四端子T4、接收第二控制信号CSb的第五端子T5、以及第六端子T6。因此，在所示实施例中，相位校正电路1300b可以包括两个微调电路1320a和1320b。在这种情况下，第六端子T6可以与负载电容器CL连接。

第一微调电路1320a和第二微调电路1320b可以响应于第一控制信号CSa和第二控制信号CSb来调谐从延迟电路1310输出到第0节点N0的信号的相位。例如，当第一控制信号CSa被激活时，第一微调电路1320a可以将从延迟电路1310输出到第0节点N0的信号的相位延迟第一相位那么多。并且，当第二控制信号CSb被激活时，第二微调电路1320b可以使从延迟电路1310输出到第0节点N0的信号的相位提前第二相位那么多。在这种情况下，第二相位的大小可以小于第一相位的大小。将参照图7至图12详细描述响应于第一控制信号CSa和第二控制信号CSb操作的第一微调电路1320a和第二微调电路的操作。

在实施例中，相位校正电路1300b可以包括三个或更多个微调电路。在这种情况下，第六端子T6可以与第三微调电路(未示出)连接。如以上描述中那样，相位校正电路1300b可以包括串联连接的多个微调电路。例如，相位校正电路1300b可以包括串联连接在第0节点N0和负载电容器CL之间的一个或多个微调电路。所述一个或多个微调电路中的每一个可以包括输入端子、控制端子和输出端子。输入端子可以与第0节点或前一个微调电路的输出端子连接。控制端子可以接收控制信号。输出端子可以与下一个微调电路的输入端子或负载电容器CL连接。也就是说，本公开不限于包括在相位校正电路中的微调电路的数量。

在实施例中，负载电容器CL的大小可以根据要响应于控制信号的激活而被校正的相位的大小来适当地确定。而且，与图5A和图5B中所示的示例不同，能够与微调电路连接的负载不限于电容负载。例如，能够与图5A的第三端子T3或图5B的第六端子T6连接的负载可以包括电阻负载、电容负载、电感负载和/或它们的组合。

图6示出了其中实现了图5A的相位校正电路的电路图。参照图5A和图6，相位校正电路130可以包括延迟电路131和微调电路132。延迟电路131可以包括反相器INV。相位校正电路130、延迟电路131及微调电路132的功能和操作与图5A的相位校正电路1300、延迟电路1310及微调电路1320的功能和操作类似，因此，将省略额外的描述以避免累赘。为了简要描述，尽管图6中仅示出了单个反相器INV，但是本公开不限于此。例如，延迟电路131可以包括多个反相器(例如，两个串联的反相器)。

微调电路132可以包括开关SW。开关SW可以响应于控制信号CS而打开或关上。例如，开关SW可以用p沟道金属氧化物半导体(PMOS)晶体管或n沟道金属氧化物半导体(NMOS)晶体管(或PMOS晶体管和NMOS晶体管的并联组合，作为传输门)来实现。在这种情况下，控制信号CS可以输入到PMOS晶体管或NMOS晶体管的门极端子。

微调电路132可以调谐从延迟电路131输出到第0节点N0的信号的相位。例如，当控制信号CS被激活时，开关SW可以打开，因此负载电容器CL可以与第0节点N0连接。在这种情况下，与负载电容器CL不与第0节点N0连接的情况相比，从延迟电路131到第0节点N0的时间常数可能增加。因此，可以响应于控制信号CS的激活来调谐输出时钟信号CLKout的相位。

在实施例中，包括开关SW的微调电路132可能相对难以实现以提供输入时钟信号CLKin的精确微调。例如，微调电路132可能难以控制开关电阻、寄生电容或诸如此类的影响。将参照图7至图12详细描述其中开关电阻、寄生电容或诸如此类的影响被减小或最小化的微调电路。

图7示出了根据本公开的实施例的其中实现了图5B的相位校正电路的电路图。参照图5B和图7，相位校正电路2300可以包括延迟电路2310以及第一微调电路2320a和第二微调电路2320b。延迟电路2310可以包括反相器INV。然而，本公开不限于此。例如，延迟电路2310可以包括一个或多个反相器INV或者可以包括例如由一对串联连接的反相器定义的缓冲器。

相位校正电路2300、延迟电路2310以及第一微调电路2320a和第二微调电路2320b的功能和操作类似于图5B的相位校正电路1300、延迟电路1310以及第一微调电路1320a和第二微调电路1320b的功能和操作，因此，将省略额外的描述以避免累赘。

下面，将参照图7至图9描述其中每个微调电路用与非门来实现的实施例。然而，本公开不限于此。例如，本公开可以包括其中微调电路2320a和2320b用任何其他半导体组件来实现的实施例。将参照图11和图12详细描述利用各种组件实现逻辑电路的实施例。

第一微调电路2320a可以包括与第0节点N0连接的第一端子T1、接收第一控制信号CSa的第二端子T2、以及第三端子T3。第二微调电路2320b可以包括与第三端子T3连接的第四端子T4、接收第二控制信号CSb的第五端子T5、以及第六端子T6。第六端子T6可以与负载电容器CL连接。在实施例中，第一微调电路2320a可以用第一与非门NANDa来实现。在这种情况下，第一端子T1和第二端子T2可以分别对应于第一与非门NANDa的输入端子。第三端子T3可以对应于第一与非门NANDa的输出端子。在实施例中，第二微调电路2320b可以用第二与非门NANDb来实现。在这种情况下，第四端子T4和第五端子T5可以分别对应于第二与非门NANDb的输入端子。第六端子T6可以对应于第二与非门NANDb的输出端子。

第一微调电路2320a和第二微调电路2320b可以分别包括第一寄生电容CPa和第二寄生电容CPb。在实施例中，第一寄生电容CPa和第二寄生电容CPb可以分别指第一与非门NANDa和第二与非门NANDb的寄生电容。例如，第一寄生电容CPa可以指由包括在第一与非门NANDa中的晶体管引起的“内置”寄生电容。寄生电容可以是由与非门或晶体管的非理想性引起的。

在实施例中，在第一控制信号CSa或第二控制信号CSb被激活的情况下，相应的微调电路2320a或2320b可以执行与反相器类似的操作。例如，当第一控制信号CSa被激活时，输出到第三端子T3的信号可以与通过将输入到第一端子T1的信号反相获得的信号相同。也就是说，第一与非门NANDa可以执行与增益为-1的反相器或放大器的操作类似的操作。在这种情况下，输出时钟信号CLKout的变化将参照图8A、图8B和图9详细描述。

在实施例中，当第一控制信号CSa或第二控制信号CSb被激活时，从延迟电路2310至第0节点N0见到的等效电容可以基于米勒效应而增加或减少。因此，输出时钟信号CLKout的相位可以响应于第一控制信号CSa或第二控制信号CSb的激活而改变。米勒效应将参照图8A和图8B详细描述。将参照图9详细描述基于米勒效应的相位校正电路2300的等效操作。

图8A和图8B是用于描述米勒效应的电路图。参照图8A，在电容CAP和其增益为负(例如，为-A)的放大器AMP并联连接的情况下，可能会发生米勒效应。例如，电容CAP连接在放大器AMP的输入端子和输出端子之间，可能会发生米勒效应。然而，本公开不限于此。电阻负载、电容负载、电感负载和/或对应于它们的组合的负载可以与放大器AMP并联连接。

参照图8B，与放大器AMP并联的电容CAP可以等效地通过第一等效电容ECAP1和第二等效电容ECAP2来表示。第一等效电容ECAP1可以表示为与放大器AMP的输入端子连接。第二等效电容ECAP2可以表示为与放大器AMP的输出端子连接。第一等效电容ECAP1和第二等效电容ECAP2的大小之间的关系可以由等式1表示。

[等式1]

ECAP1＝(1+A)×C

在实施例中，“A”可以表示放大器的增益，“C”可以表示连接在放大器AMP的输入端子和输出端子之间的电容CAP的大小。

在实施例中，图8A的电容CAP可以对应于图7的第一寄生电容CPa或第二寄生电容CPb。也就是说，响应于控制信号CS被激活，第一寄生电容CPa和第二寄生电容CPb的等效大小可以被米勒效应放大。在这种情况下，将参照图9详细描述输出时钟信号CLKout的变化。

图9是等效地示出当图7的多位控制信号被激活时的微调电路的电路图。下面，为了简要描述，将描述图7的第一控制信号CSa和第二控制信号CSb两者都被激活的情况，但本公开不限于此。例如，取决于要被校正的输入时钟信号CLKin的相位的大小，第一控制信号CSa和第二控制信号CSb可以被独立地激活或者可以不被激活。也就是说，本公开的范围可以包括这两种情况：第一控制信号CSa被激活而第二控制信号CSb不被激活的情况；以及第一控制信号CSa不被激活而第二控制信号CSb被激活的情况。

参照图7至图9，响应于第一控制信号CSa被激活，第一与非门NANDa可以操作为等效于第一等效反相器EIV1。在这种情况下，基于米勒效应，第一寄生电容CPa可以操作为等效于第一输入米勒电容CPa1和第一输出米勒电容CPa2。

在实施例中，第一输入米勒电容CPa1可以大于第一寄生电容CPa。例如，第一等效反相器EIV1可以执行类似于其增益为-1的放大器的操作。因此，参照上面的等式1，因为“A”是1’，所以第一输入米勒电容CPa1的大小可以是第一寄生电容CPa的大小的大约两倍。

响应于第二控制信号CSb被激活，第二与非门NANDb可以操作为等效于第二等效反相器EIV2。在这种情况下，基于米勒效应，第二寄生电容CPb可以操作为等效于第二输入米勒电容CPb1和第二输出米勒电容CPb2。

在实施例中，第二输入米勒电容CPb1可以大于第二寄生电容CPb。例如，第二等效反相器EIV2可以执行类似于其增益为-1的放大器的操作。因此，参考上面的等式1，因为“A”是1’，所以第二输入米勒电容CPb1的大小可以是第二寄生电容CPb的大小的大约两倍。

在实施例中，当第一控制信号CSa被激活时，从延迟电路2310至第0节点N0见到的等效电容的大小可以基于第一寄生电容CPa的米勒效应而增加。例如，因为大于第一寄生电容CPa的第一输入米勒电容CPa1与第0节点N0等效连接，所以电路的时间常数(例如，RC时间常数)可能增加。因此，当第一控制信号CSa被激活时，输出时钟信号CLKout的相位可以被微调。

在实施例中，当第二控制信号CSb被激活时，输出时钟信号CLKout的相位可以基于第二寄生电容CPb的米勒效应被更细微地调谐。例如，当第二控制信号CSb被激活时被调谐的输出时钟信号CLKout的相位大小可以小于当第一控制信号CSa被激活时被调谐的输出时钟信号CLKout的相位大小。

根据本公开的实施例，可以将由于寄生电容而引起的非预期影响最小化。例如，与参照图6描述的实施例不同，根据参照图7至图9描述的实施例，寄生电容CPa和CPb对输出时钟信号CLKout的影响可以通过是否激活控制信号CSa和CSb的组合来控制。因此，可以提供寄生电容的影响最小化的相位校正电路和包括该电路的相位内插装置。

根据本公开的实施例，可以提供能够微调输出时钟信号CLKout的相位的高分辨率相位校正电路和包括该电路的装置。例如，与传统的相位校正电路具有大约3皮秒(ps)的分辨率的情况相比，根据本公开的实施例的相位校正电路可以具有大约0.05ps的分辨率。

在实施例中，在进一步连接一个或多个微调电路的情况下，可以提供能够更细微地调谐相位的相位校正电路和包括该电路的相位内插装置。例如，如在参照图5B给出的描述中那样，相位校正电路2300可以进一步包括与第六端子T6连接的第三微调电路(未示出)。

图10是示出图7的输出时钟信号的相位的时序图。参照图7、图9和图10，可以响应于第一控制信号CSa和第二控制信号CSb微调输出时钟信号CLKout的相位。为了简要描述，省略了参照图9描述的与如何微调输出时钟信号CLKout的相位相关联的额外描述。

当第一控制信号CSa和第二控制信号CSb两者都被去激活时(例如，当(CSa,CSb)＝(0,0)时)，输出时钟信号CLKout可以是通过将输入时钟信号CLKin延迟第一延迟时间t1那么多而获得的信号。

当第一控制信号CSa被去激活并且第二控制信号CSb被激活时(例如，当(CSa,CSb)＝(0,1)时)，输出时钟信号CLKout可以是通过将输入时钟信号CLKin延迟第二延迟时间t2那么多而获得的信号。而且，当第一控制信号CSa被激活并且第二控制信号CSb被去激活时(例如，当(CSa,CSb)＝(1,0)时)，输出时钟信号CLKout可以是通过将输入时钟信号CLKin延迟第三延迟时间t3那么多而获得的信号。最后，当第一控制信号CSa和第二控制信号CSb被激活时(例如，当(CSa,CSb)＝(1,1)时)，输出时钟信号CLKout可以是通过将输入时钟信号CLKin延迟第四延迟时间t4那么多而获得的信号。

在实施例中，当第一控制信号CSa被激活时，输出时钟信号CLKout的相位可以被延迟。例如，第三延迟时间t3的大小可以大于第一延迟时间t1的大小。第四延迟时间t4的大小可以大于第二延迟时间t2的大小。

在实施例中，当第二控制信号CSb被激活时，输出时钟信号CLKout的相位可以提前。例如，第二延迟时间t2的大小可以小于第一延迟时间t1的大小。第四延迟时间t4的大小可以小于第三延迟时间t3的大小。

在实施例中，当第二控制信号CSb被激活时被调谐的输出时钟信号CLKout的相位的大小可以小于当第一控制信号CSa被激活时被调谐的输出时钟信号CLKout的相位的大小。例如，第一延迟时间t1和第三延迟时间t3之间的大小差可以大于第一延迟时间t1和第二延迟时间t2之间的大小差。第四延迟时间t4和第二延迟时间t2之间的大小差可以大于第四延迟时间t4和第三延迟时间t3之间的大小差。

然而，根据第一控制信号CSa和第二控制信号CSb是否被激活而不同地确定的输出时钟信号CLKout的上述相位关系是示例，并且本公开不限于此。例如，本领域技术人员可以很好地理解，输出时钟信号CLKout的相位可以根据与第六端子T6连接的负载的种类或大小而变化。

图11是根据本公开的实施例的实现了图5B的相位校正电路的电路图。参照图5B和图11，相位校正电路3300可以包括延迟电路3310、第一微调电路3320a和第二微调电路3320b。延迟电路3310可以包括反相器INV。然而，本公开不限于此。延迟电路3310可以包括一个或多个反相器INV或者可以包括缓冲器。在一些实施例中，缓冲器可以由一对串联连接的反相器定义。

相位校正电路3300、延迟电路3310以及第一微调电路3320a和第二微调电路3320b的功能和操作类似于图5B的相位校正电路1300、延迟电路1310以及第一微调电路1320a和第二微调电路1320b的功能和操作，因此，将省略额外的描述以避免累赘。

第一微调电路3320a可以包括第一端子T1、第二端子T2和第三端子T3。第二微调电路3320b可以包括第四端子T4、第五端子T5和第六端子T6。第一微调电路3320a和第二微调电路3320b的连接关系与参照图5B或图7所描述的类似，因此，将省略额外的描述以避免累赘。

在实施例中，第一微调电路3320a可以用第一放大器AMPa来实现。在这种情况下，第一端子T1可以对应于第一放大器AMPa的输入端子。第二端子T2可以对应于第一放大器AMPa的电源端子。第三端子T3可以对应于第一放大器AMPa的输出端子。第一放大器AMPa可以包括第一放大器寄生电容CAa。第一放大器寄生电容CAa可以指由包括在第一放大器AMPa中的晶体管引起的寄生电容。

在实施例中，第二微调电路3320b可以用第二放大器AMPb来实现。在这种情况下，第四端子T4可以对应于第二放大器AMPb的输入端子。第五端子T5可以对应于第二放大器AMPb的电源端子。第六端子T6可以对应于第二放大器AMPb的输出端子。第二放大器AMPb可以包括第二放大器寄生电容CAb。第二放大器寄生电容CAb可以指由包括在第二放大器AMPb中的晶体管引起的寄生电容。在实施例中，第一放大器AMPa和第二放大器AMPb中的每一个可以是电压放大器。然而，本公开不限于此。可以包括各种类型的放大器。

第一放大器AMPa可以响应于第一控制信号CSa而被开启或关闭。例如，当第一控制信号CSa处于高电平时，第一放大器AMPa可以作为其增益为负(例如，为-A1)的放大器工作。在这种情况下，基于米勒效应，可以基于第一放大器寄生电容CAa来调谐输出时钟信号CLKout的相位。输出时钟信号CLKout的相位响应于第一控制信号CSa而被调谐的原理与参照图7至图9所描述的类似，因此，将省略额外的描述以避免累赘。

第二放大器AMPb可以响应于第二控制信号CSb而被开启或关闭。例如，当第二控制信号CSb处于高电平时，第二放大器AMPb可以作为其增益为负(例如，为-A2)的放大器操作。在这种情况下，基于米勒效应，可以基于第二放大器寄生电容CAb来调整输出时钟信号CLKout的相位。输出时钟信号CLKout的相位响应于第二控制信号CSb而可调整地调谐的原理与参照图7至图9所描述的类似，因此，将省略额外的描述以避免累赘。

在实施例中，当第二控制信号CSb被激活时被调谐的输出时钟信号CLKout的相位大小可以小于当第一控制信号CSa被激活时被调谐的输出时钟信号CLKout的相位大小。

图12是根据本公开的实施例的实现了图5B的相位校正电路的电路图。参照图5B和图12，相位校正电路4300可以包括延迟电路4310、第一微调电路4320a和第二微调电路4320b。延迟电路4310可以包括反相器INV。然而，本公开不限于此。延迟电路4310可以包括一个或多个反相器INV或者可以包括缓冲器。

相位校正电路4300、延迟电路4310以及第一微调电路4320a和第二微调电路4320b的功能和操作类似于图5B的相位校正电路1300、延迟电路1310以及第一微调电路1320a和第二微调电路1320b的功能和操作，因此，将省略额外的描述以避免累赘。

第一微调电路4320a可以包括第一端子Tl、第二端子T2和第三端子T3。第二微调电路4320b可以包括第四端子T4、第五端子T5和第六端子T6。第一微调电路4320a和第二微调电路4320b的连接关系与参照图5B或图7所描述的类似，因此，将省略额外的描述以避免累赘。

在实施例中，第一微调电路4320a可以用第一可变增益放大器VGAa来实现。在这种情况下，第一端子T1可以对应于第一可变增益放大器VGAa的输入端子。第二端子T2可以对应于第一可变增益放大器VGAa的增益控制端子。第三端子T3可以对应于第一可变增益放大器VGAa的输出端子。第一可变增益放大器VGAa可以包括第一放大器寄生电容CAa。

在实施例中，第二微调电路4320b可以用第二可变增益放大器VGAb来实现。在这种情况下，第四端子T4可以对应于第二可变增益放大器VGAb的输入端子。第五端子T5可以对应于第二可变增益放大器VGAb的增益控制端子。第六端子T6可以对应于第二可变增益放大器VGAb的输出端子。第二可变增益放大器VGAb可以包括第二放大器寄生电容CAb。第一放大器寄生电容CAa可以指由包括在第一可变增益放大器VGAa中的晶体管引起的寄生电容，而第二放大器寄生电容CAb可以指由包括在第二可变增益放大器VGAb中的晶体管引起的寄生电容。

第一可变增益放大器VGAa可以是其增益(例如，-VG1)响应于第一控制信号CSa而可变的放大器。根据上述等式1，例如，当增益响应于第一控制信号CSa而增加或减少时，等效电容的大小(基于米勒效应)可能会改变。因此，输出时钟信号CLKout的相位可以响应于第一控制信号CSa的变化而被调谐。

第二可变增益放大器VGAb可以是其增益(例如，-VG2)响应于第二控制信号CSb而可变的放大器。根据上述等式1，例如，当增益响应于第二控制信号CSb而增加或减少时，等效电容的大小(基于米勒效应)可能会改变。因此，输出时钟信号CLKout的相位可以响应于第二控制信号CSb的变化而被调谐。

在实施例中，响应于第二控制信号CSb的变化而被调谐的输出时钟信号CLKout的相位大小可以小于响应于第一控制信号CSa的变化而被调谐的输出时钟信号CLKout的相位大小。

在实施例中，第一可变增益放大器VGAa和第二可变增益放大器VGAb中的每一个可以响应于由相应的控制信号提供的电压的变化来增加或减少增益。可替换地，第一可变增益放大器VGAa和第二可变增益放大器VGAb中的每一个可以响应于以脉宽调制(PWM)方式提供的控制信号的占空比来增加或减少增益。然而，本公开不限于此。例如，可以提供其增益响应于控制信号的变化而增加或减少的可变增益放大器。

图13是示出包括上述相位内插装置的存储系统的框图。参照图13，存储系统SYS可以包括存储控制器CTRL和存储装置DEV。存储控制器CTRL可以包括第一相位内插装置1000a。存储装置DEV可以包括第二相位内插装置1000b。然而，本公开不限于此。应用到使用时钟信号的各种电子设备可以是可能的。

为了简要描述，假设存储装置DEV是动态随机存取存储器(DRAM)，并且存储控制器CTRL和存储装置DEV基于双倍数据速率(DDR)接口相互通信。然而，本公开不限于此。例如，存储装置DEV可以是各种存储装置之一，例如静态随机存取存储器(SRAM)、同步DRAM(SDRAM)、磁RAM(MRAM)、铁电RAM(FRAM)、电阻RAM(ReRAM)和相变RAM(PRAM)，并且存储控制器CTRL和存储装置DEV可以基于诸如低功率双倍数据速率(LPDDR)接口、通用串行总线(USB)接口、多媒体卡(MMC)接口、外围组件互连(PCI)接口、外围组件互连快速(PCI-e)接口、高级技术附加装置(ATA)接口、串行ATA(SATA)接口、并行ATA(PATA)接口、小型计算机系统接口(SCSI)和增强型小型盘接口(ESDI)之类的各种接口中的一种相互通信。

存储控制器CTRL可以发送时钟信号CLK。存储控制器CTRL可以向存储装置DEV发送命令/地址CA。存储控制器CTRL可以对存储装置DEV执行读或写操作。在这种情况下，存储控制器CTRL可以与存储装置DEV交换数据信号DQ。数据选通信号DQS可以与数据信号DQ同步。

在实施例中，第一相位内插装置1000a可以基于在存储控制器CTRL中生成的时钟信号(未示出)和数据信号DQ来生成时钟信号CLK。在这种情况下，时钟信号CLK可以对应于图1的校正后的时钟信号CCLK。

在实施例中，第二相位内插装置1000b可以基于数据信号DQ和时钟信号CLK来生成存储装置DEV的内部时钟信号。存储装置DEV可以基于内部时钟信号使数据选通信号DQS与数据信号DQ同步。

根据本公开，可以提供能够微调时钟信号的相位的高分辨率相位校正电路和相位内插装置。

虽然已经参考其实施例描述了本公开，但是对于本领域普通技术人员来说显而易见的是，在不背离随附权利要求中阐述的本公开的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种相位校正电路，包括：

延迟电路，其被配置为接收输入时钟信号并将所述输入时钟信号延迟第一延迟时间那么长以将输出时钟信号输出到第0节点；

第一微调电路，其包括与所述第0节点连接的第一端子、接收第一控制信号的第二端子以及第三端子；和

第二微调电路，其包括与所述第三端子连接的第四端子、接收第二控制信号的第五端子以及与负载电容器连接的第六端子；

其中，响应于所述第一控制信号，所述输出时钟信号被进一步延迟第二延迟时间那么长，所述第二延迟时间比所述第一延迟时间短；并且

其中，响应于所述第二控制信号，所述输出时钟信号被提前第三延迟时间那么长，所述第三延迟时间比所述第一延迟时间短。

2.根据权利要求1所述的相位校正电路，其中所述延迟电路包括一个或多个反相器。

3.根据权利要求1所述的相位校正电路，其中所述第三延迟时间的大小小于所述第二延迟时间的大小。

4.根据权利要求1所述的相位校正电路，

其中所述第一微调电路包括第一与非门，并且所述第二微调电路包括第二与非门；

其中所述第一端子对应于所述第一与非门的第一输入端子，所述第二端子对应于所述第一与非门的第二输入端子，并且所述第三端子对应于所述第一与非门的第一输出端子；并且

其中所述第四端子对应于所述第二与非门的第三输入端子，所述第五端子对应于所述第二与非门的第四输入端子，并且所述第六端子对应于所述第二与非门的第二输出端子。

5.根据权利要求1所述的相位校正电路，

其中所述第一微调电路包括第一放大器，并且所述第二微调电路包括第二放大器；

其中所述第一端子对应于所述第一放大器的第一输入端子，所述第二端子对应于所述第一放大器的第一电源端子，并且所述第三端子对应于所述第一放大器的第一输出端子；

其中所述第四端子对应于所述第二放大器的第二输入端子，所述第五端子对应于所述第二放大器的第二电源端子，并且所述第六端子对应于所述第二放大器的第二输出端子；并且

其中所述第一放大器被配置为响应于所述第一控制信号的激活而被开启，并且所述第二放大器被配置为响应于所述第二控制信号的激活而被开启。

6.根据权利要求5所述的相位校正电路，其中所述第一放大器和所述第二放大器中的每一个的增益为负。

7.根据权利要求1所述的相位校正电路，

其中所述第一微调电路包括第一可变增益放大器，并且所述第二微调电路包括第二可变增益放大器；

其中所述第一端子对应于所述第一可变增益放大器的第一输入端子，所述第二端子对应于所述第一可变增益放大器的第一增益控制端子，并且所述第三端子对应于所述第一可变增益放大器的第一输出端子；并且

其中所述第四端子对应于所述第二可变增益放大器的第二输入端子，所述第五端子对应于所述第二可变增益放大器的第二增益控制端子，并且所述第六端子对应于所述第二可变增益放大器的第二输出端子。

8.一种相位校正电路，包括：

延迟电路，其被配置为接收输入时钟信号并将所述输入时钟信号延迟第一延迟时间那么长以将输出时钟信号输出到第0节点；

负载电容器；和

串联连接在所述第0节点和所述负载电容器之间的一个或多个微调电路；

其中所述一个或多个微调电路中的每一个包括输入端子、控制端子和输出端子；

其中所述输入端子与所述第0节点或先前的微调电路的输出端子连接，所述控制端子接收控制信号，并且所述输出端子与下一微调电路的输入端子或所述负载电容器连接；并且

其中，响应于所述控制信号，所述输出时钟信号的相位被调谐第二延迟时间那么长，所述第二延迟时间比所述第一延迟时间短。

9.根据权利要求8所述的相位校正电路，其中所述延迟电路包括一个或多个反相器。

10.根据权利要求8所述的相位校正电路，其中通过所述一个或多个微调电路中的每一个的控制端子各自被输入到所述微调电路中的相应一个的所述控制信号彼此不同。

11.根据权利要求10所述的相位校正电路，其中待调谐的所述输出时钟信号的所述相位的大小响应于不同的控制信号而变化。

12.根据权利要求8所述的相位校正电路，其中所述一个或多个微调电路中的每一个都包括与非门；并且其中所述输入端子对应于所述与非门的第一输入端子，所述控制端子对应于所述与非门的第二输入端子，而所述输出端子对应于所述与非门的输出端子。

13.根据权利要求8所述的相位校正电路，其中所述一个或多个微调电路中的每一个都包括放大器；并且其中所述输入端子对应于所述放大器的输入端子，所述控制端子对应于所述放大器的电源端子，而所述输出端子对应于所述放大器的输出端子。

14.根据权利要求13所述的相位校正电路，其中所述放大器的增益为负。

15.根据权利要求8所述的相位校正电路，其中所述一个或多个微调电路中的每一个都包括可变增益放大器；并且其中所述输入端子对应于所述可变增益放大器的输入端子，所述控制端子对应于所述可变增益放大器的增益控制端子，而所述输出端子对应于所述可变增益放大器的输出端子。

16.一种相位内插装置，包括：

解码器，其被配置为基于时钟信号和参考信号的相位差生成第一控制信号和第二控制信号；

相移单元，其包括串联连接的多个相位校正电路；和

相位选择单元；

其中，所述多个相位校正电路中的每一个包括：

延迟电路，其被配置为接收输入时钟信号并将所述输入时钟信号延迟第一延迟时间那么长以将输出时钟信号输出到输出节点；

第一微调电路，其包括与所述输出节点连接的第一端子、接收所述第一控制信号的第二端子、以及第三端子；和

第二微调电路，其包括与所述第三端子连接的第四端子、接收所述第二控制信号的第五端子以及与负载电容器连接的第六端子；

其中，响应于所述第一控制信号，所述输出时钟信号被进一步延迟第二延迟时间那么长，所述第二延迟时间比所述第一延迟时间短；并且

其中，响应于所述第二控制信号，所述输出时钟信号被提前第三延迟时间那么长，所述第三延迟时间比所述第一延迟时间短；并且

其中，所述相位选择单元被配置为基于所述相位差，确定是否选择从所述多个相位校正电路中的每一个的所述延迟电路输出的输出时钟信号作为校正后的时钟信号。

17.根据权利要求16所述的相位内插装置，

其中所述第一微调电路包括第一与非门，并且所述第二微调电路包括第二与非门；

其中所述第一端子对应于所述第一与非门的第一输入端子，所述第二端子对应于所述第一与非门的第二输入端子，并且所述第三端子对应于所述第一与非门的第一输出端子；并且

其中所述第四端子对应于所述第二与非门的第三输入端子，所述第五端子对应于所述第二与非门的第四输入端子，并且所述第六端子对应于所述第二与非门的第二输出端子。

18.根据权利要求16所述的相位内插装置，

其中所述第一微调电路包括第一放大器，并且所述第二微调电路包括第二放大器；

其中所述第一端子对应于所述第一放大器的第一输入端子，所述第二端子对应于所述第一放大器的第一电源端子，并且所述第三端子对应于所述第一放大器的第一输出端子；

其中所述第四端子对应于所述第二放大器的第二输入端子，所述第五端子对应于所述第二放大器的第二电源端子，并且所述第六端子对应于所述第二放大器的第二输出端子；

其中所述第一放大器被配置为响应于所述第一控制信号的激活而被开启；并且

其中所述第二放大器被配置为响应于所述第二控制信号的激活而被开启。

19.根据权利要求16所述的相位内插装置，

其中所述第一微调电路包括第一可变增益放大器，并且所述第二微调电路包括第二可变增益放大器；

其中所述第一端子对应于所述第一可变增益放大器的第一输入端子，所述第二端子对应于所述第一可变增益放大器的第一增益控制端子，并且所述第三端子对应于所述第一可变增益放大器的第一输出端子；并且

其中所述第四端子对应于所述第二可变增益放大器的第二输入端子，所述第五端子对应于所述第二可变增益放大器的第二增益控制端子，并且所述第六端子对应于所述第二可变增益放大器的第二输出端子。

20.根据权利要求16所述的相位内插装置，其中所述第三延迟时间的大小小于所述第二延迟时间的大小。

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