CN1494217A - 低稳态误差的锁相回路及其校正电路 - Google Patents

Abstract

一种低稳态误差的锁相回路及其校正电路。该校正电路包含：时钟发生器，根据振荡时钟产生相位接近或同相位的模拟输入信号与模拟参考时钟；延迟单元来延迟模拟参考时钟的相位；相位检测器，接收模拟输入信号与延迟单元输出的延迟参考时钟，并根据该等信号的相位差输出电荷控制信号；电荷泵，接收电荷控制信号，并根据该电荷控制信号输出控制电流；积分器，对控制电流积分产生误差电压；延迟时间控制单元，根据误差电压产生延迟单元的延迟时间控制信号；及压控振荡器接收参考控制电压，并产生所述振荡时钟。该低稳态误差的锁相回路是利用延迟单元延迟输入信号的相位或参考时钟的相位，藉以补偿该锁相回路的电路特性，并降低锁相回路的稳态误差。

Description

低稳态误差的锁相回路及其校正电路

技术领域

本发明关于锁相回路，特别是关于利用延迟单元来延迟输入信号或参考时钟的相位，以补偿电路特性的具低稳态误差的锁相回路及其校正电路。

背景技术

图1所示为一般锁相回路(Phase lock loop，PLL)的方块图。锁相回路是用来提供与输入信号(IN)的相位同步的时钟(PLCK)。例如，在读取光盘媒体的数据时，可以利用锁相回路来锁定EFM(Eight-to-Fourteen Modulation)信号的相位与频率，并输出一锁相时钟(Phase lock Clock，PLCK)作为EFM信号的取样时钟或其它控制的参考时钟。如图1所示，公知锁相回路10包含一相位检测器11、电荷泵12、回路滤波器13、压控振荡器14、以及一分频器15。相位检测器11用来检测输入信号IN与锁相时钟PLCK的相位差值，并根据相位差值输出控制脉冲UP、DOWN来控制电荷泵12。例如，当锁相时钟PLCK的相位超前(leading)输入信号IN的相位时，相位检测器11输出的控制脉冲UP会小于控制脉冲DOWN，藉以使电荷泵12产生正值(positive)的控制电流Icp。回路滤波器13则根据该正值控制电流Icp将控制电压减小，让压控振荡器14所输出的锁相时钟PLCK的频率降低。反之，当锁相时钟PLCK的相位落后(lagging)输入信号IN的相位时，相位检测器11输出的控制脉冲UP会大于控制脉冲DOWN，藉以使电荷泵12来产生负值(negative)的控制电流Icp。回路滤波器13则根据该负值控制电流Icp将控制电压增加，让压控振荡器14所输出的锁相时钟PLCK的频率提升。

但是，公知的锁相回路中，由于电荷泵电流不匹配(current mismatch)或在控制脉冲UP(上)与DOWN(下)路径的逻辑延迟不匹配(logic delaymismatch between up and down path)，即使输入信号IN与锁相时钟PLCK已处于锁相(on lock)的稳定状态，而IN与PLCK仍然会出现相位误差(phaseerror)。

发明内容

有鉴于上述问题，本发明的目的是提供一种利用延迟单元来延迟输入信号或参考时钟的相位，以补偿电路特性的具低稳态误差的锁相回路，以及锁相回路的校正电路。

为实现上述目的，本发明低稳态误差的锁相回路的校正电路包含一时钟发生器提供相位接近或同相位的模拟输入信号与模拟参考时钟；一延迟单元来延迟模拟参考时钟的相位；一相位检测器，接收模拟输入信号与延迟单元输出的延迟参考时钟，并根据该等信号的相位差输出电荷控制信号；一电荷泵，接收电荷控制信号，并根据该电荷控制信号输出一控制电流；一积分器，对控制电流积分产生一误差电压；一延迟时间控制单元，根据误差电压产生延迟单元的延迟时间控制信号；以及一压控振荡器接收一参考控制电压，并产生锁相时钟。

本发明低稳态误差的锁相回路则利用一延迟单元来延迟输入信号的相位或参考时钟的相位，藉以补偿该锁相回路的电路特性，并降低锁相回路的稳态误差。而延迟单元所延迟的时间由延迟时间控制单元所产生的延迟时间控制信号来控制。

附图说明

图1表示公知锁相回路的方块图。

图2表示本发明低稳态误差的锁相回路的方块图。

图3表示本发明低稳态误差的锁相回路的校正电路方块图。

图4表示本发明校正电路中延迟时间控制单元与延迟单元的实施例。

图5表示本发明具校正电路的低稳态误差的锁相回路的方块图。

附图编号

11相位检测器

12电荷泵

13回路滤波器

14压控振荡器

20低稳态误差的锁相回路

21延迟单元

30低稳态误差的锁相回路的校正电路

31信号发生器

32积分器

33延迟时间控制单元33

50具校正电路的低稳态误差的锁相回路

51、52、53多路转换器

S1开关

具体实施方式

以下参考附图详细说明本发明低稳态误差的锁相回路，以及锁相回路的校正电路。

一般的锁相回路中，即使输入信号IN与锁相时钟PLCK已处于锁相(onlock)的稳定状态，但IN与PLCK仍然会出现相位误差(phase error)。为了克服此问题，本发明低稳态误差的锁相回路的原理是利用一延迟单元对锁相时钟或输入信号延迟一段时间，使输入信号IN与锁相时钟PLCK在锁相的稳定状态相位差变小。所以，本发明锁相回路在稳态时，输入到相位检测器的两个信号的相位误差会降低，进而降低稳态误差。

图2表示本发明低稳态误差的锁相回路的方块图。如该图所示，本发明低稳态误差的锁相回路20除了包含一相位检测器11、一电荷泵12、一回路滤波器13、以及一压控振荡器14之外，还包含配置于压控振荡器14与相位检测器11之间的延迟单元21。当然，延迟单元21亦可配置于输入信号IN与相位检测器11之间。该锁相回路20亦可在压控振荡器14与延迟单元21之间设计一个分频器，来预先对压控振荡器14所输出的振荡时钟进行分频操作。由于相位检测器11、电荷泵12、回路滤波器13、以及压控振荡器14的结构与功能已于公知技术中说明，不再重复叙述。

延迟单元21用来接收压控振荡器14的振荡时钟PLCK，并延迟一段时间后产生一参考时钟PLCKY。相位检测器11用来检测输入信号IN与参考时钟PLCKY的相位差值后，根据该相位差值产生控制脉冲UP、DOWN来控制电荷泵12。由于本发明锁相回路利用延迟单元21延迟参考时钟PLCKY或输入信号IN一段时间，所以可以补偿该锁相回路的电路的特性。因此，本发明锁相回路在稳态时，输入到相位检测器的两个信号的相位误差降低，进而降低稳态误差。至于延迟单元21所应延迟的时间，由一校正电路来计算。

图3表示本发明低稳态误差的锁相回路的校正电路方块图。该校正电路30是用来计算出本发明低稳态误差的锁相回路的延迟单元21的延迟时间。该低稳态误差的锁相回路的校正电路30包含一相位检测器11、一电荷泵12、一压控振荡器14、一信号发生器31、一延迟单元21、一积分器32、以及一延迟时间控制单元33。当然，该锁相回路30亦可在压控振荡器14与信号发生器31之间设计一个分频器，来预先对压控振荡器14所输出的振荡时钟进行分频操作。当然，延迟单元21亦可配置于模拟输入信号INZ与相位检测器11之间。

校正电路30利用信号发生器31根据压控振荡器14所输出的振荡时钟PLCK产生两个相位接近或同相位的时钟，一个定义为模拟输入时钟INZ，一个定义为模拟参考时钟PLCKZ。模拟输入时钟INZ与模拟参考时钟PLCKZ的频率可以不相同，但是相位差几乎为零。例如，对于CD-ROM的EFM信号而言，每个信号的宽度介于3T-11T之间，其中T为基本时间单位。因此模拟输入时钟INZ的周期可设定为3T-11T之间，而模拟参考时钟PLCKZ的周期可设定为1T。

模拟参考时钟PLCKZ经过延迟单元21延迟一延迟时间后，产生参考时钟PLCKY。此时，若延迟单元21的延迟时间不为零，则模拟输入时钟INZ与参考时钟PLCKY之间会存在相位差，该相位差即相对于延迟时间。相位检测器11与电荷泵12根据模拟输入时钟INZ与参考时钟PLCKY产生控制电流Icp。该校正电路则利用积分器32接收控制电流Icp，并对控制电流Icp进行积分操作后输出误差电压Verr。延迟时间控制单元33即根据该误差电压Verr产生延迟时间控制信号来控制延迟单元21的延迟时间。

图4表示延迟时间控制单元与延迟单元的实施例的结构图。如该图所示，延迟时间控制单元33由比较器331、332、与门333、334、以及一计数器335所构成。比较器331接收积分器32所输出的误差电压Verr，并与一第一参考电压V1比较后，产生第一比较讯号。比较器332接收积分器32所输出的误差电压Verr，并与一第二参考电压V2比较后，产生第二比较讯号。与门333接收一触发时钟SC与第一比较讯号，输出上数脉冲至计数器335。与门334接收触发时钟SC与第二比较讯号，输出下数脉冲至计数器335。计数器235的计数值即为延迟时间控制信号DTCS。

本发明校正电路的一实施例是以多个串接的反相器(Inverter)211以及一多路转换器212来构成一延迟单元21。该串接的反相器211接收模拟参考时钟PLCKZ，并产生不同延迟时间的信号C0-C7，同时输入至一多路转换器212。该多路转换器212接收延迟时间控制信号DTCS的控制，从多个不同延迟时间的信号C0-C7中选择一信号，并输出为参考时钟PLCKY。

假设第一参考电压V1为正电压，而第二参考电压V2为负电压。当误差电压Verr高于第一参考电压V1时，表示参考时钟PLCKY超前输入时钟INY。在此状态下，第一比较讯号为H，故在触发时钟SC正沿时，计数器335上数而改变延迟时间控制信号DTCS。多路转换器212即根据该延迟时间控制信号DTCS从不同延迟时间的信号C0-C7中选择另一个延迟时间较长的延迟信号作为参考时钟PLCKY。相反的，当误差电压Verr低于第二参考电压V2时，表示参考时钟PLCKY落后输入时钟INY。在此状态下，第二比较讯号为H，故在触发时钟SC正沿时，计数器335下数而改变延迟时间控制信号DTCS。多路转换器212即根据该延迟时间控制信号DTCS从不同延迟时间的信号C0-C7中选择另一个延迟时间较短的延迟信号作为参考时钟PLCKY。

再参考图3，由于信号发生器31所产生的模拟输入时钟INZ与模拟参考时钟PLCKZ几乎是同相位，因此在锁相回路的电路特性为理想的情况下，积分器32所输出的误差电压Verr亦应为0，且延迟单元21的延迟时间亦应为0。当锁相回路的电路特性不理想而造成积分器32所输出的误差电压Verr不为0，则延迟时间控制单元23即会根据误差电压Verr的值产生一延迟时间控制信号DTCS来控制延迟单元21的延迟时间。

图5表示本发明具校正电路的低稳态误差的锁相回路的方块图。该具校正电路的低稳态误差的锁相回路50包含一相位检测器11、一电荷泵12、一回路滤波器13、一压控振荡器14、一信号发生器31、一延迟单元21、一积分器32、一延迟时间控制单元33、以及三个多路转换器51、52、53。当然，延迟单元21亦可配置于多路转换器51与相位检测器11之间。该锁相回路50亦可在压控振荡器14与信号发生器31之间设计一个分频器，来预先对压控振荡器14所输出的振荡时钟进行分频操作。图5的具校正电路的低稳态误差的锁相回路50是图2的低稳态误差的锁相回路20与图3的校正电路30的结合，其中还利用三个多路转换器51、52、53来切换校正模式与操作模式的信号，并利用切换信号CS来控制。

具校正电路的低稳态误差的锁相回路50利用多路转换器51切换输入信号IN与信号发生器31所产生的模拟输入信号INZ。锁相回路50利用多路转换器52切换压控振荡器14的振荡时钟PLCK与信号发生器31所产生的模拟参考时钟PLCKZ。锁相回路50利用多路转换器53切换回路滤波器13的控制电压Cv与参考电压Rv。

所以，当切换信号CS被启用时，该具校正电路的低稳态误差的锁相回路50处于校正模式。此时，多路转换器51输出信号发生器31所产生的模拟输入信号INZ、多路转换器52输出信号发生器31所产生的模拟参考时钟PLCKZ、以及多路转换器53输出参考电压Rv。同时，开关S1亦导通，让误差电压Vrr可输出至延迟时间控制单元33。所以，延迟时间控制单元33即根据积分器32的误差电压Vrr产生延迟时间控制信号DTCS来调整延迟单元21的延迟时间。

相反，当校正完成后将切换信号CS禁用，使具校正电路的低稳态误差的锁相回路50处于操作模式。此时，多路转换器51输出输入信号IN、多路转换器52输出压控振荡器14的振荡时钟PLCK、以及多路转换器53输出回路滤波器13的控制电压Cv。同时，开关S1被断路，让误差电压Vrr无法输出至延迟时间控制单元33。所以，延迟单元21的延迟时间即保持固定值。由于在校正模式中，延迟时间控制单元33已计算出较佳的延迟时间来补偿锁相回路50的电路特性。因此，该锁相回路50在操作模式时，其稳态误差值较低。

以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的构思和范围，本领域技术人员可进行各种变形或变更。例如，本发明使用单一组延迟单元，但亦可利用两组延迟单元分别延迟参考时钟与输入时钟的相位。

Claims (14)

1.一种具低稳态误差的锁相回路，包含：

一延迟单元，接收一锁相时钟，并产生延迟一第一预设时间的一延迟时钟；

一相位检测器，接收一输入信号与所述延迟时钟，并根据该输入信号与延迟时钟的相位差输出电荷控制信号；

一电荷泵，接收所述电荷控制信号，并根据该电荷控制信号输出一控制电流；

一回路滤波器，根据所述控制电流产生一控制电压；以及

一压控振荡器，根据所述控制电压产生所述锁相时钟。

2.如权利要求1所述的具低稳态误差的锁相回路，还包含一分频器，配置于所述压控振荡器与所述延迟单元之间，藉以将所述锁相时钟分频。

3.如权利要求1所述的具低稳态误差的锁相回路，还包含一第二延迟单元，藉以将所述输入信号延迟一第二时间后输出至所述相位检测器。

4.如权利要求1所述的具低稳态误差的锁相回路，其中所述第一预设时间由一校正电路产生。

5.一种锁相回路的延迟时间的校正电路，该锁相回路具有一延迟单元、一相位检测器、一电荷泵、一回路滤波器、以及一压控振荡器，该校正电路包含：

一信号发生器，根据一锁相时钟产生实质上没有相位差的一模拟输入信号以及一模拟参考时钟；

所述延迟单元接收所述模拟参考时钟，并输出延迟一第一预设时间的一延迟时钟；

所述相位检测器，接收所述模拟输入信号与所述延迟时钟，并根据该模拟输入信号与延迟时钟的相位差输出电荷控制信号；

所述电荷泵，接收所述电荷控制信号，并根据该电荷控制信号输出一控制电流；

一积分器，对所述控制电流积分产生一误差电压；

一延迟时间控制单元，根据所述误差电压产生延迟时间控制信号来控制所述延迟单元的延迟时间；以及

所述压控振荡器接收一参考控制电压，并产生所述锁相时钟。

6.如权利要求5所述的锁相回路的延迟时间的校正电路，其中所述锁相回路还包含一分频器，配置于所述压控振荡器与所述信号发生器之间，藉以将所述锁相时钟分频。

7.如权利要求5所述的锁相回路的延迟时间的校正电路，其中所述延迟时间控制单元包含：

一第一比较单元，比较所述误差电压与一第一比较电压，并输出一第一比较信号；

一第二比较单元，比较所述误差电压与一第二比较电压，并输出一第二比较信号；以及

一计数器，当所述第一比较信号启用时，进行上数操作，而当所述第二比较信号启用时，进行下数操作，并输出计数值作为所述延迟时间控制信号。

8.如权利要求7所述的校正锁相回路的校正电路，其中所述延迟单元包含：

一串接的触发器，接收所述模拟参考时钟，并产生多个不同延迟时间的延迟信号；以及

一多路转换器，根据所述延迟时间控制信号从所述多个不同延迟时间的延迟信号选择一个延迟信号作为所述延迟时钟。

9.一种具校正电路的低稳态误差锁相回路，该锁相回路包含：

一信号发生器，根据一锁相时钟产生实质上无相位差的一模拟输入信号以及一模拟参考时钟；

一第一多路转换器，接收一输入信号与所述模拟输入信号，并根据一校正信号的控制，输出所述输入信号或所述模拟输入信号；

一第二多路转换器，接收所述锁相时钟与所述模拟参考时钟，并根据所述校正信号的控制，输出所述锁相时钟或所述模拟参考时钟；

一延迟单元，接收所述第二多路转换器的输出信号，并输出延迟一预设时间的一延迟时钟；

一相位检测器，接收所述第一多路转换器的输出信号与第二多路转换器的输出信号，并根据该等信号的相位差输出电荷控制信号；

一电荷泵，接收所述电荷控制信号，并根据该电荷控制信号输出一控制电流；

一回路滤波器，根据所述控制电流产生一控制电压；

一第三多路转换器，接收所述控制电压与一参考电压，并根据所述校正信号的控制，输出所述控制电压或参考电压；

一压控振荡器，接收所述第三多路转换器的输出电压，并产生所述锁相时钟；以及

一延迟时间控制单元，根据所述控制电压调整所述延迟单元的延迟预设时间。

10.如权利要求9所述的具校正电路的低稳态误差锁相回路，其中所述第一多路转换器包含：

一第一开关，连接所述输入信号与所述第一延迟单元，并于所述控制信号启用时断路；以及

一第二开关，连接所述模拟输入信号与所述第一延迟单元，并于所述控制信号启用时导通。

11.如权利要求10所述的具校正电路的低稳态误差锁相回路，其中所述第二多路转换器包含：

一第三开关，连接所述锁相时钟与所述第二延迟单元，并于所述控制信号启用时断路；以及

一第四开关，连接所述模拟参考时钟与所述第二延迟单元，并于所述控制信号启用时导通。

12.如权利要求11所述的具校正电路的低稳态误差锁相回路，其中所述第三多路转换器包含：

一第五开关，连接所述回路滤波器与所述压控振荡器，并于所述控制信号启用时断路；以及

一第六开关，连接所述参考电压与所述压控振荡器，并于所述控制信号启用时导通。

13.如权利要求9所述的具校正电路的低稳态误差锁相回路，其中所述延迟时间控制单元包含：

一第一比较单元，比较所述误差电压与一第一比较电压，并输出一第一比较信号；

一第二比较单元，比较所述误差电压与一第二比较电压，并输出一第二比较信号；以及

一计数器，当所述第一比较信号启用时，进行上数操作，而当所述第二比较信号启用时，进行下数操作，并输出计数值作为所述延迟时间控制信号。

14.如权利要求13所述的具校正电路的低稳态误差锁相回路，其中所述延迟单元包含：

一串接的触发器，接收所述模拟锁相时钟，并产生多个不同延迟时间的延迟信号；以及

一多路转换器，根据所述延迟时间控制信号从所述多个不同延迟时间的延迟信号选择一个延迟信号作为所述延迟锁相时钟。

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