TWI600280B - 相位偵測電路與使用該相位偵測電路之同步化電路 - Google Patents

相位偵測電路與使用該相位偵測電路之同步化電路 Download PDF

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Description

相位偵測電路與使用該相位偵測電路之同步化電路
本發明一般係關於一半導體電路，且更具體地，其係關於一相位偵測電路以及使用該相位偵測電路之一同步化電路。
傳統的同步化電路，例如相位閉鎖迴路(PLL，Phase Locked Loop)或延遲閉鎖迴路(DLL，Delayed Locked Loop)，係於一相位或延遲時間調整程序中確認一相位或延遲時間是否已經被調整至在一需要範圍內的數值，或是否已經達到一延遲閉鎖或相位閉鎖。
該同步化電路可使用一相位偵測電路來確認是否已經達到一延遲閉鎖或相位閉鎖。
該相位偵測電路係比較一參考時脈訊號REFCLK與一比較標的訊號FBCLK，並產生一相位偵測訊號PDOUT。
第1圖是一波形圖，其說明用於該傳統同步化電路之一相位偵測運作。
參閱第1圖，當該參考時脈訊號REFCLK與該比較標的訊號FBCLK中含有雜訊分量(例如一跳動)時，該相位偵測電路可輸出該相位偵測訊號作為一異常值。
當該相位偵測電路輸出該相位偵測訊號PDOUT作為一異常值時，可發生該同步化電路之一運作錯誤。
本文描述了一種可無關於雜訊而執行穩定運作的相位偵測電路，以及使用該相位偵測電路之一同步化電路。
在本發明之一具體實施例中，一相位偵測電路係配置以藉由在一控制訊號的一停用週期中比較由分配一第一時脈訊號所得之一分配時脈訊號與一第二時脈訊號而產生一相位偵測訊號，並以藉由在該控制訊號的一啟動週期中比較該第一時脈訊號與第二時脈訊號而產生該相位偵測訊號。
在本發明之一具體實施例中，一相位偵測電路係包括：一分配區段，其係配置以藉由分配一第一時脈訊號而產生一分配時脈訊號；一多工區段，其係配置以響應於一控制訊號而選擇並輸出該第一時脈訊號或該分配時脈訊號；以及一偵測區段，其係配置以比較該多工區段的輸出訊號之相位與一第二時脈訊號，並產生一相位偵測訊號。
在本發明之一具體實施例中，一同步化電路係包括：一可變延遲單元，其係配置以藉由一變化延遲時間使一參考時脈訊號延遲而產生一同步化時脈訊號；一反饋時脈訊號產生單元，其係配置以接收該同步化時脈訊號，並產生一反饋時脈訊號；一控制單元，其係配置以響應於一相位偵測訊號而改變該可變延遲單元的延遲時間，並響應於該相位偵測訊號的轉變而產生一閉鎖完成訊號；以及一相位偵測電路，其係配置以響應於該閉鎖完成訊號而比較該參考時脈訊號或該分配參考時脈訊號與該反饋時脈訊號，藉 以產生該相位偵測訊號。
在下文中，將參照所附圖式，經由各個具體實施例來說明根據本發明之一相位偵測電路以及使用該相位偵測電路之一同步化電路。
參閱第2圖，根據本發明之一具體實施例的一同步化電路100係包括一可變延遲單元110、一控制單元120、一反饋時脈訊號產生單元150以及一相位偵測電路10。
該反饋時脈訊號產生單元150係包括一分配區段130及一複製延遲區段140。
該可變延遲單元110具有響應於該控制單元120的控制之一變化延遲時間，且其係配置以該變化延遲時間使一第一時脈訊號(亦即一參考時脈訊號REFCLK)延遲，並產生一同步化時脈訊號DLLCLK。
該控制單元120係配置以響應於一相位偵測訊號PDOUT而控制該可變延遲單元110，並響應於該相位偵測訊號PDOUT的轉變而產生一閉鎖完成訊號LOCK_STATE。
用於響應該相位偵測訊號PDOUT的轉變而產生閉鎖完成訊號LOCK_STATE之控制單元120可包括一閉鎖狀態偵測器121。
該分配區段130係配置以將該同步化時脈訊號DLLCLK除以二。
該複製延遲區段140包括一延遲構件，用以複製一特 定訊號路徑的一延遲時間。
該特定訊號路徑可包括一內部訊號路徑，一外部時脈訊號係通過該內部訊號路徑而至使用同步化電路100之一電路中，例如一半導體記憶體電路。
該相位偵測電路10係配置以比較該參考時脈訊號REFCLK或藉由分配該參考時脈訊號REFCLK所得之一訊號與一第二時脈訊號(亦即，響應於該閉鎖完成訊號LOCK_STATE與一重置訊號RSTB之一反饋時脈訊號FBCLK)，並產生該相位偵測訊號PDOUT。
參閱第3圖，該相位偵測電路10包括一分配區段11、一第一延遲區段12、一多工區段13、一第二延遲區段14與一偵測區段15。
該分配區段11係配置以將該參考時脈訊號REFCLK除以二，並產生該分配時脈訊號REFCLK/2。
該第一延遲區段12係配置以使一預設時間該參考時脈訊號REFCLK延遲，並產生延遲參考時脈訊號REFCLKD。
該多工區段13係配置以響應於該閉鎖完成訊號LOCK_STATE而選擇該分配時脈訊號REFCLK/2或該延遲參考時脈訊號REFCLKD。
該閉鎖完成訊號LOCK_STATE可包括定義了一DLL的延遲閉鎖或一PLL的相位閉鎖是否已經完成之一訊號。
在本發明的一具體實施例中，該閉鎖完成訊號LOCK_STATE係使用作為用於控制相位偵測電路10之一訊號。然而，其係僅為一個例子，且也可使用從一外部來 源(而非一DLL或一PLL)所提供之一控制訊號。
該第二延遲區段14係配置以一預設時間使一反饋時脈訊號EBCLK延遲，並產生延遲反饋時脈訊號FBCLKD。
該第一延遲區段12可被配置為一虛擬延遲元件，以補償通過該分配區段11之一訊號路徑的延遲時間。
該第二延遲區段14可被配置為一虛擬延遲元件，以補償通過該多工區段13以及該分配區段11或該第一延遲區段12之一訊號路徑的延遲時間。
該偵測區段15係配置以比較該延遲反饋時脈訊號FBCLKD的相位與該多工區段13的一輸出訊號之相位，並產生該相位偵測訊號PDOUT。
該偵測區段15係配置以響應於一重置訊號RSTB而將該相位偵測訊號PDOUT起始化。
以下將說明根據本發明之一具體實施例的相位偵測電路10之運作。
當該閉鎖完成訊號LOCK_STATE被停用(例如低位準)時，該多工區段13係選擇該分配時脈訊號REFCLK/2，並對該偵測區段15提供所選擇之訊號。
當該閉鎖完成訊號LOCK_STATE被啟動(例如高位準)時，該多工區段13係對該偵測區段15提供該延遲參考時脈訊號REFCLKD。
當該閉鎖完成訊號LOCK_STATE被停用時，在該反饋時脈訊號FBCLK的一上升邊緣係實質領先該分配時脈訊號REFCLK/2的一上升邊緣之情形中，該偵測區段15係輸 出該相位偵測訊號PDOUT作為一高位準。
該偵測區段15的實際輸入訊號可包括該多工區段13的輸出訊號與該第二延遲區段14的輸出訊號。然而，由於該第一延遲區段12與該第二延遲區段14為用以補償一內部時間延遲之虛擬延遲裝置，因此應了解該偵測區段15係有效地比較該參考時脈訊號REECLK或該分配時脈訊號REFCLK/2與該反饋時脈訊號FBCLK。
當該閉鎖完成訊號LOCK_STATE被啟動時，在該反饋時脈訊號FBCLK的上升邊緣係實質領先該參考時脈訊號REFCLK的一上升邊緣的情形中，該偵測區段15係輸出該相位偵測訊號PDOUT作為一高位準。
在本發明的一具體實施例中，當該閉鎖完成訊號LOCK_STATE被停用時，則使用該分配時脈訊號REFCLK/2。
雖然在第4圖所述之延遲參考時脈訊號REFCLKD與延遲反饋時脈訊號FBCLKD中含有雜訊分量(例如跳動)，但該相位偵測電路10係可輸出該相位偵測訊號PDOUT作為一正常值。
參閱第5圖，該閉鎖狀態偵測區段121係配置以響應於該相位偵測訊號PDOUT的轉變而啟動該閉鎖完成訊號LOCK_STATE。
該閉鎖狀態偵測區段121係偵測該相位偵測訊號PDOUT從一高位準轉變至一低位準的情形，以及該相位偵測訊號PDOUT從一低位準轉變至一高位準的情形，並啟動 該閉鎖完成訊號LOCK_STATE。
該閉鎖狀態偵測區段121包括一第一正反器122、一第二正反器123以及一邏輯閘124。
該第一正反器122具有連接至一電源供應端子之一輸入端子以及配置以接收反向的相位偵測訊號PDOUT之一時脈端子。
該第二正反器123具有連接至該電源供應端子之一輸入端子以及配置以接收該相位偵測訊號PDOUT之一時脈端子。
該第一正反器122與該第二正反器123係由一重置訊號RSTB予以重置。
邏輯閘124係配置以對該第一正反器122的輸出訊號與該第二正反器123的輸出訊號執行一OR運作，並輸出該閉鎖完成訊號LOCK_STATE。
下文將說明根據本發明之一具體實施例的同步化電路100之運作。
當該閉鎖完成訊號LOCK_STATE被停用(例如低位準)時，該相位偵測單元10係比較該分配時脈訊號REFCLK/2的相位與該反饋時脈訊號FBCLK的相位，並產生該相位偵測訊號PDOUT。
該控制單元120係根據該相位偵測訊號PDOUT的位準而增加或減少該可變延遲單元110的延遲時間。
該反饋時脈訊號FBCLK的相位係響應於該可變延遲單元110的延遲時間之增加或減少而改變。
在該分配時脈訊號REFCLK/2的相位被閉鎖的狀態下，當該反饋時脈訊號FBCLK的相位響應於如第6圖所示之延遲時間繪作FBCLKD而改變時，該相位偵測訊號PDOUT係從一高位準轉變至一低位準。
隨著該相位偵測訊號PDOUT從一高位準轉變至一低位準，第5圖之第一正反器122係輸出一電源供應位準，亦即一高位準訊號。
隨著該第一正反器122所輸出之高位準訊號被輸出通過該邏輯閘124，該閉鎖完成訊號LOCK_STATE即被啟動。
在該分配時脈訊號REFCLK/2的相位被閉鎖的狀態下，當該反饋時脈訊號FBCLK的相位響應於如第7圖所示之延遲時間繪作FBCLKD而改變時，該相位偵測訊號PDOUT係從一低位準轉變至一高位準。
隨著該相位偵測訊號PDOUT從一低位準轉變至一高位準，第5圖中之第二正反器123係輸出一電源供應位準，亦即一高位準訊號。
隨著該第二正反器123所輸出之高位準訊號被輸出通過該邏輯閘124，該閉鎖完成訊號LOCK_STATE即被啟動。
當該閉鎖完成訊號LOCK_STATE被啟動時，該相位偵測單元10即比較該參考時脈訊號REFCLK的相位與該反饋時脈訊號FBCLK的相位，並產生該相位偵測訊號PDOUT。
該控制單元120係根據該相位偵測訊號PDOUT的位準而增加或減少該可變延遲單元110的延遲時間。
在該閉鎖完成訊號LOCK_STATE被啟動之後，該可變 延遲單元110的延遲時間係被持續地調整。
該反饋時脈訊號FBCLK的相位亦響應於該可變延遲單元110的延遲時間的增加或減少而變化。
在本發明之一具體實施例中，該反饋時脈訊號FBCLK係在閉鎖完成狀態之前(亦即在該閉鎖完成訊號LOCK_STATE被啟動之前)與該分配時脈訊號REFCLK/2比較，並在該閉鎖完成訊號LOCK_STATE被啟動之後與該參考時脈訊號REFCLK比較，以進行穩定的相位偵測。
雖然未偵測當該相位偵測訊號PDOUT轉變至一特定位準的時點，但因為該相位偵測訊號PDOUT係轉變至一低位準，且一高位準係被確認為閉鎖完成，因此可確保同步化電路的一穩定運作。
雖然特定具體實施例係已說明如上，但該領域技術人士將可理解所說明之具體實施例係僅為示例。因此，不應根據所說明之具體實施例來限制本文所述之半導體電路。反而是，在結合上述說明與所附圖式時，本文所述之半導體電路係受下述申請專利範圍所限。
10‧‧‧相位偵測電路
11‧‧‧分配區段
12‧‧‧第一延遲區段
13‧‧‧多工區段
14‧‧‧第二延遲區段
15‧‧‧偵測區段
100‧‧‧同步化電路
110‧‧‧可變延遲單元
120‧‧‧控制單元
121‧‧‧閉鎖狀態偵測區段
122‧‧‧第一正反器
123‧‧‧第二正反器
124‧‧‧邏輯閘
130‧‧‧分配區段
140‧‧‧複製延遲區段
150‧‧‧反饋時脈訊號產生單元
DLLCLK‧‧‧同步化時脈訊號
FBCLK‧‧‧反饋時脈訊號
FBCLKD‧‧‧延遲反饋時脈訊號
LOCK_STATE‧‧‧閉鎖完成訊號
PDOUT‧‧‧相位偵測訊號
REFCLK‧‧‧參考時脈訊號
REFCLKD‧‧‧延遲參考時脈訊號
REFCLK/2‧‧‧分配時脈訊號
RSTB‧‧‧重置訊號
結合所附圖式來說明特徵、態樣與具體實施例，其中：
第1圖係一波形圖，其說明一傳統同步化電路的相位偵測運作。
第2圖係根據本發明之一具體實施例的同步化電路之方塊圖。
第3圖係第2圖之相位偵測單元的方塊圖。
第4圖係一時序圖，其說明第3圖之相位偵測電路的運作。
第5圖係一電路圖，其說明第2圖之一閉鎖狀態偵測器之配置。
第6圖與第7圖為波形圖，其說明第5圖之閉鎖狀態偵測器的運作。
10‧‧‧相位偵測電路
100‧‧‧同步化電路
110‧‧‧可變延遲單元
120‧‧‧控制單元
121‧‧‧閉鎖狀態偵測區段
130‧‧‧分配區段
140‧‧‧複製延遲區段
150‧‧‧反饋時脈訊號產生單元
DLLCLK‧‧‧同步化時脈訊號
FBCLK‧‧‧反饋時脈訊號
LOCK_STATE‧‧‧閉鎖完成訊號
PDOUT‧‧‧相位偵測訊號
REFCLK‧‧‧參考時脈訊號
RSTB‧‧‧重置訊號

Claims (16)

  1. 一種相位偵測電路，其係配置以藉由在一控制訊號的一停用週期中比較由分配一第一時脈訊號所得之一分配時脈訊號與一第二時脈訊號而產生一相位偵測訊號，並以藉由在該控制訊號的一啟動週期中比較該第一時脈訊號與第二時脈訊號而產生該相位偵測訊號。
  2. 如申請專利範圍第1項所述之相位偵測電路，其中該相位偵測電路係依據該第二時脈訊號的相位是否領先該分配時脈訊號或該第一時脈訊號的相位而產生該相位偵測訊號。
  3. 如申請專利範圍第1項所述之相位偵測電路，其中該控制訊號包含一閉鎖完成訊號，其定義一延遲閉鎖迴路(DLL)的一延遲閉鎖或一相位閉鎖迴路(PLL)之一相位閉鎖是否已經完成。
  4. 一種相位偵測電路，其包含：一分配區段，其係配置以藉由分配一第一時脈訊號而產生一分配時脈訊號；一多工區段，其係配置以響應於一控制訊號而選擇並輸出該第一時脈訊號或該分配時脈訊號；以及一偵測區段，其係配置以比較該多工區段的輸出訊號之相位與一第二時脈訊號，並產生一相位偵測訊號；其中該控制訊號包含一閉鎖完成訊號，其定義一DLL的一延遲閉鎖或一PLL的相位閉鎖是否已經完成。
  5. 如申請專利範圍第4項所述之相位偵測電路，更包含：一第一延遲區段，其係配置以一第一延遲時間使該第一時脈訊號延遲，並對該多工區段提供經延遲之第一時脈訊號；以及一第二延遲區段，其係配置以一第二延遲時間使該第二時脈訊號延遲，並對該偵測區段提供經延遲之第二時脈訊號。
  6. 如申請專利範圍第5項所述之相位偵測電路，其中該第一延遲時間包含通過該分配區段之一訊號路徑的一延遲時間。
  7. 如申請專利範圍第5項所述之相位偵測電路，其中該第二延遲時間包含通過該多工區段以及該分配區段或該第一延遲區段之一訊號路徑的一延遲時間。
  8. 一種同步化電路，其包含：一可變延遲單元，其係配置以藉由一變化延遲時間使一參考時脈訊號延遲而產生一同步化時脈訊號；一反饋時脈訊號產生單元，其係配置以接收該同步化時脈訊號，並產生一反饋時脈訊號；一控制單元，其係配置以響應於一相位偵測訊號而增加或減少該可變延遲單元的延遲時間，並響應於該相位偵測訊號的轉變而產生一閉鎖完成訊號；以及一相位偵測電路，其係配置以響應於該閉鎖完成訊號而比較該反饋時脈訊號與該參考時脈訊號或比較該反饋 時脈訊號與該分配參考時脈訊號，藉以產生該相位偵測訊號。
  9. 如申請專利範圍第8項所述之同步化電路，其中該反饋時脈訊號產生單元包含：一分配區段，其係配置以分配該同步化時脈訊號；以及一複製延遲區段，其係配置以一預設延遲時間使該分配區段的一輸出訊號延遲，並輸出經延遲之訊號作為該反饋時脈訊號。
  10. 如申請專利範圍第8項所述之同步化電路，其中該控制單元係偵測該相位偵測訊號從一高位準轉變至一低位準的情形，以及該相位偵測訊號從一低位準轉變至一高位準的情形，並啟動該閉鎖完成訊號。
  11. 如申請專利範圍第8項所述之同步化電路，其中該控制單元係包含一閉鎖狀態偵測器。
  12. 如申請專利範圍第11項所述之同步化電路，其中該閉鎖狀態偵測器更包含：一第一正反器，其具有連接至一電源供應端子之一輸入端子、配置以接收反向相位偵測訊號之一時脈端子以及連接至一重置訊號之一端子；一第二正反器，其具有連接至該電源供應端子之一輸入端子、配置以接收該相位偵測訊號之一時脈端子以及連接至一重置訊號之一端子；以及 一邏輯閘，其係配置以對該第一正反器的輸出訊號與第二正反器的輸出訊號執行一OR運作，並輸出該閉鎖完成訊號。
  13. 如申請專利範圍第8項所述之同步化電路，其中該相位偵測電路包含：一分配區段，其係配置以藉由分配該參考時脈訊號而產生一分配時脈訊號；一多工區段，其係配置以響應於該閉鎖完成訊號而選擇並輸出該參考時脈訊號或該分配時脈訊號；以及一偵測區段，其係配置以比較該多工區段的輸出訊號之相位與該反饋時脈訊號，並產生該相位偵測訊號。
  14. 如申請專利範圍第13項所述之同步化電路，其中該相位偵測電路更包含：一第一延遲區段，其係配置以一第一延遲時間使該參考時脈訊號延遲，並對該多工區段提供經延遲之訊號；以及一第二延遲區段，其係配置以一第二延遲時間使該反饋時脈訊號延遲，並對該偵測區段提供經延遲之訊號。
  15. 如申請專利範圍第14項所述之同步化電路，其中該第一延遲時間包含通過該分配區段之一訊號路徑的一延遲時間。
  16. 如申請專利範圍第14項所述之同步化電路，其中該第二延遲時間係包含通過該多工區段與該分配區段或該第一 延遲區段之一訊號路徑的一延遲時間。
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