KR100906644B1 - 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 데이터가 파이프래치에 입력되는 타이밍을 결정하는 핀스트로브 신호의 타이밍을 개선한 반도체 메모리장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 전원전압의 레벨을 감지해 감지신호를 출력하는 전압감지부; 데이터가 파이프래치로 입력되는 타이밍을 결정하는 핀스트로브 신호를 전달하는 핀스트로브 신호 전달경로; 상기 감지신호에 응답하여 상기 핀스트로브 신호 전달경로의 지연값을 조절하는 지연조절부; 및 상기 감지신호에 응답하여 상기 핀스트로브 신호의 펄스 폭을 조절하는 펄스폭을 조절하는 펄스폭조절부를 포함한다.
Figure R1020070139200
메모리장치, 파이프래치, tCK

Description

반도체 메모리장치{Semiconductor Memory Device}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 데이터가 파이프래치에 실리는 타이밍을 결정해주는 핀스트로브 신호의 인에이블 타이밍 및 펄스폭에 관련된 마진을 개선하는 기술에 관한 것이다.
동기식 반도체 메모리장치(SDRAM: Synchronous dynamic random access memory)가 SDR(single data rate)에서 DDR(double data rate), DDR2, DDR3 등으로 발전함에 따라 프리패치 스킴(prefetch scheme)을 사용하고 있다.
프리패치 스킴이란 메모리장치의 코어(core) 영역의 동작 스피드를 늘리는데 따르는 제약을 극복하기 위한 것인데, 동작 스피드를 늘리기 힘든 코어 영역에서는 데이터를 병렬(parallel)로 처리하고, 데이터의 입/출력 시에는 직렬(serial)로 빠르게 데이터를 입/출력하는 방식을 말한다.
그 예로, DDR2 메모리장치의 경우는 4비트 프리패치 스킴을 사용하고 있는데, 이는 리드(read) 명령에 의해 4비트의 데이터를 메모리 셀(memory cell)로부터 병렬로 리드하고, 리드된 4비트의 데이터를 2클럭 사이클 동안 동일한 데이터 핀(DQ pin)을 통해 직렬로 출력하는 방식이다.
잘 알려진 바와 같이, 프리패치 스킴을 사용하기 위해서는 데이터 핀을 통해 데이터를 직렬로 연속적으로 출력해주기 위한 장치가 필요한데, 이러한 장치를 파이프래치(pipelatch)라고 한다. 그리고 데이터가 파이프래치에 실리는 타이밍을 결정해주는 신호가 필요한데 이러한 신호를 핀스트로브 신호 또는 파이프래치 입력신호라고 하며 보통 기호로 pin과 같이 표현한다.
메모리장치의 리드 동작시 칩 외부로 출력되기 위해 파이프래치로 전달되는 데이터와 데이터를 파이프 래치에 실어주는 타이밍을 결정하기 위한 핀스트로브 신호는 뱅크로부터 파이프래치까지 전달된다. 이때 데이터는 글로벌 입/출력 라인(GIO)을 통해 전달되며 보통 RC 지연을 거치기 때문에 PVT 특성이 변하더라도 지연값의 변동이 거의 없다(RC 지연은 PVT의 변화에 의한 영향이 적음). 그러나 핀스트로브 신호는 여러 로직 등을 거치면서 전달되기 때문에, PVT 특성이 변하면 로직들에 의한 지연값이 상대적으로 크게 변한다는 차이점이 있다.
도 1는 종래의 반도체 메모리장치의 뱅크 부근에서 최초의 핀스트로브 신호를 생성하는 부분을 도시한 도면이다.
최초의 핀스트로브 신호(PRE_PIN)는 카스 펄스 신호(CAS_PULSE)와 WT_IOSA 신호를 조합하여 만들어진다. 카스 펄스 신호(CAS_PULSE)는 라이트/리드 등 컬럼 z커맨드에 의해 발생되는 내부 펄스 신호이며, WT_IOSA 신호는 라이트 동작일 때 '하이'이고 리드 동작일 때 '로우'인 신호이다. 그 동작을 보면 리드 동작이어서 WT_IOSA 신호가 '로우'상태이고 카스 펄스 신호(CAS_PULSE)가 '하이'로 입력되는 구간 동안 낸드게이트(103)에는 '하이', '하이'의 신호가 입력되므로 '로우'로 인에이블되는 펄스 신호가 출력되며, 이는 인버터(104)에 의해 반전되어 '하이'펄스로 인에이블되는 최초의 핀스트로브 신호(PRE_PIN)가 출력된다. 간단히 말해 최초의 핀스트로브 신호(PRE_PIN)는 리드 동작시 뱅크 부근에서 인에이블된다.
IOSPBp 신호는 리드 동작시 뱅크의 데이터를 독출하기 위한 컬럼계의 센스앰프 스트로브 신호에 해당하며, 뱅크에서 글로벌 입/출력 라인(GIO)으로 데이터가 실리는 타이밍을 결정한다. 이 신호는 최초의 핀스트로브 신호(PRE_PIN)의 지연값을 조절하고, 펄스 폭을 조절하여 만든다. IOSPBp 신호의 펄스폭은 펄스폭 조절회로(109) 내의 지연라인(106)의 지연값에 따라 결정된다.
도 2는 도 1의 핀스트로브 신호(PRE_PIN)를 입력받아 최종적인 핀스트로브 신호(PIN)를 생성하는 부분을 도시한 도면이다.
도 1에서 생성된 핀스트로브 신호(PRE_PIN)는 도 2와 같은 회로로 전달되어 지연라인(202)을 거친 후에 펄스폭 조절회로(205)에 의해 펄스폭이 조절된 후 최종적인 핀스트로브 신호(PIN)가 된다.
서로 입/출력단이 맞물려 래치를 형성하고 있는 2개의 낸드게이트(203, 204)는 리셋신호(RSTb)가 '로우'로 인에이블되어 있는 동안은 핀스트로브 신호(PIN)가 생성되지 않도록 하기 위한 것이다. 메모리장치의 동작시 리셋신호(RSTb)는 '하이'로 디스에이블 되어 있으므로 메모리장치가 동작하는 동안 낸드게이트(203)는 단지 인버터로 동작하게 된다.
펄스폭 조절회로(205)는 낸드게이트(203)의 출력신호와 낸드게이트(203)의 출력신호를 지연(206) 및 반전(207)시킨 신호를 낸드게이트(208)와 인버터(209)를 통해 논리조합해 핀스트로브 신호(PIN)의 펄스 폭을 조절한다. 이때 핀스트로브 신호(PIN)는 지연라인(206)의 지연값 만큼의 펄스 폭을 갖게 된다.
도 2와 같은 회로는 뱅크로부터 파이프래치까지 전달되는 핀스트로브 신호(PRE_PIN)의 전달 경로 상의 어느 곳에든지 위치할 수 있으나, 일반적으로 파이프래치 부근에 위치하게 된다.
도 3은 도 2의 회로의 동작을 나타낸 타이밍도이다.
도면을 참조하면, 도 1에서 생성되어 전달된 최초의 핀스트로브 신호(PRE_PIN)가 인버터(201) 및 지연라인(202)을 지나 생성된 PRE_PINbD가 '로우'로 인에이블된다. 그리고 PRE_PINbD 신호는 낸드게이트(203)에 의해 반전된 뒤에 펄스폭 조절회로(205)에 의해 펄스 폭이 조절되어 최종적인 핀스트로브 신호(PIN)로서 출력된다. 핀스트로브 신호(PIN)는 펄스폭 조절회로(205) 내의 지연라인(202)의 지연값과 동일한 펄스 폭을 갖는다.
도 4는 리드 동작시 글로벌 입/출력 라인을 통해 전달되는 데이터와 핀스트로브 신호간의 타이밍을 나타낸 도면이다.
도면의 GIO는 뱅크로부터 글로벌 입/출력 라인을 통해 데이터 핀(DQ pin) 근처에 있는 파이프래치까지 도달한 데이터의 타이밍을 나타내며, 도면의 PIN은 뱅크로부터 로직 등을 통해 파이프래치까지 전달된 핀스트로브 신호(PIN)의 타이밍을 나타낸다. 핀스트로브 신호(PIN)가 인에이블되어 있는 구간 동안 파이프래치가 열 려 글로벌 입/출력 라인(GIO)의 데이터(Valid DATA)가 파이프래치에 실리게 된다. 따라서 데이터(Valid DATA)가 올바르게 파이프래치에 실리기 위해서는 핀스트로브 신호(PIN)가 도면의 데이터(Valid DATA) 구간 내에서 충분한 펄스 폭을 가지고 인에이블 되어야 한다.
(a-1)은 가장 빠른 PVT 조건(FAST)에서 파이프래치 앞단(DQ pin 부근)에서의 데이터(Valid DATA)와 핀스트로브 신호(PIN)의 타이밍을 나타낸다. 여기서 빠른 PVT조건이란 프로세스(P)가 빠른 특성을 나타내는 쪽으로 분포되어 있고, 전압(V)도 높은 값을 가지며, 온도(T)도 낮은 값을 가져 회로 특성이 가장 빠르게 나타날 수 있는 조건을 말한다. 가장 빠른 PVT 조건에서는 회로 특성이 가장 빠르므로 로직에 의한 지연이 짧게 나타나는 경향이 있다. 이때는 펄스폭도 마찬가지로 작아지는 현상이 일어나며(지연라인 206의 지연값이 작아진다), 이 현상이 심할 경우 핀스트로브 신호(PIN)의 펄스 폭(인에이블 구간의 크기)이 너무 작아져서 데이터(Valid DATA)가 파이프래치에 제대로 실리지 못하는 경우가 발생할 수 있다.
(a-2)는 (a-1)에서 가장 느린 PVT 조건으로 바뀌었을 때의 상황을 나타낸다. 가장 느린 PVT 조건이란 프로세스(P)가 느린 특성을 나타내는 쪽으로 분포되어 있고, 전압(V)도 낮은 값을 가지며 온도(T)도 높은 값을 가져 회로 특성이 가장 느리게 나타날 수 있는 조건을 말한다. (a-1)과 (a-2)의 조건의 차이에 따른 글로벌 입/출력 라인(데이터)의 지연값 변화를 tGIO로 나타내었고, 핀스트로브 신호(PIN)의 지연값 변화를 tLD로 나타내었다. 두 지연시간을 비교해보면 tLD에 비해 tGIO가 상대적으로 작음을 알 수 있다. 이는 앞서 설명한 바와 같이 tLD는 PVT 변화량에 따 른 로직 딜레이의 변화에 의해 발생하는 것이고, tGIO는 PVT 변화량에 따른 RC 딜레이의 변화에 의해 발생하는 것이기 때문이다.
(b-1)은 (a-1)에서 핀스트로브 신호(PIN)의 펄스 폭이 좁게 뜸으로서 발생하는 문제점을 해결하기 위해 기본적인 펄스 폭을 늘려놓은 경우를 나타낸다(지연랑인 206을 a의 경우보다 크게 설계). PVT조건은 (a-1)에서와 마찬가지로 가장 빠른 조건이다. 따라서 (b-1)은 (a-1)의 경우와 핀스트로브 신호(PIN)의 인에이블 시점은 동일하지만 다만 인에이블 구간(펄스 폭)의 크기만 더 크다. 그러므로 (b-1)과 같은 경우에는 데이터가 안정적으로 파이프래치로 실릴 수 있다.
(b-2)는 (b-1)처럼 펄스 폭을 기본적인 펄스 폭을 늘려놓은 상태에서 PVT 조건은 가장 느린 경우를 나타낸다. 이때는 지연값이 늘어나 핀스트로브 신호(PIN)의 인에이블 시점도 늦어지고, 핀스트로브 신호(PIN)의 펄스 폭도 늘어나 핀스트로브 신호(PIN)의 인에이블 구간이 Valid DATA의 범위를 벗어남을 확인할 수 있다. 이렇게 핀스트로브 신호(PIN)가 Valid DATA의 범위를 벗어나 인에이블되면, 파이프래치에 Valid DATA 후속의 잘못된 데이터가 실리거나 아무런 데이터도 실리지 않는 문제가 발생될 수 있다.
정리하면, 핀스트로브 신호(PIN)의 펄스 폭을 좁게 설정하면 느린 PVT조건(a-2)에서는 문제가 생기지 않지만 빠른 PVT조건(a-1)에서는 펄스 폭이 너무 좁게 떠 데이터(Valid DATA)가 제대로 파이프래치로 실리지 않는 문제점이 생기고, 핀스트로브 신호(PIN)의 펄스 폭을 넓게 설정하면 빠른 PVT조건(b-1)에서는 문제가 생기지 않지만 느린 PVT조건에서는 핀스트로브 신호(PIN)의 인에이블 구간이 Valid DATA를 벗어나 잘못된 데이터를 파이프래치에 실어줄 수 있다는 문제점이 생긴다.
상기와 같은 문제점은 데이터(Valid DATA)의 폭을 늘리면 해결될 수 있지만, 글로벌 입/출력 라인(GIO)에서 데이터(Valid DATA)의 폭은 tCCD에 의해서 제한된다. tCCD라 함은 리드 또는 라이트와 같은 컬럼 커맨드가 얼마나 빨리 연속해서 연속해서 들어올 수 있는지에 대한 파라매타인데, DDR2의 스펙에는 tCCD=2*tCK DDR3의 스펙에는 tCCD=4*tCK로 제한되어 있다.
따라서 데이터(Valid DATA)의 폭을 늘리려면 tCK(한 클럭의 주기)를 늘려야 하는데, tCK가 늘어나려면 메모리장치가 저속으로 동작해야 한다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 전원전압이 변동됨에 따라 핀스트로브 신호의 인에이블 타이밍 및 펄스폭을 조절해, 핀스트로브 신호의 펄스폭이 너무 작아져 데이터가 파이프래치에 제대로 실리지 않는 문제 및 핀스트로브 신호의 인에이블 펄스가 데이터의 범위를 벗어나는 문제를 해결하고자 함에 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 반도체 메모리장치는, 전원전압의 레벨을 감지해 감지신호를 출력하는 전압감지부; 데이터가 파이프래치로 입력되는 타이밍을 결정하는 핀스트로브 신호를 전달하는 핀스트로브 신호 전달경로; 및 상기 감지신호에 응답하여 상기 핀스트로브 신호 전달경로의 지연값을 조절하는 지연조절부를 포함하는 것을 일 특징으로 한다.
상기 반도체 메모리장치는, 상기 감지신호에 응답하여 상기 핀스트로브 신호의 펄스 폭을 조절하는 펄스폭을 조절하는 펄스폭조절부를 더 포함할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치는, 전원전압의 레벨을 감지해 감지신호를 출력하는 전압감지부; 데이터가 파이프래치로 입력되는 타이밍을 결정하는 핀스트로브 신호를 전달하는 핀스트로브 신호 전달경로; 및 상기 핀스트로브 신호 전달경로 상에서 상기 감지신호에 응답하여 상기 핀스트로브 신호의 펄스폭을 조절 하는 펄스폭조절부를 포함하는 것을 다른 특징으로 한다.
즉, 본 발명은 전원전압의 변동에 따라 핀스트로브 신호의 지연량 및 펄스폭을 조절하기 위한 구성을 갖는 것을 주요 특징으로 한다.
본 발명은 전원전압이 높아져 회로들의 지연값이 줄어드는 경우 핀스트로브 신호의 펄스 폭을 늘리고, 전원전압이 낮아져 회로들의 지연값이 늘어나는 경우 핀스트로브 신호의 펄스 폭을 줄인다.
따라서, 도 4의 (a-1)과 같이(전원전압이 높은 경우) 핀스트로브 신호의 펄스 폭이 너무 좁아 데이터가 파이프래치에 제대로 실리지 못하는 문제가 발생하지 않게 한다. 또한, 도 4의 (b-1)과 같이(전원전압이 낮은 경우) 핀스트로브 신호의 펄스 폭이 너무 넓어져 올바른 데이터의 범위를 벗어나는 문제가 발생하지 않게 한다.
또한, 본 발명은 전원전압이 높아지면 핀스트로브 신호의 지연값을 늘려 인에이블 타이밍을 늦추고, 전원전압이 낮아지면 핀스츠로브 신호의 지연값을 줄여 인에이블 타이밍을 빠르게 한다. 따라서 전원전압의 변동에 따라 핀스트로브 신호의 인에이블 타이밍이 빨라지고 느려지는 현상을 개선해 핀스트로브 신호의 타이밍 마진을 개선해주는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 반도체 메모리장치의 구성도이다.
도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는, 전압감지부(510), 핀스트로브 신호 전달경로(도면에 화살표로 표시된 경로), 지연조절부(530), 및 펄스폭조절부(540)를 포함하여 구성된다.
전압감지부(510)는 전원전압(VDD)의 레벨을 감지해 감지신호(VDD_MODE))를 출력하는 역할을 한다. 감지신호(VDD_MODE)는 전원전압(VDD)이 소정 전압의 레벨 이상일 때 인에이블된다. 감지신호(VDD)는 지연조절부(530) 및 펄스조절부(540)로 입력되어 현재 젼원전압(VDD)의 레벨이 높은지 낮은지를 알려준다.
도면의 전압감지부(510)는 감지신호(VDD_MODE)를 하나를 생성하도록 구성하였지만, 설계에 따라 전압감지부(510)가 감지신호(VDD_MODE)를 복수개 생성하도록 설계될 수 있다. 예를 들어 감지신호A(VDD_MODEA)는 전원전압(VDD)이 1.2V 이상이면 인에이블 되게, 감지신호B(VDD_MODEB)는 전원전압(VDD)이 1.6V 이상이면 인에이블 되게 설정할 수 있다. 그러면 감지신호(VDD_MODE)가 하나인 경우에 비해 좀 더 세밀하게 전원전압(VDD)의 레벨을 감지할 수 있게 된다.
전압감지부(510)의 출력단에는 레벨유지부(520)가 더 포함될 수 있다. 레벨유지부(520)는 한번의 리드 동작 동안 감지신호(VDD_MODE)를 일정값으로 유지시켜주는 역할을 해, 리드동작 중 갑자기 핀스트로브 신호(PIN)의 펄스 폭 및 인에이블 타이밍이 변하는 것을 막아준다. 이러한 레벨유지부(520)는 회로의 안정성을 더욱 높이기 위한 것으로, 생략하고 실시할 수 있는 선택적인 구성에 해당한다. 이러한 레벨유지부(520)는 컬럼 커맨드에 의해 인에이블되는 카스 펄스 신호(CAS_PULSE)에 동기해 감지신호(VDD_MODE)를 래치해 (VDD_MODE_D 로서)출력하는 D플립플롭으로 구성될 수 있다.
핀스트로브 신호(PIN) 전달경로(도면상에 화살표로 표시)는 데이터가 파이프래치로 입력되는 타이밍을 결정하는 핀스트로브 신호(PRE_PIN가 펄스 폭이 조절되어 PIN이 되는데 모두 핀스트로브 신호에 해당한다)를 전달한다. 여기서 핀스트로브 신호(PIN) 전달경로란 뱅크 부근에서 생성(종래기술에서 설명한 도 1과 같은 회로에서 생성)되어 파이프래치까지 핀스트로브 신호(PIN)가 전달되며 거치는 라인 및 논리게이트(도면에 도시된 회로들 이외에 핀스트로브 신호가 거치는 드라이버 등도 포함) 등을 의미한다. 도면의 뱅크로부터 파이프래치까지 뻗어있는 화살표가 핀스트로브 신호 전달경로를 나타낸다.
지연조절부(530)는 감지신호(VDD_MODE_D)에 응답하여 핀스트로브 신호 전달경로의 지연값을 조절한다. 상세하게, 전원전압(VDD)의 레벨이 높아 감지신호(VDD_MODE_D)가 인에이블되면 지연값을 늘리도록 동작하고, 전원전압(VDD)의 레벨이 낮아 감지신호(VDD_MODE_D)가 디스에이블되면 지연값을 줄이도록 동작한다. 이러한 지연조절부(530)는 핀스트로브 신호(PRE_PINb)를 각기 다른 지연값으로 지연시키는 2개의 지연라인(531, 532)과 감지신호(VDD_MODE_D)에 응답하여 두 개의 지연라인(531, 532) 중 하나의 라인의 출력을 선택해 후단으로 전달하는 지연선택 부(533)를 포함해 구성될 수 있다. 지연선택부(533)는 감지신호(VDD_MODE_D)가 인에이블되면 지연값이 큰 지연라인(532)의 출력을 선택하고 감지신호(VDD_MODE_D)가 디스에이블되면 지연값이 작은 지연라인(531)의 출력을 선택한다. 여기서의 지연선택부(533)로는 일반적인 멀티플렉서가 사용될 수 있다.
지연조절부(530)는 전원전압(VDD)이 높을 때는 핀스트로브 신호(PRE_PINb)의 지연값을 늘리게 동작하고, 전원전압(VDD)이 낮을 때는 핀스트로브 신호(PRE_PINb)의 지연값을 줄이게 동작하므로, 전원전압(VDD)이 높을 때 핀스트로브 신호(PIN)의 인에이블 타이밍이 빨라지는 현상 및 전원전압(VDD)이 낮을 때 핀스트로브 신호(PIN)의 인에이블 타이밍이 늦어지는 현상을 방지할 수 있다.
도면에는 지연조절부(530)가 핀스트로브 신호(PIN)의 펄스폭을 조절하는 펄스폭조절부(540) 앞단에 위치하는 경우의 실시예를 도시하였다. 지연조절부(530)는 전원전압(VDD)에 따라 핀스트로브 신호(PIN)의 인에이블 타이밍을 조절하는 역할을 하는 것이므로, 지연조절부(530)는 핀스트로브 신호(PRE_PIN~PIN) 전달경로 상의 어느 곳이든 위치할 수 있다. 예를 들어, 지연조절부(530)는 펄스폭조절부(540) 후단에 위치할 수도 있다.
또한, 도면과는 달리 전압감지부(510)가 여러 개의 감지신호(예 VDD_MODEA, VDD_MODEB)를 생성하는 경우에는 지연조절부(530)도 더 다양한 지연값을 갖는 지연라인들을 구비하고 그 중에 하나의 지연라인의 출력을 선택하도록 구성하면 된다. 그러면 핀스트로브 신호(PIN)의 인에이블 타이밍을 전압전압(VDD)의 변동에 따라 더욱 세밀하게 조절할 수 있다.
펄스폭조절부(540)는 감지신호(VDD_MODE_D)에 응답하여 핀스트로브 신호(PRE_PIN~PIN) 전달경로 상에서 핀스트로브 신호(PIN)의 펄스 폭을 조절한다. 펄스폭조절부(540)는 종래와는 다르게 전원전압(VDD)이 높은지 낮은지에 따라 펄스 폭의 크기를 조절한다. 상세히 전원전압(VDD)이 높아 감지신호(VDD_MODE_D)가 인에이블되면 펄스 폭을 늘리도록 동작하고, 전원전압(VDD)이 낮아 감지신호(VDD_MODE_D)가 디스에이블되면 펄스 폭을 줄이도록 동작한다. 따라서 전원전압(VDD)이 높은 경우(PVT중 V가 빠른 조건인 경우) 도 4의 a-1처럼 핀스트로브 신호(PIN)의 펄스 폭이 좁아지는 문제를 해결할 수 있다. 또한 전원전압(VDD)이 낮은 경우(PVT 중 V가 느린 조건인 경우) 도 4의 b-2처럼 핀스트로브 신호(PIN)의 펄스 폭이 지나치게 늘어나는 문제점을 해결할 수 있다.
이러한 펄스폭조절부(540)는 핀스트로브 신호(PIN)의 펄스폭을 결정하기 위한 서로 다른 지연값을 가지는 2개의 지연라인(541, 542)을 포함하며, 감지신호(VDD_MODE_D)에 응답해 2개의 지연라인(541, 542) 중 하나를 선택하는 멀티플렉서(543)를 포함하여 구성될 수 있다. 핀스트로브 신호(PIN)는 멀티플렉서(543)에 의해 선택되는 지연라인(541, 542)의 지연값 만큼의 펄스 폭을 갖게 된다.
펄스폭조절부(540)는 핀스트로브 신호(PIN)의 펄스 폭을 조절하는 곳으로 꼭 도면에 도시된 위치뿐만이 아니라 핀스트로브 신호(PIN) 전달경로 상의 어디던지 위치할 수 있다. 또한, 지연조절부(530)의 경우와 마찬가지로 여러 개의 감지신호(예, VDD_MODEA, VDD_MODEB)를 사용하여 핀스트로브 신호(PIN)의 펄스 폭을 세밀하게 조절할 수 있도록 설계될 수 있다.
본 발명은 전원전압(VDD)의 변동에 따라 핀스트로브 신호(PIN)의 인에이블 타이밍을 조절하는 지연조절부(530)와, 전원전압(VDD)의 변동에 따라 핀스트로브 신호(PIN)의 펄스 폭을 조절하는 펄스폭조절부(540)를 포함하는 것을 주요 특징으로 한다. 지연조절부(530)와 펄스폭조절부(540) 서로 다른 역할을 담당하고 있기 때문에 본 발명은 지연조절부(530)만을 포함하여 또는 펄스폭조절부(540)만을 포함하여 실시될 수 있다.
예를 들어, 핀스트로브 신호(PIN)의 인에이블 타이밍만이 문제될 경우에는 지연조절부(530)만을 사용하면 되고, 핀스트로브 신호(PIN)의 펄스 폭만이 문제될 경우에는 펄스폭조절부(540)만을 사용하면 된다.
본 발명에 따른 반도체 메모리장치는 이러한 지연조절부(530)와 펄스폭조절부(540)를 포함한다는 점 이외에는 종래의 반도체 메모리장치와 동일하게 동작하므로, 그 이외의 부분에 대한 더 이상의 상세한 설명은 생략하기로 한다.
도 6은 도 5의 전압감지부(510)의 일실시예 도면이다.
전압감지부(510)는 전원전압(VDD)을 전압분배한 전압(VDD_A)과 기준전압(VREF)의 레벨을 비교해 감지신호(VDD_MODE)를 생성한다. 여기서의 기준전압(VREF)은 항상 일정한 레벨을 유지하는 전압을 말하며, 잘 알려진 바와 같이, 이러한 전압은 메모리장치 내의 밴드갭(bang gap) 회로 등에서 생성될 수 있다.
전원전압(VDD)은 저항 R1과 R2에 의해 전압분배되어 전압 VDD_A가 된다. 그리고 차동증폭기(610, differential amplifier)는 전압 VDD_A와 기준전압(VREF)의 레벨을 비교한다. 전압 VDD_A가 기준전압(VREF)보다 더 높으면 차동증폭기(610)의 출력단 X는 '하이'레벨이 되어 감지신호(VDD_MODE)는 '하이'로 인에이블되고, 전압 VDD_A가 기준전압(VREF)보다 더 낮으면 차동증폭기(610)의 출력단 X는 '로우'레벨이 되어 감지신호(VDD_MODE)는 '로우'로 디스에이블 된다.
저항 R1 및 R2의 비율 및 기준전압(VRED)의 레벨은 전원전압(VDD)이 얼만큼의 레벨을 가질 때 감지신호(VDD_MODE)를 인에이블시킬 것이냐에 따라 알맞게 설정하면 된다. 예를 들어, VDD가 1.6V 이상일때 감지신호(VDD_MODE)를 인에이블시키고자 할 경우 R1과 R2는 동일한 저항값을 갖고, 기준전압(VREF)은 0.8V의 레벨을 갖도록 설계하면 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 상술한 바와 같이 본 발명의 주요부인 지연조절부(530)와 펄스폭조절부(540)는 도면에 도시된 위치뿐만이 아니라 핀스트로브 신호가 전달되는 경로의 어느 곳에나 위치할 수 있음은 당연하다.
도 1는 종래의 반도체 메모리장치의 뱅크 부근에서 최초의 핀스트로브 신호를 생성하는 부분을 도시한 도면.
도 2는 도 1의 핀스트로브 신호(PRE_PIN)를 입력받아 최종적인 핀스트로브 신호(PIN)를 생성하는 부분을 도시한 도면.
도 3은 도 2의 회로의 동작을 나타낸 타이밍도.
도 4는 리드 동작시 글로벌 입/출력 라인을 통해 전달되는 데이터와 핀스트로브 신호간의 타이밍을 나타낸 도면.
도 5는 본 발명에 따른 반도체 메모리장치의 구성도.
도 6은 도 5의 전압감지부(510)의 일실시예 도면.

Claims (15)

  1. 전원전압 레벨의 고저에 따라 인에이블/디스에이블 상태가 변하는 적어도 하나 이상의 감지신호를 생성하는 전압감지부;
    데이터가 파이프래치로 입력되는 타이밍을 결정하는 핀스트로브 신호를 전달하는 핀스트로브 신호 전달경로; 및
    상기 감지신호에 응답하여 상기 전원전압의 레벨이 높을수록 상기 핀스트로브 신호 전달경로의 지연값을 늘리는 지연조절부
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 전압감지부는,
    상기 전원전압을 전압분배한 전압과 기준전압의 레벨을 비교해 상기 감지신호를 생성하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1항에 있어서,
    상기 핀스트로브 신호 전달경로는,
    뱅크로부터 상기 파이프래치까지 상기 핀스트로브 신호를 전달하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 1항에 있어서,
    상기 지연조절부는,
    상기 핀스트로브 신호를 각기 다른 지연값으로 지연시키는 적어도 2이상의 지연라인; 및
    상기 감지신호에 응답하여 상기 지연라인들 중 하나의 라인의 출력을 선택해 후단으로 전달하는 지연선택부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 1항에 있어서,
    상기 반도체 메모리장치는,
    한번의 리드 동작 동안 상기 감지신호를 일정값으로 유지시켜주기 위한 레벨유지부를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  6. 전원전압 레벨의 고저에 따라 인에이블/디스에이블 상태가 변하는 적어도 하나 이상의 감지신호를 출력하는 전압감지부;
    데이터가 파이프래치로 입력되는 타이밍을 결정하는 핀스트로브 신호를 전달하는 핀스트로브 신호 전달경로; 및
    상기 핀스트로브 신호 전달경로 상에서 상기 감지신호에 응답하여 상기 전원전압의 레벨이 높을수록 상기 핀스트로브 신호의 펄스폭을 늘리는 펄스폭조절부
    를 포함하는 반도체 메모리장치.
  7. 제 6항에 있어서,
    상기 전압감지부는,
    상기 전원전압을 전압분배한 전압과 기준전압의 레벨을 비교해 상기 감지신호를 생성하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 6항에 있어서,
    상기 펄스폭조절부는,
    상기 핀스트로브 신호의 펄스폭을 결정하기 위한 서로 다른 지연값을 갖는 적어도 2이상의 지연라인을 포함하며.
    상기 감지신호에 응답해 상기 지연라인들 중 하나를 선택해 상기 핀스트로브 신호의 펄스폭을 결정하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 6항에 있어서,
    상기 핀스트로브 신호 전달경로는,
    뱅크로부터 상기 파이프래치까지 상기 핀스트로브 신호를 전달하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제 6항에 있어서,
    상기 반도체 메모리장치는,
    한번의 리드 동작 동안 상기 감지신호를 일정값으로 유지시켜주기 위한 레벨유지부를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  11. 전원전압 레벨의 고저에 따라 인에이블/디스에이블 상태가 변하는 적어도 하나 이상의 감지신호를 생성하는 전압감지부;
    데이터가 파이프래치로 입력되는 타이밍을 결정하는 핀스트로브 신호를 전달하는 핀스트로브 신호 전달경로;
    상기 감지신호에 응답하여 상기 전원전압의 레벨이 높을수록 상기 핀스트로브 신호 전달경로의 지연값을 늘리는 지연조절부; 및
    상기 핀스트로브 신호 전달경로 상에서 상기 감지신호에 응답하여 상기 전원전압의 레벨이 높을수록 상기 핀스트로브 신호의 펄스폭을 늘리는 펄스폭조절부
    를 포함하는 반도체 메모리장치.
  12. 제 11항에 있어서,
    상기 전압감지부는,
    상기 전원전압을 분배한 전압과 기준전압의 레벨을 비교해 상기 감지신호를 생성하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제 11항에 있어서,
    상기 지연조절부는,
    상기 핀스트로브 신호를 각기 다른 지연값으로 지연시키는 적어도 2이상의 지연라인; 및
    상기 감지신호에 응답하여 상기 지연라인들 중 하나의 라인의 출력을 선택해 후단으로 전달하는 지연선택부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제 11항에 있어서,
    상기 펄스폭조절부는,
    상기 핀스트로브 신호의 펄스폭을 결정하기 위한 서로 다른 지연값을 갖는 적어도 2이상의 지연라인을 포함하며.
    상기 감지신호에 응답해 상기 지연라인들 중 하나를 선택해 상기 핀스트로브 신호의 펄스폭을 결정하는 것을 특징으로 하는 반도체 메모리장치.
  15. 제 11항에 있어서,
    상기 반도체 메모리장치는,
    한번의 리드 동작 동안 상기 감지신호를 일정값으로 유지시켜주기 위한 레벨유지부를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
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