KR101976198B1 - 데이터수신회로 - Google Patents

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Abstract

데이터수신회로는 제1 패턴신호를 버퍼링하고, 제1 지연구간만큼 지연시켜 입력클럭을 생성하는 클럭입력부; 제2 패턴신호를 버퍼링하고, 제2 지연구간만큼 지연시켜 입력데이터 생성하는 데이터입력부; 및 상기 입력클럭과 상기 입력데이터의 위상을 비교하여 상기 제2 지연구간을 조절하는 비교신호를 생성하는 비교부를 포함한다.

Description

데이터수신회로{CIRUIT FOR RECEIVING DATA}
본 발명은 클럭에 동기하여 데이터를 수신하는 데이터수신회로에 관한 것이다.
최근 반도체메모리장치를 포함하는 집적회로들은 "1"(논리 '하이레벨') 또는 "0"(논리 '로우레벨')으로 부호화된 데이터를 수신하거나 송신한다. 따라서, 집적회로들은 데이터를 수신하기 위한 데이터수신회로 및 데이터를 송신하기 위한 데이터송신회로를 구비한다.
일반적으로 데이터수신회로는 클럭에 동기하여 데이터를 입력받아, 입력된 데이터의 논리레벨이 "1" 또는 "0"인지를 판단한다. 이때, 데이터수신회로가 데이터의 논리레벨을 정확히 판단하기 위해서는 클럭이 데이터의 가운데 위치해야 한다. 즉, 클럭이 데이터의 가운데 위치하는 경우 데이터수신회로는 마진(margin)을 가지고 데이터의 논리레벨을 정확히 판단할 수 있다.
그런데, 데이터와 클럭 간에 스큐(skew)에 의해 클럭이 데이터의 가운데 위치하지 못하는 경우 데이터수신회로는 입력되는 데이터의 논리레벨을 정확하게 인식하지 못해 오동작을 유발할 수 있다. 따라서, 데이터와 클럭 간의 스큐를 감소시키는 것이 데이터수신회로가 수신된 데이터의 논리레벨을 정확하게 판단하는데 중요한 요소이다.
본 발명은 데이터와 클럭 간의 스큐를 감소시켜 데이터의 논리레벨을 정확하게 판단할 수 있도록 한 데이터수신회로를 제공하는데 목적이 있다.
이를 위해 본 발명은 제1 패턴신호를 버퍼링하고, 제1 지연구간만큼 지연시켜 입력클럭을 생성하는 클럭입력부; 제2 패턴신호를 버퍼링하고, 제2 지연구간만큼 지연시켜 입력데이터 생성하는 데이터입력부; 및 상기 입력클럭과 상기 입력데이터의 위상을 비교하여 상기 제2 지연구간을 조절하는 비교신호를 생성하는 비교부를 포함하는 데이터수신회로를 포함한다.
또한, 본 발명은 제1 패턴신호를 버퍼링하고, 제1 지연구간만큼 지연시켜 입력클럭을 생성하는 클럭입력부; 제2 패턴신호를 버퍼링하고, 제2 지연구간만큼 지연시켜 제1 입력데이터 생성하는 제1 데이터입력부; 상기 입력클럭과 상기 제1 입력데이터의 위상을 비교하여 상기 제2 지연구간을 조절하는 제1 비교신호를 생성하는 제1 비교부; 제3 패턴신호를 버퍼링하고, 제3 지연구간만큼 지연시켜 제2 입력데이터 생성하는 제2 데이터입력부; 및 상기 입력클럭과 상기 제2 입력데이터의 위상을 비교하여 상기 제3 지연구간을 조절하는 제2 비교신호를 생성하는 제2 비교부를 포함하는 데이터수신회로를 포함한다.
본 발명에 의하면 데이터와 클럭 간의 스큐를 감소시켜 데이터의 논리레벨을 정확하게 판단할 수 있다.
도 1은 본 발명의 일 실시예에 따른 데이터수신회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 데이터수신회로에 포함된 지연조절부의 일 실시예에 따른 도면이다.
도 3은 도 1에 도시된 데이터수신회로에 포함된 비교부의 일 실시예에 따른 도면이다.
도 4 및 도 5는 도 3에 도시된 비교부의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 데이터수신회로의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 데이터수신회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 데이터수신회로는 클럭입력부(1), 데이터입력부(2), 비교부(3) 및 내부데이터출력부(4)로 구성된다. 클럭입력부(1)는 제1 패드(11), 제1 패턴신호생성부(12), 제1 스위치부(13), 제1 입력버퍼(14) 및 클럭지연부(15)로 구성된다. 데이터입력부(2)는 제2 패드(21), 제2 패턴신호생성부(22), 제2 스위치부(23), 제2 입력버퍼(24) 및 지연조절부(25)로 구성된다.
제1 패턴신호생성부(12)는 개시신호(STR)의 펄스가 입력되는 경우 제1 패턴신호(PT1)를 생성한다. 제2 패턴신호생성부(22)는 개시신호(STR)의 펄스가 입력되는 경우 제2 패턴신호(PT2)를 생성한다. 본 실시예에서 제1 패턴신호(PT1) 및 제2 패턴신호(PT2)는 동일한 신호로 생성되지만, 실시예에 따라서 주기 및 펄스폭이 다른 신호로 생성될 수도 있다. 개시신호(STR)의 펄스는 제1 패턴신호(PT1) 및 제2 패턴신호(PT2)에 따라 내부데이터(INT_DATA)를 생성하는 시뮬레이션 동작을 위해 생성된다.
제1 스위치부(13)는 비교신호(COM)가 인에이블되는 경우 개시신호(STR)의 펄스에 응답하여 제1 패턴신호(PT1)를 선택클럭(SCLK)으로 출력한다. 제2 스위치부(23)는 비교신호(COM)가 인에이블되는 경우 개시신호(STR)의 펄스에 응답하여 제2 패턴신호(PT2)를 선택데이터(SDATA)로 출력한다. 제1 스위치부(13)는 개시신호(STR)의 펄스가 입력된 후 비교신호(COM)가 디스에이블되는 경우 제1 패드(11)로부터 입력된 클럭(CLK)을 선택클럭(SCLK)으로 출력한다. 제2 스위치부(23)는 개시신호(STR)의 펄스가 입력된 후 비교신호(COM)가 디스에이블되는 경우 제2 패드(21)로부터 입력된 데이터(DATA)를 선택데이터(SDATA)로 출력한다.
제1 입력버퍼(14)는 선택클럭(SCLK)을 버퍼링하여 버퍼클럭(BCLK)을 생성한다. 제2 입력버퍼(24)는 선택데이터(SDATA)를 버퍼링하여 버퍼데이터(BDATA)을 생성한다. 클럭지연부(15)는 버퍼클럭(BCLK)을 기설정된 제1 지연구간만큼 지연시켜 입력클럭(CLK_IN)을 생성한다. 지연조절부(25)는 버퍼데이터(BDATA)를 기설정된 제2 지연구간만큼 지연시켜 입력데이터(DIN)를 생성한다. 제2 지연구간은 개시신호(STR) 및 비교신호(COM)에 따라 조절된다. 지연조절부(25)의 구체적인 구성 및 동작에 대한 설명은 도2를 참고하여 후술한다.
비교부(3)는 입력클럭(CLK_IN)과 입력데이터(DIN)의 위상을 비교하여 비교신호(COM)를 생성한다. 내부데이터출력부(4)는 입력클럭(CLK_IN)에 동기하여 입력데이터(DIN)를 래치하여 내부테이터(INT_DATA)를 출력한다.
도 2는 지연조절부(25)의 일 실시예에 따른 도면이다.
도 2에 도시된 바와 같이, 지연조절부(25)는 시프팅신호생성부(251) 및 지연선택부(252)로 구성된다. 시프팅신호생성부(251)는 개시신호(STR)의 펄스가 입력되는 경우 초기화되는 제1 내지 제3 시프팅신호(SFT<1:3>)를 생성한다. 이후, 시프팅신호생성부(251)는 비교신호(COM)가 인에이블되는 경우 제1 내지 제3 시프팅신호(SFT<1:3>)를 시프팅한다. 예를 들어, 개시신호(STR)의 펄스가 입력되는 경우 제1 내지 제3 시프팅신호(SFT<1:3>)는 "L, H, L"로 초기화된다. 이후, 비교신호(COM)가 인에이블되면 제1 내지 제3 시프팅신호(SFT<1:3>)는 "H, L, L"로 시프팅된다. 여기서, 제1 내지 제3 시프팅신호(SFT<1:3>)가 "H, L, L"라는 것은 제1 시프팅신호(SFT<1>)가 로직하이레벨, 제2 및 제3 시프팅신호(SFT<2:3>)가 모두 로직로우레벨이라는 의미이다. 지연선택부(252)는 제1 시프팅신호(SFT<1>)가 로직하이레벨인 경우 낸드게이트(ND21)을 통해 버퍼데이터(BDATA)를 입력받아, 제1 버퍼부(253), 제2 버퍼부(254) 및 제3 버퍼부(255)를 통해 버퍼링하여 입력데이터(DIN)를 생성한다. 지연선택부(252)는 제2 시프팅신호(SFT<2>)가 로직하이레벨인 경우 낸드게이트(ND22)을 통해 버퍼데이터(BDATA)를 입력받아, 제2 버퍼부(254) 및 제3 버퍼부(255)를 통해 버퍼링하여 입력데이터(DIN)를 생성한다. 지연선택부(252)는 제3 시프팅신호(SFT<3>)가 로직하이레벨인 경우 낸드게이트(ND23)을 통해 버퍼데이터(BDATA)를 입력받아, 제3 버퍼부(255)를 통해 버퍼링하여 입력데이터(DIN)를 생성한다. 지연조절부(25)의 제2 지연구간은 제1 시프팅신호(SFT<1>)가 로직하이레벨인 경우 가장 크게 조절되고, 제3 시프팅신호(SFT<3>)가 로직하이레벨인 경우 가장 작게 조절된다. 따라서, 본 실시예에서 제1 내지 제3 시프팅신호(SFT<1:3>)가 시프팅되는 경우 지연조절부(25)의 제2 지연구간은 감소할 수 있다.
도 3은 비교부(3)의 일 실시예에 따른 도면이다.
도 3에 도시된 바와 같이, 비교부(3)는 지연기(31), 제1 래치(32), 제2 래치(33) 및 논리부(34)로 구성된다. 지연기(31)는 입력데이터(DIN)를 기설정된 구간만큼 지연시켜 지연데이터(DATA_d)를 생성한다. 제1 래치(32)는 입력클럭(CLK_IN)의 라이징에지에 동기하여 입력데이터(DIN)를 래치하여 래치된 입력데이터를 제1 래치신호(LAT1)로 출력한다. 제2 래치(33)는 입력클럭(CLK_IN)의 라이징에지에 동기하여 지연데이터(DATA_d)를 래치하여 래치된 지연데이터를 제2 래치신호(LAT2)로 출력한다. 논리부(34)는 제1 래치신호(LAT1) 및 제2 래치신호(LAT2)가 모두 로직하이레벨인 경우 로직하이레벨로 인에이블되는 비교신호(COM)를 생성한다.
이와 같이 구성된 비교부(3)의 동작을 도 4 및 도 5를 참고하여 살펴보면 다음과 같다.
도 4에 도시된 바와 같이, 입력데이터(DIN)를 기설정된 구간(td)만큼 지연시켜 생성된 지연데이터(DATA_d)의 라이징에지가 입력데이터(DIN)의 라이징에지(t11)와 입력클럭(CLK_IN)의 라이징에지(t12) 사이에 위치하는 경우 제1 래치신호(LAT1) 및 제2 래치신호(LAT2)는 모두 로직하이레벨로 생성되어 비교신호(COM)는 인에이블된다. 즉, 입력데이터(DIN)와 입력클럭(CLK_IN)의 위상차가 기설정된 구간(td)보다 큰 경우 비교신호(COM)는 인에이블된다.
도 5에 도시된 바와 같이, 지연데이터(DATA_d)의 라이징에지가 입력데이터(DIN)의 라이징에지(t11)와 입력클럭(CLK_IN)의 라이징에지(t12) 보다 뒤에 위치하는 경우 제1 래치신호(LAT1)는 로직하이레벨, 제2 래치신호(LAT2)는 로직로우레벨로 생성되어 비교신호(COM)는 디스에이블된다. 즉, 입력데이터(DIN)와 입력클럭(CLK_IN)의 위상차가 기설정된 구간(td)보다 작은 경우 비교신호(COM)는 디스에이블된다.
이상 살펴본 바와 같이 구성된 데이터수신회로의 동작을 도 1을 참고하여 살펴 보면 다음과 같다.
우선, 개시신호(STR)의 펄스가 입력되는 경우 클럭입력부(1)는 제1 패턴신호(PT1)를 버퍼링한 후 제1 지연구간만큼 지연시켜 입력클럭(CLK_IN)을 생성하고, 데이터입력부(2)는 제2 패턴신호(PT2)를 버퍼링한 후 제2 지연구간만큼 지연시켜 입력데이터(DIN)를 생성한다.
다음으로, 비교부(3)는 입력클럭(CLK_IN)과 입력데이터(DIN)의 위상을 비교하여 비교신호(COM)를 생성한다. 이때, 입력클럭(CLK_IN)과 입력데이터(DIN) 사이의 위상차가 기설정된 구간(td)보다 큰 경우 비교신호(COM)는 인에이블되어, 제2 지연구간이 조절된다. 제2 지연구간이 조절되어 입력클럭(CLK_IN)과 입력데이터(DIN)의 위상차가 기설정된 구간(td)보다 작아지면 비교신호(COM)가 디스에이블된다. 비교신호(COM)가 디스에이블되면 제2 지연구간의 조절동작이 중단되고, 제1 스위치부(13)는 제1 패드(11)로부터 입력되는 클럭(CLK)을 선택클럭(SCLK)으로 출력하며, 제2 스위치부(23)는 제2 패드(21)로부터 입력되는 데이터(DATA)를 선택데이터(SDATA)로 출력한다.
이상 살펴본 바와 같이, 본 실시예에 따른 데이터수신회로는 입력클럭(CLK_IN)과 입력데이터(DIN)의 위상차가 기설정된 구간(td)보다 작아지도록 제2 지연구간을 조절하는 시뮬레이션 동작을 수행한다. 시뮬레이션 동작에 따라 제2 지연구간이 조절되어 입력클럭(CLK_IN)과 입력데이터(DIN) 간의 스큐가 감소되므로, 본 실시예에 따른 데이터수신회로는 제1 패드(11)로부터 입력되는 클럭(CLK)에 동기하여 제2 패드(21)로부터 입력되는 데이터(DATA)의 논리레벨을 정확하게 판단할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 데이터수신회로의 구성을 도시한 블럭도이다.
도 6에 도시된 바와 같이, 본 실시예에 따른 데이터수신회로는 클럭입력부(5), 제1 데이터입력부(6), 제2 데이터입력부(7), 제1 비교부(81), 제1 내부데이터출력부(82), 제2 비교부(91) 및 제2 내부데이터출력부(92)로 구성된다. 클럭입력부(5)는 제1 패드(51), 제1 패턴신호생성부(52), 제1 스위치부(53), 제1 입력버퍼(54) 및 클럭지연부(55)로 구성된다. 제1 데이터입력부(6)는 제2 패드(61), 제2 패턴신호생성부(62), 제2 스위치부(63), 제2 입력버퍼(64) 및 제1 지연조절부(65)로 구성된다. 제2 데이터입력부(7)는 제3 패드(71), 제3 패턴신호생성부(72), 제3 스위치부(73), 제3 입력버퍼(74) 및 제2 지연조절부(75)로 구성된다.
제1 패턴신호생성부(52)는 개시신호(STR)의 펄스가 입력되는 경우 제1 패턴신호(PT1)를 생성한다. 제2 패턴신호생성부(62)는 개시신호(STR)의 펄스가 입력되는 경우 제2 패턴신호(PT2)를 생성한다. 제3 패턴신호생성부(72)는 개시신호(STR)의 펄스가 입력되는 경우 제3 패턴신호(PT3)를 생성한다. 본 실시예에서 제1 내지 제3 패턴신호(PT1~PT3)는 동일한 신호로 생성되지만, 실시예에 따라서 주기 및 펄스폭이 다른 신호로 생성될 수도 있다. 개시신호(STR)의 펄스는 제1 내지 제3 패턴신호(PT1~PT3)에 따라 제1 내부데이터(INT_DATA1) 및 제2 내부데이터(INT_DATA2)를 생성하는 시뮬레이션 동작을 위해 생성된다.
제1 스위치부(53)는 제2 비교신호(COM2)가 인에이블되는 경우 개시신호(STR)의 펄스에 응답하여 제1 패턴신호(PT1)를 선택클럭(SCLK)으로 출력한다. 제2 스위치부(63)는 제2 비교신호(COM2)가 인에이블되는 경우 개시신호(STR)의 펄스에 응답하여 제2 패턴신호(PT2)를 제1 선택데이터(SDATA1)로 출력한다. 제3 스위치부(73)는 제2 비교신호(COM2)가 인에이블되는 경우 개시신호(STR)의 펄스에 응답하여 제3 패턴신호(PT3)를 제2 선택데이터(SDATA2)로 출력한다. 제1 스위치부(53)는 개시신호(STR)의 펄스가 입력된 후 제2 비교신호(COM2)가 디스에이블되는 경우 제1 패드(51)로부터 입력된 클럭(CLK)을 선택클럭(SCLK)으로 출력한다. 제2 스위치부(63)는 개시신호(STR)의 펄스가 입력된 후 제2 비교신호(COM2)가 디스에이블되는 경우 제2 패드(61)로부터 입력된 제1 데이터(DATA1)를 제1 선택데이터(SDATA1)로 출력한다. 제3 스위치부(73)는 개시신호(STR)의 펄스가 입력된 후 제2 비교신호(COM2)가 디스에이블되는 경우 제3 패드(71)로부터 입력된 제2 데이터(DATA2)를 제2 선택데이터(SDATA2)로 출력한다.
제1 입력버퍼(54)는 선택클럭(SCLK)을 버퍼링하여 버퍼클럭(BCLK)을 생성한다. 제2 입력버퍼(64)는 제1 선택데이터(SDATA1)를 버퍼링하여 제1 버퍼데이터(BDATA1)를 생성한다. 제3 입력버퍼(74)는 제2 선택데이터(SDATA2)를 버퍼링하여 제2 버퍼데이터(BDATA2)를 생성한다. 클럭지연부(55)는 버퍼클럭(BCLK)을 기설정된 제1 지연구간만큼 지연시켜 입력클럭(CLK_IN)을 생성한다. 제1 지연조절부(65)는 제1 버퍼데이터(BDATA1)를 기설정된 제2 지연구간만큼 지연시켜 제1 입력데이터(DIN1)를 생성한다. 제2 지연조절부(75)는 제2 버퍼데이터(BDATA2)를 기설정된 제3 지연구간만큼 지연시켜 제2 입력데이터(DIN2)를 생성한다. 제2 지연구간은 개시신호(STR) 및 제1 비교신호(COM1)에 따라 조절되고, 제3 지연구간은 개시신호(STR) 및 제2 비교신호(COM2)에 따라 조절된다. 제1 지연조절부(65) 및 제2 지연조절부(75)는 앞서 설명한 도 2에 도시된 실시예로 구현할 수 있다.
제1 비교부(81)는 입력클럭(CLK_IN)과 제1 입력데이터(DIN1)의 위상을 비교하여 제1 비교신호(COM1)를 생성한다. 제1 내부데이터출력부(82)는 입력클럭(CLK_IN)에 동기하여 제1 입력데이터(DIN1)를 래치하여 제1 내부테이터(INT_DATA1)를 출력한다. 제2 비교부(91)는 입력클럭(CLK_IN)과 제2 입력데이터(DIN2)의 위상을 비교하여 제2 비교신호(COM2)를 생성한다. 제2 내부데이터출력부(92)는 입력클럭(CLK_IN)에 동기하여 제2 입력데이터(DIN2)를 래치하여 제2 내부테이터(INT_DATA2)를 출력한다.
이상 살펴본 구성의 데이터수신회로는 입력클럭(CLK_IN)과 제1 입력데이터(DIN1) 및 제2 입력데이터(DIN2)의 위상차가 기설정된 구간(td)보다 작아지도록 제2 및 제3 지연구간을 조절하는 시뮬레이션 동작을 수행한다. 시뮬레이션 동작에 따라 제2 및 제3 지연구간이 조절되어 입력클럭(CLK_IN)과 입력데이터(DIN) 간의 스큐가 감소되므로, 본 실시예에 따른 데이터수신회로는 제1 패드(51)로부터 입력되는 클럭(CLK)에 동기하여 제2 패드(61) 및 제3 패드(71)로부터 입력되는 제1 데이터(DATA1) 및 제2 데이터(DATA2)의 논리레벨을 정확하게 판단할 수 있다.
1: 클럭입력부 2: 데이터입력부
3: 비교부 4: 내부데이터출력부
11: 제1 패드 12: 제1 패턴신호생성부
13: 제1 스위치부 14: 제1 입력버퍼
15: 클럭지연부 21: 제2 패드
22: 제2 패턴신호생성부 23: 제2 스위치부
24: 제2 입력버퍼 25: 지연조절부
251: 시프팅신호생성부 252: 지연선택부
31: 지연기 32: 제1 래치
33: 제2 래치 34: 논리부

Claims (23)

  1. 제1 패턴신호를 버퍼링하고, 제1 지연구간만큼 지연시켜 입력클럭을 생성하는 클럭입력부;
    제2 패턴신호를 버퍼링하고, 제2 지연구간만큼 지연시켜 입력데이터 생성하는 데이터입력부;
    상기 입력클럭과 상기 입력데이터의 위상을 비교하여 상기 제2 지연구간을 조절하는 비교신호를 생성하는 비교부; 및
    상기 입력클럭에 동기하여 상기 입력데이터를 래치하여 내부테이터를 출력하는 내부데이터출력부를 포함하는 데이터수신회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 패턴신호와 상기 제2 패턴신호는 동일한 신호로 생성되는 데이터수신회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서, 상기 비교신호는 상기 입력클럭과 상기 입력데이터의 위상차가 기설정된 구간보다 큰 경우 인에이블되는 데이터수신회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서, 상기 클럭입력부는 상기 비교신호가 인에이블되는 경우 상기 제1 패턴신호를 선택클럭으로 전달하고, 상기 선택클럭을 버퍼링한 후 상기 제1 지연구간만큼 지연시켜 상기 입력클럭을 생성하는 데이터수신회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 클럭입력부는
    개시신호 및 상기 비교신호에 응답하여 상기 제1 패턴신호를 생성하는 패턴신호생성부;
    상기 개시신호에 응답하여 상기 제1 패턴신호 또는 제1 패드로부터 입력되는 클럭을 상기 선택클럭으로 출력하는 스위치부;
    상기 선택클럭을 버퍼링하여 버퍼클럭을 생성하는 입력버퍼; 및
    상기 버퍼클럭을 상기 제1 지연구간만큼 지연시켜 상기 입력클럭을 생성하는 클럭지연부를 포함하는 데이터수신회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 패턴신호생성부는 상기 개시신호의 펄스에 응답하여 상기 제1 패턴신호를 생성하는 데이터수신회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 스위치부는 상기 비교신호가 디스에이블되는 경우 상기 클럭을 상기 선택클럭으로 출력하는 데이터수신회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서, 상기 제2 지연구간은 상기 비교신호가 인에이블되는 경우 조절되는 데이터수신회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 데이터입력부는 상기 비교신호가 인에이블되는 경우 상기 제2 패턴신호를 선택데이터로 전달하고, 상기 선택데이터를 버퍼링한 후 상기 제2 지연구간만큼 지연시켜 상기 입력데이터를 생성하는 데이터수신회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 데이터입력부는
    개시신호에 응답하여 상기 제2 패턴신호를 생성하는 패턴신호생성부;
    상기 개시신호 및 상기 비교신호에 응답하여 상기 제2 패턴신호 또는 제2 패드로부터 입력되는 데이터를 상기 선택데이터로 출력하는 스위치부;
    상기 선택데이터를 버퍼링하여 버퍼데이터를 생성하는 입력버퍼; 및
    상기 개시신호 및 상기 비교신호에 응답하여 상기 버퍼데이터를 상기 제2 지연구간만큼 지연시켜 상기 입력데이터를 생성하는 지연조절부를 포함하는 데이터수신회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 패턴신호생성부는 상기 개시신호의 펄스에 응답하여 상기 제2 패턴신호를 생성하는 데이터수신회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 스위치부는 상기 비교신호가 디스에이블되는 경우 상기 데이터를 상기 선택데이터로 출력하는 데이터수신회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 지연조절부는
    상기 개시신호 및 상기 비교신호에 응답하여 시프팅되는 시프팅신호를 생성하는 시프팅신호생성부; 및
    상기 시프팅신호에 응답하여 상기 버퍼데이터를 상기 제2 지연구간만큼 지연시키는 지연선택부를 포함하는 데이터수신회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 비교부는
    상기 입력클럭에 동기하여 상기 입력데이터를 래치하여 제1 래치신호를 출력하는 제1 래치;
    상기 입력클럭에 동기하여 상기 입력데이터를 기설정된 구간만큼 지연시켜 생성한 지연데이터를 래치하여 제2 래치신호를 출력하는 제2 래치; 및
    상기 제1 래치신호 및 제2 래치신호에 응답하여 상기 비교신호를 생성하는 논리부를 포함하는 데이터수신회로.
  15. 삭제
  16. 제1 패턴신호를 버퍼링하고, 제1 지연구간만큼 지연시켜 입력클럭을 생성하는 클럭입력부;
    제2 패턴신호를 버퍼링하고, 제2 지연구간만큼 지연시켜 제1 입력데이터 생성하는 제1 데이터입력부;
    상기 입력클럭과 상기 제1 입력데이터의 위상을 비교하여 상기 제2 지연구간을 조절하는 제1 비교신호를 생성하는 제1 비교부;
    제3 패턴신호를 버퍼링하고, 제3 지연구간만큼 지연시켜 제2 입력데이터 생성하는 제2 데이터입력부; 및
    상기 입력클럭과 상기 제2 입력데이터의 위상을 비교하여 상기 제3 지연구간을 조절하는 제2 비교신호를 생성하는 제2 비교부를 포함하는 데이터수신회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 제1 내지 제3 패턴신호는 동일한 신호로 생성되는 데이터수신회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 제1 비교신호는 상기 입력클럭과 상기 제1 입력데이터의 위상차가 기설정된 구간보다 큰 경우 인에이블되고, 상기 제2 비교신호는 상기 입력클럭과 상기 제2 입력데이터의 위상차가 상기 기설정된 구간보다 큰 경우 인에이블되는 데이터수신회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 제1 비교신호가 인에이블되는 경우 상기 제2 지연구간이 조절되고, 상기 제2 비교신호가 인에이블되는 경우 상기 제3 지연구간이 조절되는 데이터수신회로.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 클럭입력부는 상기 제2 비교신호가 인에이블되는 경우 상기 제1 패턴신호를 선택클럭으로 전달하고, 상기 선택클럭을 버퍼링한 후 상기 제1 지연구간만큼 지연시켜 상기 입력클럭을 생성하는 데이터수신회로.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서, 상기 제2 비교신호가 디스에이블되는 경우 상기 제3 지연구간의 조절이 중단되는 데이터수신회로.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 제1 데이터입력부는 상기 제1 비교신호가 인에이블되는 경우 상기 제2 패턴신호를 선택데이터로 전달하고, 상기 선택데이터를 버퍼링한 후 상기 제2 지연구간만큼 지연시켜 상기 제1 입력데이터를 생성하는 데이터수신회로.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 제2 데이터입력부는 상기 제2 비교신호가 인에이블되는 경우 상기 제3 패턴신호를 선택데이터로 전달하고, 상기 선택데이터를 버퍼링한 후 상기 제3 지연구간만큼 지연시켜 상기 제2 입력데이터를 생성하는 데이터수신회로.
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