KR20070088205A - 자동 위상 정렬 장치 및 그 방법 - Google Patents

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KR20070088205A
KR20070088205A KR1020060018517A KR20060018517A KR20070088205A KR 20070088205 A KR20070088205 A KR 20070088205A KR 1020060018517 A KR1020060018517 A KR 1020060018517A KR 20060018517 A KR20060018517 A KR 20060018517A KR 20070088205 A KR20070088205 A KR 20070088205A
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Abstract

본 발명에서는 자동 위상 정렬 장치 및 방법이 개시된다. 본 발명에 따른 자동 위상 정렬 장치는 위상 지연시간을 측정하는 업/다운 카운터; 상기 위상 지연시간에 상응하는 카운트 비트를 저장하는 카운트 레지스터; 상기 카운트 비트를 이용하여 클락의 위상을 조절하는 위상 보간기; 및 상기 카운트 비트를 최소(Minimum) 값으로 초기화시킨 후 테스트 패턴과 수신 라인을 통해 피드백되는 테스트 패턴이 일치할 때까지 상기 업 카운터를 동작시켜 일치하면 그 순간의 카운트 비트를 저장하고, 상기 카운트 비트를 최대(Maximum) 값으로 초기화시킨 후 상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴이 일치할 때까지 상기 다운 카운터를 동작시켜 일치하면 그 순간의 카운트 비트를 저장한 후, 상기 저장된 카운트 비트들의 평균값을 연산하여 위상정렬 비트로 출력하는 스큐 조정부를 포함한다.
위상 정렬, 스큐, 메모리, 메모리 컨트롤러, 업/다운 카운터

Description

자동 위상 정렬 장치 및 그 방법{Apparatus and method for auto phase-aligning}
본 발명의 상세한 설명에서 인용되는 도면을 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1은 타이밍 스큐가 발생했을 때 지연되는 위상 값을 나타내는 도면이다.
도 2a는 정상적인 상승 타이밍과 하강 타이밍을 갖는 신호를 나타내는 도면이다.
도 2b는 스큐로 인해 상승 타이밍과 하강 타이밍이 어긋나는 신호를 나타내는 도면이다.
도 3은 본 발명에 따른 자동 위상 정렬 방법을 설명하기 위한 타이밍 도이다.
도 4는 본 발명의 일 실시예에 따른 자동 위상 정렬 장치를 나타내는 블럭도이다.
도 5은 본 발명에 따른 자동 위상 정렬 장치가 구비된 메모리 컨트롤러와 메모리 간에 데이터의 흐름을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 위상 비교기를 나타내는 도면이다.
도 7은 본 발명의 다른 실시예에 따른 위상 비교기를 나타내는 도면이다.
< 도면의 참조 번호에 대한 설명 >
1 : 스큐 조정부 10 : 업/다운 카운터
15 : 카운트 레지스터 20 : 위상 보간기
25 : 수신부 30 : 송신부
35 : 위상 비교기 40 : 제어기
50 : 제1레지스터 60 : 제2레지스터
70 : 연산기 80 : 직병렬 변환기
90 : 병직렬 변환기 100 : 메모리 컨트롤러
110 : 슬로우 직렬 버스 120 : 컨트롤러 수신 라인
130 : 컨트롤러 송신 라인 140 : 수신부 위상 보간기
150 : 송신부 위상 보간기 200 : 메모리
205 : 메모리 수신부 210 : 메모리 송신부
300 : 수신부 자동 위상 정렬 장치 400 : 송신부 자동 위상 정렬 장치
본 발명은 자동 위상 정렬 장치에 관한 것으로, 특히 디지털 시스템에서 칩간 통신에서 스큐가 발생한 데이터를 가장 알맞은 위치로 자동으로 맞춰줄 수 있는 자동 위상 정렬 장치에 관한 것이다.
기술이 발전함에 따라 높은 주파수 신호를 이용하여 데이터를 입출력하는 고 속 동작의 실현이 필요하다. 그러나, 고속 동작을 목표로 하여 데이터 입출력 신호의 주파수를 높이면, 신호 주파수를 제한하는 요인이 발생한다.
그 대표적인 것으로, 신호의 스큐 즉 신호의 타이밍 이탈을 들 수 있다. 예를 들어, 동기용의 입력 클록 신호와 다른 신호의 사이에 스큐가 존재하면, 클록 신호의 타이밍을 이용하여 다른 신호를 입력받을 때 클락 타이밍이 어긋남으로써 잘못된 신호가 수신될 가능성이 있다.
이러한 문제는 일반적으로 데이터 간에 패스를 동일한 길이로 맞추는 것으로 어느 정도 해결할 수 있으나 현실적으로 패스 길이를 정확히 맞춰주기 위해서는 트위스트(twist) 형태의 패스를 사용해야 하므로 결국 시스템의 레이 아웃을 복잡하게 만들고 하드웨어 설계의 어려움을 가중시키는 또 다른 문제점을 낳는다.
특히, 대부분의 메모리 시스템은 여러 개의 메모리 장치를 연결하여 사용하므로, 각 메모리 장치간의 신호 전달시간은 각각의 메모리 장치들의 위치에 따라 달라지게 되는데, 이러한 스큐는 최대 동작가능 주파수를 결정하는 유효 데이터 창(Valid data window)을 축소시키고, 설정 시간(Set-up time)과 유지 시간(Hold time)의 마진을 줄어들게 만든다.
종래에는 이 같은 문제점을 해결하기 위해, 각 수신 또는 송신 라인의 위상 지연 값을 트래이닝 레지스터에 저장해 두고, 이를 이용하여 위상 보간기(Interpolator)가 데이터 클락의 지연을 조절하는 방식을 사용해 왔었다.
그러나 종래의 방식은 위상 지연 값을 측정할 때 단순히 데이터들의 스타팅 에지만을 기준으로 측정하므로, 신호의 상승 타이밍과 하강 타이밍이 어긋나는 경 우에 실제 측정된 지연 값을 정확히 보상해줄 수 없어 스큐를 완전히 제거할 수 없는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 칩 간에 고속 통신을 할 때에 송신 또는 수신 데이터를 가장 알맞은 데이터의 위치로 자동으로 맞춰줌으로써, 송신 또는 수신 라인의 스큐에 좌우되지 않게 데이터를 송신 또는 수신할 수 있는 자동 위상 정렬 장치 및 방법을 제공하는 데 있다.
본 발명에 따른 자동 위상 정렬 장치는,
위상 지연시간을 측정하는 업/다운 카운터; 상기 위상 지연시간에 상응하는 카운트 비트를 저장하는 카운트 레지스터; 상기 카운트 비트를 이용하여 클락의 위상을 조절하는 위상 보간기; 및 상기 카운트 비트를 최소(Minimum) 값으로 초기화시킨 후 테스트 패턴과 수신 라인을 통해 피드백되는 테스트 패턴이 일치할 때까지 상기 업 카운터를 동작시켜 일치하면 그 순간의 카운트 비트를 저장하고, 상기 카운트 비트를 최대(Maximum) 값으로 초기화시킨 후 상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴이 일치할 때까지 상기 다운 카운터를 동작시켜 일치하면 그 순간의 카운트 비트를 저장한 후, 상기 저장된 카운트 비트들의 평균값을 연산하여 위상정렬 비트로 출력하는 스큐 조정부를 포함한다.
상기 스큐 조정부는 상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴의 일치 여부를 비교하는 위상 비교기; 상기 카운트 레지스터 및 상기 업/다운 카운터를 제어하는 제어기; 상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴이 일치하는 순간의 카운트 비트들을 저장하기 위한 제1레지스터 및 제2레지스터; 및 상기 제1레지스터 및 상기 제2레지스터에 저장된 카운트 비트들의 평균값을 연산하는 연산기를 포함할 수 있다.
상기 위상 비교기는, 상기 수신 라인을 통해 피드백되는 테스트 패턴을 병렬 비트로 변환하는 직병렬 변환기(De-Serializer); 상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴의 각 비트들을 반전 배타적 논리합(XNOR) 연산하는 복수 개의 반전 배타적 논리합 게이트(XNOR GATE); 및 상기 복수 개의 반전 배타적 논리합(XNOR) 연산 결과를 논리곱(AND) 연산하는 논리곱 게이트(AND GATE)를 포함할 수 있다.
상기 제어기는, 상기 카운트 비트를 최소(Minimum) 또는 최대(Maximum) 값으로 초기화시키고, 상기 테스트 패턴과 상기 신호 라인을 통해 피드백되는 테스트 패턴이 일치하는 순간의 카운트 비트를 입력받아 상기 제1레지스터 또는 상기 제2레지스터로 저장하며, 상기 업/다운 카운터의 동작을 제어할 수 있다.
상기 자동 위상 정렬 장치는 메모리 컨트롤러의 각 수신 라인의 수신부에 전기적으로 연결될 수 있다.
상기 수신 라인을 통해 피드백되는 테스트 패턴은 슬로우(Slow) 직렬 버스를 통해 메모리로 로드(Load)된 후 수신 라인을 통해 피드백되는 테스트 패턴일 수 있다.
상기 자동 위상 정렬 장치는 메모리 컨트롤러의 각 송신 라인의 송신부에 전기적으로 연결될 수 있다.
상기 수신 라인을 통해 피드백되는 테스트 패턴은 송신 라인을 통해 메모리로 로드(Load)된 후 수신 라인을 통해 피드백되는 테스트 패턴일 수 있다.
본 발명에 따른 자동 위상 정렬 방법은,
카운트에 상응하는 카운트 비트를 최소(Minimum) 값으로 초기화시키는 단계; 카운트를 업 카운팅시킨 후 카운트 비트를 이용하여 테스트 패턴 또는 수신 라인을 통해 피드백되는 테스트 패턴의 클락 위상을 조정하는 단계; 상기 테스트 패턴 상기 수신 라인을 통해 피드백되는 테스트 패턴의 일치 여부를 비교하는 단계; 비교 결과 불일치 하는 경우 일치할 때까지 카운트를 업 카운팅시키고, 일치하는 경우 그 순간의 카운트 비트를 저장하는 단계; 카운트에 상응하는 카운트 비트를 최대(Maximum) 값으로 초기화시키는 단계; 카운트를 다운 카운팅시킨 후 카운트 비트를 이용하여 상기 테스트 패턴 또는 상기 수신 라인을 통해 피드백되는 테스트 패턴의 클락 위상을 조정하는 단계; 상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴의 일치 여부를 비교하는 단계; 비교 결과 불일치 하는 경우 일치할 때까지 카운트를 다운 카운팅시키고, 일치하는 경우 그 순간의 카운트 비트를 저장하는 단계; 및 상기 저장된 카운트 비트들의 평균값을 연산하여 위상 정렬 비트로 출력하는 단계로 이루어질 수 있다.
상기 비교하는 단계는, 상기 수신 라인을 통해 피드백되는 테스트 패턴을 병렬 비트로 변환하는 단계; 상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴의 각 비트들을 반전 배타적 논리합(XNOR) 연산하는 단계; 및 상기 연산 결과를 논리곱(AND) 연산하는 단계로 이루어질 수 있다.
상기 자동 위상 정렬 방법은 메모리 컨트롤러의 각 수신라인을 통해 수신되는 데이터에 대해 적용될 수 있다.
상기 피드백되는 테스트 패턴은 슬로우(Slow) 직렬 버스를 통해 메모리 로드(Load)된 후 수신 라인을 통해 피드백되는 테스트 패턴일 수 있다.
상기 자동 위상 정렬 방법은 메모리 컨트롤러의 각 송신라인을 통해 송신되는 데이터에 대해 적용될 수 있다.
상기 피드백되는 테스트 패턴은 송신 라인을 통해 메모리로 로드(Load)된 후 수신 라인을 통해 피드백되는 테스트 패턴일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
본 발명을 설명하기에 앞서, 먼저 종래 기술에 따른 자동 위상 정렬 방법에 대하여 자세히 살펴 본다.
도 1은 타이밍 스큐가 발생했을 때 지연되는 위상 값을 나타내는 도면이다.
DQi는 내부 데이터를 나타내며 유효 데이터의 시작점을 나타내는 스타팅 에지(Starting edge)과 끝점을 나타내는 엔딩 에지(Ending edge)를 가진다. 상기 내부 데이터는 내부 클락(CLKi)에 얼라인(Align)되어 있으며, 라이징 에지(Rising Edge)에서 데이터를 리드(Read)된다.
DQr은 수신 데이터를 나타내며, 이는 수신 라인의 타이밍 스큐(Timing skew)로 인해 90°만큼 달라진 위상을 갖는다. 따라서 클락을 90°지연시켜 패턴을 리드(Read)하면 스큐를 방지할 수 있다.
종래에는 수신 데이터의 스타팅 에지(Starting edge)를 기준으로 위상 지연 시간을 측정하고 그 시간을 레지스터에 저장한 후, 위상 보간기(interpolator)를 이용하여 그만큼 클락을 지연시켜 데이터를 리드(Read)하는 방법을 사용하였다. 그러나 이와 같은 방식은 하기에서 기술하는 바와 같이, 상승 및 하강 스큐가 생기는 경우 정확하게 클락을 지연시켜 줄 수 없어 정밀도에 문제가 생긴다.
도 2a는 정상적인 상승 타이밍과 하강 타이밍을 갖는 신호를 나타내는 도면이고, 도 2b는 스큐로 인해 상승 타이밍과 하강 타이밍이 어긋나는 신호를 나타내는 도면이다.
도 2a에 도시된 바와 같이, 주파수가 높지 않다면 기준 전압을 기준으로 하이(High) 레벨과 로우(Low) 레벨의 기간은 원칙적으로 같은 시간 길이를 갖는다.
그러나 도 2b에 도시된 바와 같이, 고주파로 데이터를 송신 및 수신할 때는 핀간의 간섭 현상으로 인해 상승 및 하강 스큐가 발생한다. 이 경우, 시간(Thigh 및 Tlow)은 2a에 도시된 시간과 다른 시간 길이를 갖게 된다. 이것은 신호의 상승 타이밍 및 하강 타이밍이 그 예상 타이밍으로부터 벗어나는 것을 의미한다.
이 경우 데이터가 유효인 것으로 간주되는 유효 기간은 짧은 쪽의 기간에 의해 형성된 시간 길이로 제한되므로, 짧은 기간을 갖는 데이터를 중심으로 클락을 얼라인(Align)하지 않으면 다른 데이터들을 리드(Read) 할 때 오류가 발생할 수 있다. 이러한 이유 때문에 상승 및 하강 스큐가 존재하는 경우에는 입출력 신호의 주파수를 상승시켜 동작 속도를 증가시키는 것이 곤란하다.
따라서 데이터를 리드(Read)할때 필연적으로 클락의 라이징 에지(Rising edge)가 데이터의 센터에 정확히 오도록 정렬시켜줄 필요가 있으며, 이를 위해서는 수신 또는 송신 데이터의 스타팅 에지(Starting edge)과 엔딩 에지(Ending edge)의 정확한 위치를 알아야 할 필요성이 생긴다.
도 3은 본 발명에 따른 자동 위상 정렬 방법을 설명하기 위한 타이밍 도이다.
도 3을 참조하면, 수신 데이터(DQr)는 상승 및 하강 스큐로 인해 하이(High) 레벨 기간이 늘어난 시간을 갖는다. 따라서, 종래의 방식과 같이 스타팅 에지(Starting edge)만을 기준으로 지연 시간을 카운트하여 클락을 지연시켜 주면 클락의 라이징 에지(Rising edge)가 수신 데이터의 센터에 정확히 얼라인(Align)될 수 없다.
본 발명에 따른 자동 위상 정렬 방법은 수신 데이터의 센터에 정확히 클락을 얼라인(Align)하기위해 수신 데이터의 스타팅 에지(Starting edge)와 엔딩 에지(Ending edge)의 정확한 위치를 찾아 수신 데이터의 센터에 클락의 라이징 에지(Rising edge)를 정렬시켜주는 방법에 관한 것이다.
도 3에 도시된 바와 같이, 카운터의 전체 카운트 시간이 T5라고 가정할 때, 수신 데이터의 스타팅 에지(Starting edge)까지의 카운트 시간은 T2이고, 엔딩 에지(Ending edge)까지의 카운트 시간은 T3이므로, T2와 T3를 합산하여 평균값을 취하면 수신 데이터의 중심까지의 카운트 시간인 T4를 알 수 있고 T1과 비교하면 실제 지연 위상을 알 수 있다. 이 때 T3는 다운 카운터를 통해 신속하게 측정할 수 있다.
도 4는 본 발명의 일 실시예에 따른 자동 위상 정렬 장치의 블럭도이다.
테스트 패턴은 수신 라인의 스큐 값을 측정하기 위해 사용되는 일종의 데이터 패턴으로, 최대 노이즈(Noise)를 발생하거나 최대 간섭(Interference)을 발생하는 나쁜 데이터 패턴(Worst data pattern)인 것이 바람직하다. 이는 어떠한 데이터가 입력되더라도 신호 라인의 스큐를 정확히 보상해주기 위함이다.
피드백되는 테스트 패턴은 수신 라인의 스큐를 계산하기 위해서 이용될 수 있다. 예를 들어, 테스트 패턴이 이미 저장된 데이터이고 상기 테스트 패턴이 슬로우 직렬 버스를 통해 목적지에 로드된 후 수신 라인을 통해 피드백되는 데이터인 경우, 상기 피드백되는 테스트 패턴의 위상을 조절하여 수신 라인의 스큐를 측정할 수 있다.
또한, 피드백되는 패턴은 송신 라인의 스큐를 계산하기 위해서 이용될 수도 있다. 예를 들어, 테스트 패턴이 송신 라인을 통해 목적지로 전송되고 수신 라인을 통해 피드백되는 경우, 수신 라인의 스큐를 이미 알고 있다면 상기 전송되는 테스트 패턴의 위상을 조절하여 송신 라인의 스큐를 측정할 수도 있다.
업/다운 카운터(10)는 인에이블(Enable) 신호에 의해 카운트를 시작하는 모 듈로서, 업/다운 카운트 기능을 수행할 수 있다. 이는 데이터의 위상 지연시간을 측정하기 위해 사용된다.
카운트 레지스터(15)는 업/다운 카운터(10)에 의해 측정된 위상 지연시간을 카운트 비트로 저장한다. 상기 카운트 비트는 제어기(40)에 의해 최소(Minimum) 값 또는 최대(Maximum) 값으로 초기화될 수 있다.
위상 보간기(20)는 카운트 비트를 이용하여 피드백되는 패턴의 클락 위상을 조절한다. 상기 클락의 위상 조절은 피드백 루프(Feed-back loop)를 통해 이루어진다. 위상 보간기(20)는 도 3에서 도시된 것과 달리 송신 라인의 스큐를 측정하기 위해 목적지로 전송되는 테스트 패턴의 위상을 조절할 수도 있다.
스큐 조정부(1)는 위상 비교기(35), 제어기(40), 제1레지스터(50), 제2레지스터(60)와 연산기(70)를 포함한다.
위상 비교기(35)는 테스트 패턴과 피드백되는 패턴의 일치 여부를 판단한다. 상기 판단 결과에 따라, 일치하는 경우 출력신호를 하이(High)로, 불일치하는 경우 출력신호를 로우(Low)로 출력한다.
제어기(40)는 카운트 비트를 최소(Minimum) 값 또는 최대(Maximum) 값으로 초기화시키고, 비교기(35)의 출력신호가 하이(High)인 경우 그 순간의 카운트 비트를 제1레지스터(50)와 제2레지스터(60)에 저장하는 기능을 한다. 또한, 비교기(35)의 출력신호에 따라, 업/다운 카운터(10)의 동작을 온/오프하는 기능을 수행할 수 있다.
제1레지스터(50)는 스타팅 에지(Starting edge)까지의 지연시간에 해당하는 카운트 비트를 저장하며, 제2레지스터(60)는 엔딩 에지(Ending edge)까지의 지연시간에 해당하는 카운트 비트를 저장한다.
연산기(70)는 제1레지스터(50)와 제2레지스터(55)에 저장된 카운트 비트들을 합산하여 나눔으로써, 평균값을 구하는 기능을 한다. 따라서 연산기(70)는 애더(Adder)와 디바이더(Divider)를 포함할 수 있다. 상기 평균값은 실제 데이터 송신 또는 수신시 위상을 조절하는 위상정렬 비트가 된다.
본 발명의 일 실시예에 따른 자동 위상 정렬 방법에 대해 설명하면 다음과 같다.
첫 번째 단계로, 카운트에 상응하는 카운트 비트를 최소(Minimum) 값으로 초기화시키고, 상기 카운트 비트를 이용하여 수신 라인을 통해 피드백되는 패턴의 클락 위상을 조정한다. 그 뒤 테스트 패턴과 피드백되는 패턴의 일치 여부를 비교한다.
비교 결과 두 입력 데이터가 불일치 하는 경우, 위상 비교기(35)는 출력 신호를 로우(Low)로 출력한다. 상기 로우(Low) 신호에 따라 제어기(40)는 카운트를 증가시켜 위상 지연시간 측정을 진행하고, 위상 보간기(20)는 위상 지연 시간만큼 클럭의 위상을 지연시킨다. 이러한 동작은 테스트 패턴과 수신 라인을 통해 피드백되는 패턴이 일치할 때까지 반복된다.
비교 결과 두 입력 데이터가 일치하는 경우, 위상 비교기(35)는 출력 신호를 하이(High)로 출력한다. 상기 하이(High) 신호에 따라 제어기(40)는 카운터의 동작을 중단시킨다. 그 후 상기 카운트에 상응하는 카운트 비트를 제1레지스터(50)에 저장한다. 즉 스타팅 에지(Starting edge)까지의 측정시간에 해당하는 카운트 비트를 저장한다.
두 번째 단계로, 카운트에 상응하는 카운트 비트를 최대(Maximum) 값으로 초기화시키고 상기 카운트 비트를 이용해 피드백되는 패턴의 클락을 조정한다. 그 뒤 테스트 패턴과 피드백되는 패턴의 일치 여부를 비교한다.
비교 결과 두 입력 데이터가 불일치 하는 경우, 위상 비교기(35)는 출력 신호를 로우(Low)로 출력한다. 상기 로우(Low) 신호에 따라 제어기(40)는 카운트를 감소시켜 위상 지연시간 측정을 진행하고, 위상 보간기(20)는 위상 지연 시간만큼 클럭의 위상을 지연시킨다. 이러한 동작은 테스트 패턴과 피드백되는 패턴이 일치할 때까지 반복된다.
비교 결과 두 입력 데이터가 일치하는 경우, 위상 비교기(35)는 출력 신호를 하이(High)로 출력한다. 상기 하이(High) 신호에 따라 제어기(40)는 카운터의 동작을 중단시킨다. 그 후 상기 카운트에 상응하는 카운트 비트를 제2레지스터(60)에 저장한다. 즉 엔딩 에지(Ending edge)까지의 측정시간에 해당하는 위상 정렬 비트를 저장한다.
세 번째 단계로, 제1레지스터(50)와 제2레지스터(60)에 저장된 카운트 비트들을 연산기를 이용하여 그 평균값을 계산한다. 그 뒤 상기 평균값을 실제 데이터 수신시 스큐를 보상하는 위상정렬 비트로 사용한다.
도 5은 본 발명에 따른 자동 위상 정렬 장치가 구비된 메모리 컨트롤러와 메모리 간에 데이터의 흐름을 나타내는 도면이다.
도 5를 참조하면, 본 발명에 따른 자동 위상 정렬 장치가 메모리 컨트롤러(100)의 각 송신부 및 수신부에 전기적으로 연결된다.
수신부 자동 위상 정렬 장치(300)는 수신 라인(120)을 통해 발생하는 스큐를 보상해주기 위해 각 수신 라인(120)의 각 수신부(25)에 전기적으로 연결될 수 있다.
테스트 패턴이 메모리로 로드(Load)될 때는 데이터의 스큐가 발생하지 않아야 수신 라인(120)의 스큐를 정확히 측정할 수 있으므로, 슬로우(Slow) 직렬 버스(110)를 통해 테스트 패턴이 메모리(200)에 로드(Load)되는 것이 바람직하다.
슬로우 직렬 버스(110)를 통해 메모리(200)로 로드(Load)된 테스트 패턴은 메모리 송신부(210)로부터 수신 라인(120)을 통해 수신부(25)로 피드백된다.
이때 수신부 자동 위상 정렬 장치(300)는 테스트 패턴과 수신 라인(120)을 통해 수신부(25)로 피드백되는 테스트 패턴을 비교하여 지연 위상을 검출하고, 이를 위상정렬 비트로 생성해 수신부 위상 보간기(140)에 제공하여 실제 수신되는 데이터의 위상을 조정한다. 여기서 상기 수신부 위상 보간기(140)는 수신부 위상 정렬 장치(300)의 내부에 설치된 위상 보간기(20)와 별도로 설치된다.
송신부 자동 위상 정렬 장치(400)는 송신 라인(130)을 통해 발생하는 스큐를 보상해주기 위해 각 송신 라인(130)의 각 송신부(30)에 전기적으로 연결될 수 있다.
송신부(300)는 테스트 패턴을 입력받아 이를 송신 라인(130)을 통해 메모리(200)로 포워딩시킨다. 상기 테스트 패턴은 메모리 수신부(205)로 입력되고, 메모 리 송신부(210)로부터 수신부(25)로 피드백된다.
이때 송신부 자동 위상 정렬 장치(400)는 송신 라인(130)을 통해 전송되는 테스트 패턴과 수신 라인(120)을 통해 피드백되는 패턴을 비교하여 지연 위상을 검출하고, 이를 위상 정렬 비트로 생성해 송신부 위상 보간기(150)에 제공하여 실제 송신되는 데이터의 위상을 조정한다. 여기서 상기 송신부 위상 보간기(150)는 송신부 위상 정렬 장치(400)의 내부에 설치된 위상 보간기(20)와 별도로 설치된다.
여기서 수신 라인(120)을 통해 수신부(25)로 피드백되는 테스트 패턴은 수신부 자동 위상 정렬 장치(300)에 의해 생성된 위상정렬 비트에 의해 위상이 교정될 수 있다. 이로 인해 송신 라인(130)의 스큐를 정확히 측정할 수 있다.
도 7은 본 발명의 일 실시예에 따른 위상 비교기를 나타내는 도면이다.
도 7에 도시된 바와 같이, 위상 비교기(35)는 테스트 패턴과 수신부(25)로 피드백되는 테스트 패턴을 비교하기 위해, 수신부(25)로 피드백되는 테스트 패턴을 직병렬 변환기(De-Serializer,80)을 이용하여 패러렐(Parallel) 신호로 변환하고, 각 레지스터에 저장된 각 비트별로 비교한다.
각 비트값이 일치하는 경우 반전 배타적 논리합 게이트(XNOR GATE)는 하이(High) 신호를 출력하고, 반전 배타적 논리합 게이트(XNOR GATE)의 출력 신호가 모두 하이(High)인 경우 논리곱 게이트(And Gate)는 하이(High) 신호를 출력한다.
도 8은 본 발명의 다른 실시예에 따른 위상 비교기를 나타내는 도면이다.
도 8에 도시된 바와 같이, 위상비교기(35)는 송신부(30)로부터 전송되는 테스트 패턴과 수신 부(25)로 피드백되는 테스트 패턴을 비교하기 위해, 수신부(25) 로 피드백되는 패턴을 직병렬 변환기(De-Serializer)로 패러렐(Parrell) 신호로 변환하고, 송신 라인을 통해 포워딩할 데이터와 비교한다. 이때 비교 결과에 따라 전송할 테스트 패턴의 위상을 조절해서 시리얼(Serial) 전송로로 포워딩해야 하므로, 병직렬 변환기(Serializer,90)가 필요하다.
각 비트값이 일치하는 경우 반전 배타적 논리합 게이트(XNOR GATE)는 하이(High) 신호를 출력하고, 각 반전 배타적 논리합 게이트(XNOR GATE)의 출력 신호가 모두 하이(High)인 경우 논리곱 게이트(AND GATE)는 하이(High) 신호를 출력한다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에는 다음과 같은 효과가 있다.
칩 간에 고속 통신을 할 때에 송신 또는 수신 데이터의 상승 타이밍 및 하강 타이밍이 어긋나는 경우에도 송신 또는 수신 데이터를 가장 알맞은 데이터의 위치로 자동으로 맞춰줌으로써 스큐를 완전히 제거하여, 높은 주파수 대역에서도 스큐에 영향을 받지 않고 데이터를 송신 또는 수신할 수 있는 효과가 있다.

Claims (14)

  1. 위상 지연시간을 측정하는 업/다운 카운터;
    상기 위상 지연시간에 상응하는 카운트 비트를 저장하는 카운트 레지스터;
    상기 카운트 비트를 이용하여 클락의 위상을 조절하는 위상 보간기; 및
    상기 카운트 비트를 최소(Minimum) 값으로 초기화시킨 후 테스트 패턴과 수신 라인을 통해 피드백되는 테스트 패턴이 일치할 때까지 상기 업 카운터를 동작시켜 일치하면 그 순간의 카운트 비트를 저장하고,
    상기 카운트 비트를 최대(Maximum) 값으로 초기화시킨 후 상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴이 일치할 때까지 상기 다운 카운터를 동작시켜 일치하면 그 순간의 카운트 비트를 저장한 후,
    상기 저장된 카운트 비트들의 평균값을 연산하여 위상정렬 비트로 출력하는 스큐 조정부를 포함하는 것을 특징으로 하는 자동 위상 정렬 장치.
  2. 제1항에 있어서,
    상기 스큐 조정부는 상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴의 일치 여부를 비교하는 위상 비교기;
    상기 카운트 레지스터 및 상기 업/다운 카운터를 제어하는 제어기;
    상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴이 일치하는 순간의 카운트 비트들을 저장하기 위한 제1레지스터 및 제2레지스터; 및
    상기 제1레지스터 및 상기 제2레지스터에 저장된 카운트 비트들의 평균값을 연산하는 연산기를 포함하는 것을 특징으로 하는 자동 위상 정렬 장치.
  3. 제2항에 있어서, 상기 위상 비교기는,
    상기 수신 라인을 통해 피드백되는 테스트 패턴을 병렬 비트로 변환하는 직병렬 변환기(De-Serializer);
    상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴의 각 비트들을 반전 배타적 논리합(XNOR) 연산하는 복수 개의 반전 배타적 논리합 게이트(XNOR GATE); 및
    상기 복수 개의 반전 배타적 논리합(XNOR) 연산 결과를 논리곱(AND) 연산하는 논리곱 게이트(AND GATE)를 포함하는 것을 특징으로 하는 자동 위상 정렬 장치.
  4. 제2항에 있어서, 상기 제어기는,
    상기 카운트 비트를 최소(Minimum) 또는 최대(Maximum) 값으로 초기화시키고, 상기 테스트 패턴과 상기 신호 라인을 통해 피드백되는 테스트 패턴이 일치하는 순간의 카운트 비트를 입력받아 상기 제1레지스터 또는 상기 제2레지스터로 저장하며, 상기 업/다운 카운터의 동작을 제어하는 것을 특징으로 하는 자동 위상 정렬 장치.
  5. 제1항에 있어서, 상기 자동 위상 정렬 장치는 메모리 컨트롤러의 각 수신 라 인의 수신부에 전기적으로 연결된 것을 특징으로 하는 자동 위상 정렬 장치.
  6. 제5항에 있어서, 상기 수신 라인을 통해 피드백되는 테스트 패턴은 슬로우(Slow) 직렬 버스를 통해 메모리로 로드(Load)된 후 수신 라인을 통해 피드백되는 테스트 패턴인 것을 특징으로 하는 자동 위상 정렬 장치.
  7. 제1항에 있어서, 상기 자동 위상 정렬 장치는 메모리 컨트롤러의 각 송신 라인의 송신부에 전기적으로 연결된 것을 특징으로 하는 자동 위상 정렬 장치.
  8. 제7항에 있어서, 상기 수신 라인을 통해 피드백되는 테스트 패턴은 송신 라인을 통해 메모리로 로드(Load)된 후 수신 라인을 통해 피드백되는 테스트 패턴인 것을 특징으로 하는 자동 위상 정렬 장치.
  9. 카운트에 상응하는 카운트 비트를 최소(Minimum) 값으로 초기화시키는 단계;
    카운트를 업 카운팅시킨 후 카운트 비트를 이용하여 테스트 패턴 또는 수신 라인을 통해 피드백되는 테스트 패턴의 클락 위상을 조정하는 단계;
    상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴의 일치 여부를 비교하는 단계;
    비교 결과 불일치 하는 경우 일치할 때까지 카운트를 업 카운팅 시키고, 일치하는 경우 그 순간의 카운트 비트를 저장하는 단계;
    카운트에 상응하는 카운트 비트를 최대(Maximum) 값으로 초기화시키는 단계;
    카운트를 다운 카운팅시킨 후 카운트 비트를 이용하여 상기 테스트 패턴 또는 상기 수신 라인을 통해 피드백되는 테스트 패턴의 클락 위상을 조정하는 단계;
    상기 테스트 패턴과 상기 수신 라인을 통해 피드백되는 테스트 패턴의 일치 여부를 비교하는 단계;
    비교 결과 불일치 하는 경우 일치할 때까지 카운트를 다운 카운팅 시키고, 일치하는 경우 그 순간의 카운트 비트를 저장하는 단계; 및
    상기 저장된 카운트 비트들의 평균값을 연산하여 위상 정렬 비트로 출력하는 단계로 이루어지는 것을 특징으로 하는 자동 위상 정렬 방법.
  10. 제9항에 있어서, 상기 비교하는 단계는,
    수신 라인을 통해 피드백되는 테스트 패턴을 병렬 비트로 변환하는 단계;
    상기 테스트 패턴과 피드백되는 테스트 패턴의 각 비트들을 반전 배타적 논리합(XNOR) 연산하는 단계; 및
    상기 연산 결과를 논리곱(AND) 연산하는 단계로 이루어지는 것을 특징으로 하는 자동 위상 정렬 방법.
  11. 제9항에 있어서, 상기 자동 위상 정렬 방법은 메모리 컨트롤러의 각 수신라인을 통해 수신되는 데이터에 대해 적용되는 것을 특징으로 하는 자동 위상 정렬 방법.
  12. 제11항에 있어서, 상기 피드백되는 테스트 패턴은 슬로우(Slow) 직렬 버스를 통해 메모리 로드(Load)된 후 수신 라인을 통해 피드백되는 테스트 패턴인 것을 특징으로 하는 자동 위상 정렬 방법.
  13. 제9항에 있어서, 상기 자동 위상 정렬 방법은 메모리 컨트롤러의 각 송신라인을 통해 송신되는 데이터에 대해 적용되는 것을 특징으로 하는 자동 위상 정렬 방법.
  14. 제13항에 있어서, 상기 피드백되는 테스트 패턴은 송신 라인을 통해 메모리로 로드(Load)된 후 수신 라인을 통해 피드백되는 테스트 패턴인 것을 특징으로 하는 자동 위상 정렬 방법.
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