CN103516359B - 时钟发生电路和包括时钟发生电路的半导体装置 - Google Patents

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Abstract

本发明提供一种时钟发生电路和包括时钟发生电路的半导体装置，所述时钟发生电路包括延迟线、延迟模型化块、相位检测块、多次更新信号发生块以及延迟线。延迟线延迟输入时钟并产生延迟时钟。延迟模型化块将延迟时钟延迟一模型化的延迟值并且产生反馈时钟。相位检测块比较输入时钟的相位与反馈时钟的相位并产生相位信息，以及量化输入时钟与反馈时钟之间的相位差并产生相位码。多次更新信号发生块响应于相位码而产生多次更新信号。延迟线控制块响应于多次更新信号和相位信息而改变延迟线的延迟量。

Description

时钟发生电路和包括时钟发生电路的半导体装置
相关申请的交叉引用
本申请要求2012年6月27日向韩国知识产权局提交的申请号为10-2012-0069385的韩国专利申请的优先权，其全部分内容通过引用合并于此。
技术领域
本发明总体而言涉及一种半导体装置，更具体而言涉及一种半导体装置的时钟发生电路。
背景技术
一般而言，包括存储器的半导体装置与时钟同步地执行操作。因此，在同步型半导体装置中，输入数据和输出数据应准确地与外部时钟同步。半导体装置接收外部时钟、将外部时钟转换成内部时钟，并且使用转换的内部时钟。然而，在经由时钟缓冲器和传输线传送内部时钟时，在内部时钟与外部时钟之间产生相位差。因此，为了补偿相位差，半导体装置通常包括锁相环或延迟锁定环。
延迟锁定环可以通过补偿内部时钟与外部时钟之间产生的相位差来增加有效的数据输出周期。延迟锁定环使内部时钟的相位以预定时间领先于外部时钟的相位，使得输出数据可以通过与外部时钟同步而输出。
图1是示意性地示出现有延迟锁定环10的配置的框图。在图1中，延迟锁定环10包括延迟线11、延迟模型化块12、相位检测块13、更新信号发生块14、延迟线控制块15和时钟驱动器16。延迟线11接收输入时钟CLKI并且产生延迟时钟CLKD。延迟线11将输入时钟CLKI延迟由延迟线控制块15设定的值。延迟模型化块12将延迟时钟CLKD延迟一模型化的延迟值并且产生反馈时钟CLKF。相位检测块13比较输入时钟CLKI的相位与反馈时钟CLKF的相位，并且产生检测信号DET。更新信号发生块14接收检测信号DET并且产生更新信号VALID。延迟线控制块15接收更新信号VALID并且可以更新延迟线11的延迟值。时钟驱动器16接收延迟时钟CLKD，并且产生第一输出时钟RCLK_DLL和第二输出时钟FCLK_DLL。
在输入时钟CLKI与反馈时钟CLKF之间的相位差大的情况下，延迟锁定环10应通过多次操作来更新延迟线11的延迟值，因此，用于产生输出时钟RCLK_DLL和FCLK_DLL的延迟锁定操作时间变长。
发明内容
本发明提供一种能够连续多次执行用于设定延迟线的延迟量的更新操作的时钟发生电路以及包括上述时钟发生电路的半导体装置。
在一个实施例中，一种时钟发生电路包括：延迟线，所述延迟线被配置成延迟输入时钟并且产生延迟时钟；延迟模型化块，所述延迟模型化块被配置成将延迟时钟延迟一模型化的延迟值，并且产生反馈时钟；相位检测块，所述相位检测块被配置成将输入时钟的相位与反馈时钟的相位进行比较并且产生相位信息，以及量化输入时钟与反馈时钟之间的相位差以产生相位码；多次更新信号发生块，所述多次更新信号发生块被配置成响应于相位码而产生多次更新信号；以及延迟线控制块，所述延迟线控制块被配置成响应于多次更新信号和相位信息来改变延迟线的延迟量。
在一个实施例中，一种半导体装置包括：时钟缓冲器，所述时钟缓冲器被配置成缓冲外部时钟并且产生输入时钟；延迟线，所述延迟线被配置成延迟输入时钟并且产生延迟时钟；延迟模型化块，所述延迟模型化块被配置成将延迟时钟延迟一模型化的延迟值，并且产生反馈时钟；相位检测块，所述相位检测块被配置成比较输入时钟的相位与反馈时钟的相位并产生相位信息，以及量化输入时钟与反馈时钟之间的相位差并产生相位码；多次更新信号发生块，所述多次更新信号发生块被配置成响应于相位码而产生多次更新信号；延迟线控制块，所述延迟线控制块被配置成响应于多次更新信号和相位信息而改变延迟线的延迟量；以及时钟驱动器，所述时钟驱动器被配置成缓冲延迟时钟，并且将输出时钟提供给时钟同步的电路。
附图说明
将结合附图说明特征、方面和实施例，其中：
图1是示意性地示出现有延迟锁定环的配置的框图。
图2是示意性地示出根据一个实施例的时钟发生电路的配置的框图。
图3是示出图2的相位检测块的一个实施例的配置的框图。
图4是示出图3的第一相位混合部分和第二相位混合部分以及第一相位比较部分和第二相位比较部分的配置的框图。
图5是示出图2的多次更新信号发生块的配置的框图。
图6是示出图2的延迟线控制块的一个实施例的配置的框图。
图7是示出根据一个实施例的半导体装置的配置的框图。
具体实施方式
在下文中，将结合附图通过各种实施例来描述根据各种实施例的时钟发生电路和包括时钟发生电路的半导体装置。
图2是示意性地示出根据一个实施例的时钟发生电路1的配置的框图。在图2中，时钟发生电路1可以包括延迟线100、延迟模型化块12、相位检测块200、多次更新信号发生块300以及延迟线控制块400。延迟线100接收输入时钟CLKI。延迟线100可以被配置成延迟输入时钟CLKI并且产生延迟时钟CLKD。延迟线100将输入时钟CLKI延迟预定延迟量。延迟线100的延迟量可以通过延迟线控制块400改变。
延迟线100可以包括粗略延迟线110和精细延迟线120。粗略延迟线110的延迟量响应于粗略延迟信号CDLC<0:3>而被设定，精细延迟线120的延迟量响应于精细延迟信号FDLC<0:3>而被设定。
延迟模型化块12接收延迟时钟CLKD。延迟模型化块12可以被配置成将延迟时钟CLKD延迟一模型化的延迟量并且产生反馈时钟CLKF。所述模型化的延迟量可以选择性地设定，举例来说，可以通过复制从外部输入的时钟被内部电路延迟的时间来获得。
相位检测块200可以被配置成接收输入时钟CLKI和反馈时钟CLKF，并且产生相位信息DELAY_OUT和相位码N<0:n>。相位检测块200可以通过将输入时钟CLKI的相位与反馈时钟CLKF的相位进行比较来产生相位信息DELAY_OUT。举例来说，相位检测块200可以根据输入时钟CLKI的相位是领先于还是落后于反馈时钟CLKF的相位来产生具有高电平或低电平（即电压逻辑电平）的相位信息DELAY_OUT。
此外，相位检测块200可以通过量化输入时钟CLKI与反馈时钟CLKF之间的相位差而产生相位码N<0:n>。也就是说，相位检测块200可以将输入时钟CLKI与反馈时钟CLKF之间的相位差表示成码值。举例来说，相位检测块200可以随着输入时钟CLKI与反馈时钟CLKF之间的相位差增加而增加相位码N<0:n>的值，以及随着输入时钟CLKI与反馈时钟CLKF之间的相位差减小而减小相位码N<0:n>的值。
多次更新信号发生块300可以被配置成接收相位码N<0:n>并且产生多次更新信号VALID。多次更新信号发生块300可以对应于相位码N<0:n>而多次地产生多次更新信号VALID的脉冲。举例来说，当相位码N<0:n>的值大时，多次更新信号VALID的脉冲数目增加，而当相位码N<0:n>的值小时，多次更新信号VALID的脉冲数目减少。由于多次更新信号发生块300可以产生具有与相位码N<0:n>相对应的多个脉冲的多次更新信号VALID，因此可以连续多次执行用于改变延迟线100的延迟量的更新操作。
延迟线控制块400可以被配置成接收多次更新信号VALID和相位信息DELAY_OUT，并且产生延迟线控制信号CDLC<0:3>和FDLC<0:3>。每当多次更新信号VALID的脉冲被使能时，延迟线控制块400根据相位信息DELAY_OUT来改变延迟线100的延迟量。延迟线控制块400可以产生粗略延迟信号CDLC<0:3>和精细延迟信号FDLC<0:3>之一。换句话说，延迟线控制块400可以改变粗略延迟线110和精细延迟线120之一的延迟量。虽然在本实施例中粗略延迟信号CDLC<0:3>和精细延迟信号FDLC<0:3>以4比特的信号作为例子，但注意的是本发明并不局限于此。比特数可以根据粗略延迟线110和精细延迟线120的配置而改变。
延迟线控制块400可以响应于锁定信号LOCK而产生粗略延迟信号CDLC<0:3>和精细延迟信号FDLC<0:3>之一。根据一个实施例的时钟发生电路1可以在完成粗略延迟操作后执行精细延迟操作。当执行粗略延迟操作时，每当多次更新信号VALID的脉冲被使能，延迟线控制块400可以根据相位信息DELAY_OUT而产生粗略延迟信号CDLC<0:3>，因此增加或减少粗略延迟线110的延迟量。当粗略延迟操作完成时，产生锁定信号LOCK。当产生锁定信号LOCK时，每当多次更新信号VALID被使能，延迟线控制块400可以根据相位信息DELAY_OUT而产生精细延迟信号FDLC<0:3>，因此增加或减少精细延迟线120的延迟量。
在图2中，时钟发生电路1还可以包括时钟驱动器16。时钟驱动器16可以被配置成接收延迟时钟CLKD并且产生第一同步时钟RCLK_DLL和第二同步时钟FCLK_DLL。第一同步时钟RCLK_DLL和第二同步时钟FCLK_DLL被提供给半导体装置的内部电路之中的与时钟同步地操作的那些电路。
图3是示意性地示出图2的相位检测块的一个实施例的配置的框图。在图3中，相位检测块200可以包括第一相位检测信号发生部210、第二相位检测信号发生部220和信号组合部230。第一相位检测信号发生部210可以从输入时钟CLKI产生具有不同相位的多个输入采样时钟。第一相位检测信号发生部210可以被配置成将所述多个输入采样时钟的相位与反馈时钟CLKF的相位进行比较，并且产生第一相位检测信号PDI<1:3>。
第二相位检测信号发生部220可以从反馈时钟CLKF产生具有不同相位的多个反馈采样时钟。第二相位检测信号发生部220可以被配置成将所述多个反馈采样时钟的相位与输入时钟CLKI的相位进行比较，并且产生第二相位检测信号PDF<1:3>。
信号组合部230可以被配置成接收第一相位检测信号PDI<1:3>和第二相位检测信号PDF<1:3>，并且产生相位信息DELAY_OUT和相位码N<0:n>。如上所述，相位信息DELAY_OUT具有与反馈时钟CLKF的相位是领先于还是落后于输入时钟CLKI的相位有关的信息，并且相位码N<0:n>具有与通过量化反馈时钟CLKF与输入时钟CLKI之间的相位差而获得的值有关的信息。
在图3中，第一相位检测信号发生部210可以包括第一延迟部分211、第一相位混合部分212和第一相位比较部分213。第一延迟部分211可以被配置成将输入时钟CLKI延迟单位时间并且产生延迟输入时钟CLKID。单位时间可以选择性地设定，并且可以比输入时钟CLKI的半个周期更短。并且，单位时间可以是粗略延迟线110的延迟量设定单位的单位时间。
第一相位混合部分212可以被配置成将输入时钟CLKI的相位与延迟输入时钟CLKID的相位混合，并且产生具有不同相位的多个输入采样时钟CLKID<3,4,5>。第一相位比较部分213可以被配置成将多个相应的输入采样时钟CLKID<3,4,5>的相位与反馈时钟CLKF（即CLKFD<0>）的相位进行比较，并且产生第一相位检测信号PDI<1:3>。第一相位检测信号PDI<1:3>可以包括多个比特。可以提供将多个输入采样时钟CLKID<3,4,5>的相位与反馈时钟CLKF的相位进行比较的相应结果作为第一相位检测信号PDI<1:3>的相应比特。
第一相位混合部分212可以在单位时间的延迟范围内产生具有不同相位的多个输入采样时钟CLKID<3,4,5>。第一相位比较部分213将相应的输入采样时钟CLKID<3,4,5>与反馈时钟CLKF进行比较，并且可以量化输入时钟CLKI与反馈时钟CLKF之间的相位差。
第二相位检测信号发生部220可以包括第二延迟部分221、第二相位混合部分222和第二相位比较部分223。第二延迟部分221可以被配置成将反馈时钟延迟单位时间，并且产生延迟反馈时钟CLKFD。
第二相位混合部分222可以被配置成将反馈时钟CLKF的相位与延迟反馈时钟CLKFD的相位混合，并且产生具有不同相位的多个反馈采样时钟CLKFD<3,4,5>。第二相位比较部分223可以被配置成将多个相应的反馈采样时钟CLKFD<3,4,5>的相位与输入时钟CLKI（即CLKID<0>）的相位进行比较，并且产生第二相位检测信号PDF<1:3>。第二相位检测信号PDF<1:3>包括多个比特。可以提供将多个反馈采样时钟CLKFD<3,4,5>的相位与输入时钟CLKI的相位进行比较的相应结果作为第二相位检测信号PDF<1:3>的相应比特。
第二相位混合部分222可以在单位时间的延迟范围内产生具有不同相位的多个反馈采样时钟CLKFD<3,4,5>。第二相位比较部分223将相应的反馈采样时钟CLKFD<3,4,5>与输入时钟CLKI进行比较，并且可以量化输入时钟CLKI与反馈时钟CLKF之间的相位差。
图4是示出图3的第一相位混合部分和第二相位混合部分以及第一相位比较部分和第二相位比较部分的配置的框图。
图4是示出图3的第一相位混合部分212和第二相位混合部分222以及第一相位比较部分213和第二相位比较部分223的配置的框图。在图4中，第一相位混合部分212可以包括第一相位混合器212-1、第二相位混合器212-2和第三相位混合器212-3，并且第一相位比较部分213可以包括第一相位比较器213-1、第二相位比较器213-2和第三相位比较器213-3。第一相位混合器212-1可以被配置成将输入时钟CLKI与延迟输入时钟CLKID混合，并且产生具有第一相位的第一输入采样时钟CLKID<3>。举例来说，第一相位混合器212-1可以产生通过将输入时钟CLKI延迟3/7单位时间而获得的时钟作为具有第一相位的第一输入采样时钟CLKID<3>。
第二相位混合器212-2可以被配置成将输入时钟CLKI与延迟输入时钟CLKID混合，并且产生具有第二相位的第二输入采样时钟CLKID<4>。举例来说，第二相位混合器212-2可以产生通过将输入时钟CLKI延迟4/7单位时间而获得的时钟作为具有第二相位的第二输入采样时钟CLKID<4>。
第三相位混合器212-3可以被配置成将输入时钟CLKI与延迟输入时钟CLKID混合，并且产生具有第三相位的第三输入采样时钟CLKID<5>。举例来说，第三相位混合器212-3可以产生通过将输入时钟CLKI延迟5/7单位时间而获得的时钟作为具有第三相位的第三输入采样时钟CLKID<5>。虽然是以提供通过将输入时钟CLKI延迟3/7、4/7和5/7单位时间而获得的时钟作为与反馈时钟CLKF相比较的时钟的实施例来举例说明，但是要注意的是实施例并不局限于此，可以通过采用多种方式来设定延迟量而产生输入采样时钟CLKID<3,4,5>。
第一相位比较器213-1可以被配置成将第一输入采样时钟CLKID<3>的相位与反馈时钟CLKF的相位进行比较，并且产生第一相位检测信号PDI<1:3>的第一比特PDI<1>。第二相位比较器213-2可以被配置成将第二输入采样时钟CLKID<4>的相位与反馈时钟CLKF的相位进行比较，并且产生第一相位检测信号PDI<1:3>的第二比特PDI<2>。第三相位比较器213-3可以被配置成将第三输入采样时钟CLKID<5>的相位与反馈时钟CLKF的相位进行比较，并且产生第一相位检测信号PDI<1:3>的第三比特PDI<3>。
在图4中，第二相位混合部分222可以包括第四相位混合器221-1、第五相位混合器222-2和第六相位混合器222-3，并且第二相位比较部分223可以包括第四相位比较器223-1、第五相位比较器223-2和第六相位比较器223-3。第四相位混合器222-1可以被配置成将反馈时钟CLKF与延迟反馈时钟CLKFD混合，并且产生具有第四相位的第一反馈采样时钟CLKFD<3>。举例来说，第四相位混合器222-1可以产生通过将反馈时钟CLKF延迟3/7单位时间而获得的时钟作为具有第四相位的第一反馈采样时钟CLKFD<3>。
第五相位混合器222-2可以被配置成将反馈时钟CLKF与延迟反馈时钟CLKFD混合，并且产生具有第五相位的第二反馈采样时钟CLKFD<4>。举例来说，第五相位混合器222-2可以产生通过将反馈时钟CLKF延迟4/7单位时间而获得的时钟作为具有第五相位的第二反馈采样时钟CLKFD<4>。
第六相位混合器222-3可以被配置成将反馈时钟CLKF与延迟反馈时钟CLKFD混合，并且产生具有第六相位的第三反馈采样时钟CLKFD<5>。举例来说，第六相位混合器222-3可以产生通过将反馈时钟CLKF延迟5/7单位时间而获得的时钟作为具有第六相位的第三反馈采样时钟CLKFD<5>。虽然是以提供通过将反馈时钟CLKF延迟3/7、4/7和5/7单位时间而获得的时钟作为与输入时钟CLKI相比较的时钟来举例说明，但是要注意的是实施例并不局限于此，可以通过采用多种方式设定延迟量而产生反馈采样时钟CLKID<3,4,5>。
第四相位比较器223-1可以被配置成将第一反馈采样时钟CLKFD<3>的相位与输入时钟CLKI的相位进行比较，并且产生第二相位检测信号PDF<1:3>的第一比特PDF<1>。第五相位比较器223-2可以被配置成将第二反馈采样时钟CLKFD<4>的相位与输入时钟CLKI的相位进行比较，并且产生第二相位检测信号PDF<1:3>的第二比特PDF<2>。第六相位比较器223-3可以被配置成将第三反馈采样时钟CLKFD<5>的相位与输入时钟CLKI的相位进行比较，并且产生第二相位检测信号PDF<1:3>的第三比特PDF<3>。
图5是示出图2的多次更新信号发生块300的配置的框图。在图5中，多次更新信号发生块300可以包括计数部310和脉冲发生部320。计数部310接收相位码N<0:n>和多次更新信号VALID。计数部310可以被配置成将与相位码N<0:n>相对应的值与多次更新信号VALID的脉冲发生次数进行比较，并且产生使能信号EN。计数部310可以在相位码N<0:n>被输入时将使能信号EN使能，以及可以在与相位码N<0:n>相对应的值与多次更新信号VALID的脉冲发生次数彼此相同时将使能信号EN禁止。
脉冲发生部320可以被配置成在使能信号EN被使能期间产生多次更新信号VALID的脉冲。举例来说，脉冲发生部320可以与输入时钟CLKI同步地产生多次更新信号VALID的脉冲。
计数部310可以维持使能信号EN的使能状态，使得可以通过与相位码N<0:n>的值相对应的数目来产生多次更新信号VALID的脉冲。脉冲发生部320可以在使能信号EN被使能期间连续地产生多次更新信号VALID的脉冲。
图6是示出图2的延迟线控制块400的一个实施例的框图。在图6中，延迟线控制块400可以包括开关部410、粗略延迟线控制部420和精细延迟线控制部430。开关部410可以被配置成响应于锁定信号LOCK而将多次更新信号VALID提供给粗略延迟线控制部420和精细延迟线控制部430之一。
粗略延迟线控制部420可以被配置成响应于多次更新信号VALID和相位信息DELAY_OUT而产生粗略延迟信号CDLC<0:3>。粗略延迟线控制部420可以在多次更新信号VALID的脉冲被使能时根据相位信息DELAY_OUT的电平来产生粗略延迟信号CDLC<0:3>。举例来说，当多次更新信号VALID的脉冲被使能且相位信息DELAY_OUT的电平为高电平时，粗略延迟线控制部420可以产生用于增加粗略延迟线110的延迟量的粗略延迟信号CDLC<0:3>。另外，当多次更新信号VALID的脉冲被使能且相位信息DELAY_OUT的电平为低电平时，粗略延迟线控制部420可以产生用于减少粗略延迟线110的延迟量的粗略延迟信号CDLC<0:3>。
精细延迟线控制部430可以被配置成响应于多次更新信号VALID和相位信息DELAY_OUT而产生精细延迟信号FDLC<0:3>。精细延迟线控制部430可以在多次更新信号VALID的脉冲被使能时根据相位信息DELAY_OUT的电平来产生精细延迟信号FDLC<0:3>。举例来说，与粗略延迟线控制部420相似，当多次更新信号VALID的脉冲被使能且相位信息DELAY_OUT的电平为高电平时，精细延迟线控制部430可以产生用于增加精细延迟线120的延迟量的精细延迟信号FDLC<0:3>。此外，当多次更新信号VALID的脉冲被使能且相位信息DELAY_OUT的电平为低电平时，精细延迟线控制部430可以产生用于减少精细延迟线120的延迟量的精细延迟信号FDLC<0:3>。
根据一个实施例的时钟发生电路1将输入时钟CLKI的相位与反馈时钟CLKF的相位进行比较，并且可以产生相位信息DELAY_OUT和相位码N<0:n>。时钟发生电路1提供与输入时钟CLKI的相位和反馈时钟CLKF的相位中的哪个领先有关的信息作为相位信息DELAY_OUT，使得延迟线控制块400可以增加或减少延迟线100的延迟量。此外，时钟发生电路1通过量化输入时钟CLKI与反馈时钟CLKF之间的相位差而提供相位码N<0:n>，并且可以产生具有被多次使能的脉冲的多次更新信号VALID。也就是说，时钟发生电路1通过将输入时钟CLKI的相位与反馈时钟CLKF的相位比较一次就可以多次执行延迟线100的延迟量的更新。因此，实施例可以允许时钟发生电路的快速延迟锁定操作，并且可以改善半导体装置的操作速度。
图7是示出根据一个实施例的半导体装置2的配置的框图。在图7中，半导体装置2可以包括时钟焊盘500、时钟缓冲电路600、时钟发生电路1和时钟同步电路700。外部时钟CLKEX可以经由时钟焊盘500输入至半导体装置2。
时钟缓冲电路600可以被配置成缓冲外部时钟CLKEX并且产生输入时钟CLKI。时钟发生电路1可以被配置成控制输入时钟CLKI的相位，并且产生第一同步时钟RCLK_DLL和第二同步时钟FCLK_DLL。
时钟同步电路700与第一同步时钟RCLK_DLL和第二同步时钟FCLK_DLL同步地执行操作。举例来说，时钟同步电路700可以包括例如数据输出电路和输出使能信号发生电路的电路。
虽然以上已经描述了各种实施例，但是本领域技术人员将要理解的是所描述的实施例仅仅是例子。因此，不应基于所描述的实施例来限制本文所述的时钟发生电路和包括所述时钟发生电路的半导体装置。

Claims (18)

1.一种时钟发生电路，包括：
延迟线，所述延迟线被配置成延迟输入时钟并且产生延迟时钟；
延迟模型化块，所述延迟模型化块被配置成将所述延迟时钟延迟了模型化的延迟值，并且产生反馈时钟；
相位检测块，所述相位检测块被配置成比较所述输入时钟的相位与所述反馈时钟的相位并且产生相位信息，以及量化所述输入时钟与所述反馈时钟之间的相位差以产生相位码；
多次更新信号发生块，所述多次更新信号发生块被配置成响应于所述相位码而产生多次更新信号；以及
延迟线控制块，所述延迟线控制块被配置成响应于所述多次更新信号和所述相位信息来改变所述延迟线的延迟量，
其中，所述相位检测块包括：
第一相位检测信号发生部，所述第一相位检测信号发生部被配置成从所述输入时钟产生具有不同相位的多个输入采样时钟，并且比较所述多个输入采样时钟的相位与所述反馈时钟的相位并产生第一相位检测信号；
第二相位检测信号发生部，所述第二相位检测信号发生部被配置成从所述反馈时钟产生具有不同相位的多个反馈采样时钟，并且比较所述多个反馈采样时钟的相位与所述输入时钟的相位并产生第二相位检测信号；以及
信号组合部，所述信号组合部被配置成组合所述第一相位检测信号与所述第二相位检测信号，并且产生所述相位信息和所述相位码。
2.如权利要求1所述的时钟发生电路，其中，所述第一相位检测信号发生部包括：
第一延迟部分，所述第一延迟部分被配置成将所述输入时钟延迟单位时间，并且产生延迟输入时钟；
第一相位混合部分，所述第一相位混合部分被配置成混合所述输入时钟的相位与所述延迟输入时钟的相位，并且产生所述多个输入采样时钟；以及
第一相位比较部分，所述第一相位比较部分被配置成比较所述多个输入采样时钟的相位与所述反馈时钟的相位，并且产生所述第一相位检测信号。
3.如权利要求2所述的时钟发生电路，其中，所述第一相位混合部分包括：
第一相位混合器，所述第一相位混合器被配置成混合所述输入时钟的相位和所述延迟输入时钟的相位，并且在所述单位时间内产生具有第一相位的第一输入采样时钟；以及
第二相位混合器，所述第二相位混合器被配置成混合所述输入时钟的相位和所述延迟输入时钟的相位，并且在所述单位时间内产生具有第二相位的第二输入采样时钟。
4.如权利要求3所述的时钟发生电路，其中，所述第一相位比较部分包括：
第一相位比较器，所述第一相位比较器被配置成比较所述第一输入采样时钟和所述反馈时钟，并且产生所述第一相位检测信号的第一比特；以及
第二相位比较器，所述第二相位比较器被配置成比较所述第二输入采样时钟和所述反馈时钟，并且产生所述第一相位检测信号的第二比特。
5.如权利要求1所述的时钟发生电路，其中，所述第二相位检测信号发生部包括：
第二延迟部分，所述第二延迟部分被配置成将所述反馈时钟延迟单位时间，并且产生延迟反馈时钟；
第二相位混合部分，所述第二相位混合部分被配置成混合所述反馈时钟的相位与所述延迟反馈时钟的相位，并且产生所述多个反馈采样时钟；以及
第二相位比较部分，所述第二相位比较部分被配置成比较所述多个反馈采样时钟的相位与所述输入时钟的相位，并且产生所述第二相位检测信号。
6.如权利要求5所述的时钟发生电路，其中，所述第二相位混合部分包括：
第三相位混合器，所述第三相位混合器被配置成混合所述反馈时钟的相位与所述延迟反馈时钟的相位，并且在所述单位时间内产生具有第三相位的第一反馈采样时钟；以及
第四相位混合器，所述第四相位混合器被配置成混合所述反馈时钟的相位与所述延迟反馈时钟的相位，并且在所述单位时间内产生具有第四相位的第二反馈采样时钟。
7.如权利要求6所述的时钟发生电路，其中，所述第二相位比较部分包括：
第三相位比较器，所述第三相位比较器被配置成比较所述第一反馈采样时钟与所述输入时钟，并且产生所述第二相位检测信号的第一比特；以及
第四相位比较器，所述第四相位比较器被配置成比较所述第二反馈采样时钟与所述输入时钟，并且产生所述第二相位检测信号的第二比特。
8.如权利要求1所述的时钟发生电路，其中，所述多次更新信号发生块通过与所述相位码的值相对应的次数来产生所述多次更新信号的脉冲。
9.如权利要求1所述的时钟发生电路，
其中，所述延迟线包括粗略延迟线和精细延迟线，以及
其中，每当所述多次更新信号被使能时，所述延迟线控制块根据所述相位信息来改变所述粗略延迟线和所述精细延迟线之一的延迟量。
10.一种半导体装置，包括：
时钟缓冲器，所述时钟缓冲器被配置成缓冲外部时钟并且产生输入时钟；
延迟线，所述延迟线被配置成延迟所述输入时钟并且产生延迟时钟；
延迟模型化块，所述延迟模型化块被配置成将所述延迟时钟延迟了模型化的延迟值，并且产生反馈时钟；
相位检测块，所述相位检测块被配置成比较所述输入时钟的相位与所述反馈时钟的相位并产生相位信息，以及量化所述输入时钟与所述反馈时钟之间的相位差并产生相位码；
多次更新信号发生块，所述多次更新信号发生块被配置成响应于所述相位码而产生多次更新信号；
延迟线控制块，所述延迟线控制块被配置成响应于所述多次更新信号和所述相位信息而改变所述延迟线的延迟量；以及
时钟驱动器，所述时钟驱动器被配置成缓冲所述延迟时钟，并且将输出时钟提供给时钟同步的电路，
其中，所述相位检测块包括：
第一相位检测信号发生部，所述第一相位检测信号发生部被配置成从所述输入时钟产生具有不同相位的多个输入采样时钟，并且比较所述多个输入采样时钟的相位与所述反馈时钟的相位并产生第一相位检测信号；
第二相位检测信号发生部，所述第二相位检测信号发生部被配置成从所述反馈时钟产生具有不同相位的多个反馈采样时钟，并且比较所述多个反馈采样时钟的相位与所述输入时钟的相位并产生第二相位检测信号；以及
信号组合部，所述信号组合部被配置成组合所述第一相位检测信号和所述第二相位检测信号，并且产生所述相位信息和所述相位码。
11.如权利要求10所述的半导体装置，其中，所述第一相位检测信号发生部包括：
第一延迟部分，所述第一延迟部分被配置成将所述输入时钟延迟单位时间，并且产生延迟输入时钟；
第一相位混合部分，所述第一相位混合部分被配置成混合所述输入时钟的相位与所述延迟输入时钟的相位，并且产生所述多个输入采样时钟；以及
第一相位比较部分，所述第一相位比较部分被配置成比较所述多个输入采样时钟的相位与所述反馈时钟的相位，并且产生所述第一相位检测信号。
12.如权利要求11所述的半导体装置，其中，所述第一相位混合部分包括：
第一相位混合器，所述第一相位混合器被配置成混合所述输入时钟的相位和所述延迟输入时钟的相位，并且在所述单位时间内产生具有第一相位的第一输入采样时钟；以及
第二相位混合器，所述第二相位混合器被配置成混合所述输入时钟的相位和所述延迟输入时钟的相位，并且在所述单位时间内产生具有第二相位的第二输入采样时钟。
13.如权利要求12所述的半导体装置，其中，所述第一相位比较部分包括：
第一相位比较器，所述第一相位比较器被配置成比较所述第一输入采样时钟和所述反馈时钟，并且产生所述第一相位检测信号的第一比特；以及
第二相位比较器，所述第二相位比较器被配置成比较所述第二输入采样时钟和所述反馈时钟，并且产生所述第一相位检测信号的第二比特。
14.如权利要求10所述的半导体装置，其中，所述第二相位检测信号发生部包括：
第二延迟部分，所述第二延迟部分被配置成将所述反馈时钟延迟单位时间，并且产生延迟反馈时钟；
第二相位混合部分，所述第二相位混合部分被配置成混合所述反馈时钟的相位与所述延迟反馈时钟的相位，并且产生所述多个反馈采样时钟；以及
第二相位比较部分，所述第二相位比较部分被配置成比较所述多个反馈采样时钟的相位与所述输入时钟的相位，并且产生所述第二相位检测信号。
15.如权利要求14所述的半导体装置，其中，所述第二相位混合部分包括：
第三相位混合器，所述第三相位混合器被配置成混合所述反馈时钟的相位与所述延迟反馈时钟的相位，并且在所述单位时间内产生具有第三相位的第一反馈采样时钟；以及
第四相位混合器，所述第四相位混合器被配置成混合所述反馈时钟的相位与所述延迟反馈时钟的相位，并且在所述单位时间内产生具有第四相位的第二反馈采样时钟。
16.如权利要求15所述的半导体装置，其中，所述第二相位比较部分包括：
第三相位比较器，所述第三相位比较器被配置成比较所述第一反馈采样时钟与所述输入时钟，并且产生所述第二相位检测信号的第一比特；以及
第四相位比较器，所述第四相位比较器被配置成比较所述第二反馈采样时钟与所述输入时钟，并且产生所述第二相位检测信号的第二比特。
17.如权利要求10所述的半导体装置，其中，所述多次更新信号发生块通过与所述相位码的值相对应的次数来产生所述多次更新信号的脉冲。
18.如权利要求10所述的半导体装置，
其中，所述延迟线包括粗略延迟线和精细延迟线，以及
其中，每当所述多次更新信号被使能时，所述延迟线控制块根据所述相位信息来改变所述粗略延迟线和所述精细延迟线之一的延迟量。
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