KR20140006217A - 클럭 생성 회로 및 이를 포함하는 반도체 장치 - Google Patents

클럭 생성 회로 및 이를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR20140006217A
KR20140006217A KR1020120069385A KR20120069385A KR20140006217A KR 20140006217 A KR20140006217 A KR 20140006217A KR 1020120069385 A KR1020120069385 A KR 1020120069385A KR 20120069385 A KR20120069385 A KR 20120069385A KR 20140006217 A KR20140006217 A KR 20140006217A
Authority
KR
South Korea
Prior art keywords
clock
phase
delay
feedback
input
Prior art date
Application number
KR1020120069385A
Other languages
English (en)
Other versions
KR101994243B1 (ko
Inventor
장재민
김용주
권대한
최해랑
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120069385A priority Critical patent/KR101994243B1/ko
Priority to US13/711,692 priority patent/US8816734B2/en
Priority to TW102102070A priority patent/TWI596620B/zh
Priority to CN201310057907.7A priority patent/CN103516359B/zh
Publication of KR20140006217A publication Critical patent/KR20140006217A/ko
Application granted granted Critical
Publication of KR101994243B1 publication Critical patent/KR101994243B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks
    • H03H11/265—Time-delay networks with adjustable delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

클럭 생성 회로는 지연라인, 지연 모델링부, 위상 검출부, 멀티 업데이트 신호 생성부 및 지연라인 제어부를 포함한다. 상기 지연라인은 입력 클럭을 지연하여 지연 클럭을 생성한다. 상기 지연 모델링부는 상기 지연 클럭을 모델링된 지연 값으로 지연하여 피드백 클럭을 생성한다. 상기 위상 검출부는 상기 입력 클럭 및 상기 피드백 클럭의 위상을 비교하여 위상 정보를 생성하고, 상기 입력 클럭 및 상기 피드백 클럭의 위상 차이를 양자화하여 위상 코드를 생성한다. 상기 멀티 업데이트 신호 생성부는 상기 위상 코드에 응답하여 멀티 업데이트 신호를 생성한다. 상기 지연라인 제어부는 상기 멀티 업데이트 신호 및 상기 위상 정보에 응답하여 상기 지연라인의 지연량을 변화시킨다.

Description

클럭 생성 회로 및 이를 포함하는 반도체 장치 {CLOCK GENERATING CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 반도체 장치의 클럭 생성회로에 관한 것이다.
메모리를 포함하는 반도체 장치는 일반적으로 클럭에 동기하여 동작을 수행한다. 따라서, 동기형 반도체 장치에서 입력 데이터 및 출력 데이터는 외부 클럭과 정확하게 동기될 필요가 있다. 상기 반도체 장치는 상기 외부 클럭을 수신하고, 상기 외부 클럭을 내부 클럭으로 변환하여 사용한다. 그러나, 상기 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 전송되면서, 상기 내부 클럭과 상기 외부 클럭 사이에 위상 차이가 발생하게 된다. 따라서, 상기 위상 차이를 보상하기 위해 반도체 장치는 일반적으로 위상 고정 루프 또는 지연 고정 루프를 포함한다.
상기 지연 고정 루프는 상기 내부 클럭과 외부 클럭 사이에 발생하는 위상차이를 보상하여 유효 데이터 출력 구간을 증가시킬 수 있다. 상기 지연 고정 루프는 내부 클럭의 위상을 외부 클럭에 비해 소정 시간 앞서도록 하여 출력 데이터가 상기 외부 클럭에 동기되어 출력될 수 있도록 한다.
도 1은 종래기술에 따른 지연 고정 루프(10)의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 지연 고정 루프(10)는 지연라인(11), 지연 모델링부(12), 위상 감지부(13), 업데이트 신호 생성부(14), 지연라인 제어부(15) 및 클럭 드라이버(16)를 포함한다. 상기 지연라인(11)은 입력 클럭(CLKI)을 수신하여 지연 클럭(CLKD)을 생성한다. 상기 지연라인(11)은 지연라인 제어부(15)에 의해 설정된 값으로 상기 입력 클럭(CLKI)을 지연한다. 상기 지연 모델링부(12)는 상기 지연 클럭(CLKD)을 모델링된 지연 값으로 지연시켜 피드백 클럭(CLKF)을 생성한다. 상기 위상 감지부(13)는 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상을 비교하여 감지신호(DET)를 생성한다. 상기 업데이트 신호 생성부(14)는 상기 감지신호(DET)를 수신하여 업데이트 신호(VALID)를 생성한다. 상기 지연라인 제어부(15)는 상기 업데이트 신호(VALID)를 수신하여 상기 지연라인(11)의 지연 값을 새롭게 설정할 수 있다. 상기 클럭 드라이버(16)는 상기 지연 클럭(CLKD)을 수신하여 제 1 및 제 2 출력 클럭(RCLK_DLL, FCLK_DLL)을 생성한다.
상기 지연 고정 루프(10)는 입력 클럭(CLKI)과 피드백 클럭(CLKF)의 위상 차이가 큰 경우 복수회 루프를 돌리면서 지연라인(11)의 지연 값을 새롭게 설정해야 하므로, 출력 클럭(RCLK_DLL, FCLK_DLL)을 생성하기 위한 지연 고정 동작 시간이 증가한다.
본 발명은 지연라인의 지연량을 설정하기 위한 업데이트 동작을 연속적으로 복수 회 수행할 수 있는 클럭 생성 회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 클럭 생성 회로는 입력 클럭을 지연하여 지연 클럭을 생성하는 지연라인; 상기 지연 클럭을 모델링된 지연 값으로 지연하여 피드백 클럭을 생성하는 지연 모델링부; 상기 입력 클럭 및 상기 피드백 클럭의 위상을 비교하여 위상 정보를 생성하고, 상기 입력 클럭 및 상기 피드백 클럭의 위상 차이를 양자화하여 위상 코드를 생성하는 위상 검출부; 상기 위상 코드에 응답하여 멀티 업데이트 신호를 생성하는 멀티 업데이트 신호 생성부; 및 상기 멀티 업데이트 신호 및 상기 위상 정보에 응답하여 상기 지연라인의 지연량을 변화시키는 지연라인 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 외부 클럭을 버퍼링하여 입력 클럭을 생성하는 클럭 버퍼; 상기 입력 클럭을 지연하여 지연 클럭을 생성하는 지연라인; 상기 지연 클럭을 모델링된 지연 값으로 지연하여 피드백 클럭을 생성하는 지연 모델링부; 상기 입력 클럭 및 상기 피드백 클럭의 위상을 비교하여 위상 정보를 생성하고, 상기 입력 클럭 및 상기 피드백 클럭의 위상 차이를 양자화하여 위상 코드를 생성하는 위상 검출부; 상기 위상 코드에 응답하여 멀티 업데이트 신호를 생성하는 멀티 업데이트 신호 생성부; 상기 멀티 업데이트 신호 및 상기 위상 정보에 응답하여 상기 지연라인의 지연량을 변화시키는 지연라인 제어부; 및 상기 지연 클럭을 버퍼링하여 클럭 동기 회로로 제공하는 클럭 드라이버를 포함한다.
본 발명에 의하면, 지연 클럭을 생성하기 위한 지연 고정 동작이 빠르게 수행될 수 있도록 한다. 따라서, 반도체 장치의 동작 속도를 향상시킬 수 있다.
도 1은 종래기술에 따른 지연 고정 루프의 구성을 개략적으로 보여주는 블록도,
도 2는 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 블록도,
도 3은 도 2의 위상 검출부의 실시예의 구성을 보여주는 블록도,
도 4는 도 3의 제 1 및 제 2 위상 혼합부, 제 1 및 제 2 위상 비교부의 실시예의 구성을 보여주는 블록도,
도 5는 도 2의 멀티 업데이트 신호 생성부의 실시예의 구성을 보여주는 블록도,
도 6은 도 2의 지연라인 제어부의 실시예의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 블록도이다.
도 2는 본 발명의 실시예에 따른 클럭 생성 회로(1)의 구성을 보여주는 도면이다. 도 2에서, 상기 클럭 생성 회로(1)는 지연라인(100), 지연 모델링부(12), 위상 검출부(200), 멀티 업데이트 신호 생성부(300) 및 지연라인 제어부(400)를 포함한다. 상기 지연라인(100)은 입력 클럭(CLKI)을 수신한다. 상기 지연라인(100)은 상기 입력 클럭(CLKI)을 지연하여 지연 클럭(CLKD)을 생성한다. 상기 지연라인(100)은 설정된 지연량으로 상기 입력 클럭(CLKI)을 지연한다. 상기 지연라인(100)의 지연량은 상기 지연라인 제어부(400)에 의해 변할 수 있다.
상기 지연라인(100)은 코스 지연라인(110) 및 파인 지연라인(120)을 포함한다. 상기 코스 지연라인(110)은 코스 지연신호(CDLC<0:3>)에 응답하여 지연량이 설정되고, 상기 파인 지연라인(120)은 파인 지연신호(FDLC<0:3>)에 응답하여 지연량이 설정된다.
상기 지연 모델링부(12)는 상기 지연 클럭(CLKD)을 수신한다. 상기 지연 모델링부(12)는 상기 지연 클럭(CLKD)을 모델링된 지연량으로 지연하여 피드백 클럭(CLKF)을 생성한다. 상기 모델링된 지연량은 임의로 설정될 수 있으며, 예를 들어 외부로부터 입력되는 클럭이 내부 회로에서 지연되는 시간을 복제한 값일 수 있다.
상기 위상 검출부(200)는 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)을 수신하고, 위상 정보(DELAY_OUT) 및 위상 코드(N<0:n>)를 생성한다. 상기 위상 검출부(200)는 상기 입력 클럭(CLKI) 및 상기 피드백 클럭(CLKF)의 위상을 비교하여 상기 위상 정보(DELAY_OUT)를 생성한다. 상기 위상 검출부(200)는 예를 들어, 상기 입력 클럭(CLKI)의 위상이 상기 피드백 클럭(CLKF)의 위상을 앞서는지 또는 상기 피드백 클럭(CLKF)의 위상보다 뒤지는지 여부에 따라 하이 또는 로우 레벨을 갖는 상기 위상 정보(DELAY_OUT)를 생성할 수 있다.
상기 위상 검출부(200)는 또한 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상 차이를 양자화하여 상기 위상 코드(N<0:n>)를 생성한다. 즉, 상기 위상 검출부(200)는 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF) 사이의 위상 차이를 코드 값으로 나타낼 수 있다. 예를 들어, 상기 위상 검출부(200)는 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상 차이가 클수록 상기 위상 코드(N<0:n>)의 값을 증가시킬 수 있고, 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상 차이가 작을수록 상기 위상 코드(N<0:n>)의 값을 감소시킬 수 있다.
상기 멀티 업데이트 신호 생성부(300)는 상기 위상 코드(N<0:n>)를 수신하여 멀티 업데이트 신호(VALID)를 생성한다. 상기 멀티 업데이트 신호 생성부(300)는 상기 위상 코드(N<0:n>)에 대응하는 횟수만큼 상기 멀티 업데이트 신호(VALID)의 펄스를 복수 회 생성한다. 예를 들어, 상기 위상 코드(N<0:n>)의 값이 클수록 상기 멀티 업데이트 신호(VALID)의 펄스의 개수는 증가하고, 상기 위상 코드(N<0:n>)의 값이 작을수록 상기 멀티 업데이트 신호(VALID)의 펄스의 개수는 감소한다. 상기 멀티 업데이트 신호 생성부(300)는 상기 위상 코드(N<0:n>)에 대응하여 복수의 펄스를 갖는 상기 멀티 업데이트 신호(VALID)를 생성하므로, 상기 지연라인(100)의 지연량을 변화시키는 업데이트 동작이 연속으로 복수 회 수행될 수 있도록 한다.
상기 지연라인 제어부(400)는 상기 멀티 업데이트 신호(VALID) 및 상기 위상 정보(DELAY_OUT)를 수신하여 지연라인 제어신호(CDLD<0:3>, FDLC<0:3>)를 생성한다. 상기 지연라인 제어부(400)는 상기 멀티 업데이트 신호(VALID)의 펄스가 인에이블될 때마다 상기 위상 정보(DELAY_OUT)에 따라 상기 지연라인(100)의 지연량을 변화시킨다. 상기 지연라인 제어부(400)는 상기 코스 지연신호(CDLC<0:3>) 및 상기 파인 지연신호(FDLC<0:3>) 중 하나를 생성한다. 즉, 상기 지연라인 제어부(400)는 상기 코스 지연라인(110) 및 상기 파인 지연라인(120) 중 하나의 지연량을 변화시킬 수 있다. 본 발명의 실시예에서, 상기 코스 지연신호(CDLC<0:3>) 및 파인 지연신호(FDLC<0:3>)는 4비트의 신호로 예시되었으나, 이에 한정하는 것은 아니고, 코스 지연라인(110) 및 파인 지연라인(120)의 구성에 맞춰 변경될 수 있다.
상기 지연라인 제어부(400)는 락킹 신호(LOCK)에 응답하여 상기 코스 지연신호(CDLC<0:3>) 및 상기 파인 제어신호(FDLC<0:3>) 중 하나를 생성할 수 있다. 본 발명의 실시예에 따른 클럭 생성 회로(1)는 코스 지연 동작이 완료된 후, 파인 지연 동작을 수행할 수 있다. 상기 코스 지연 동작이 수행되면 상기 지연라인 제어부(400)는 상기 멀티 업데이트 신호(VALID)의 펄스가 인에이블 될 때마다 상기 위상 정보(DELAY_OUT)에 따라 상기 코스 지연신호(CDLC<0:3>)를 생성하여 상기 코스 지연라인(110)의 지연량을 증가 또는 감소시킨다. 상기 코스 지연 동작이 완료되면, 상기 락킹 신호(LOCK)가 생성된다. 상기 락킹 신호(LOCK)가 생성되면, 상기 지연라인 제어부(400)는 상기 멀티 업데이트 신호(VALID)의 펄스가 인에이블 될 때마다 상기 위상 정보(DELAY_OUT)에 따라 상기 파인 지연신호(FDLC<0:3>)를 생성하여 상기 파인 지연라인(120)의 지연량을 증가 또는 감소시킬 수 있다.
도 2에서, 상기 클럭 생성 회로(1)는 클럭 드라이버(16)를 더 포함한다. 상기 클럭 드라이버(16)는 상기 지연 클럭(CLKD)을 수신하여 제 1 및 제 2 동기 클럭(RCLK_DLL, FCLK_DLL)을 생성한다. 상기 제 1 및 제 2 동기 클럭(RCLK_DLL, FCLK_DLL)은 반도체 장치의 내부 회로 중 클럭에 동기하여 동작하는 회로들로 제공된다.
도 3은 도 2의 위상 검출부(200)의 실시예의 구성을 개략적으로 보여주는 블록도이다. 도 3에서, 상기 위상 검출부(200)는 제 1 위상 감지신호 생성부(210), 제 2 위상 감지신호 생성부(220) 및 신호 조합부(230)를 포함한다. 상기 제 1 위상 감지신호 생성부(210)는 상기 입력 클럭(CLKI)으로부터 서로 다른 위상을 갖는 복수의 입력 샘플링 클럭을 생성한다. 상기 제 1 위상 감지신호 생성부(210)는 상기 복수의 입력 샘플링 클럭과 상기 피드백 클럭(CLKF)의 위상을 비교하여 제 1 위상 감지신호(PDI<1:3>)를 생성한다.
상기 제 2 위상 감지신호 생성부(220)는 상기 피드백 클럭(CLKF)으로부터 서로 다른 위상을 갖는 복수의 피드백 샘플링 클럭을 생성한다. 상기 제 2 위상 감지신호 생성부(220)는 상기 복수의 피드백 샘플링 클럭과 상기 입력 클럭(CLKI)의 위상을 비교하여 제 2 위상 감지신호(PDF<1:3>)를 생성한다.
상기 신호 조합부(230)는 상기 제 1 및 제 2 위상 감지신호(PDI<1:3>, PDF<1:3>)를 수신하여 상기 위상 정보(DELAY_OUT) 및 상기 위상 코드(N<0:n>)를 생성한다. 앞서 설명한 바와 같이, 상기 위상 정보(DELAY_OUT)는 상기 피드백 클럭(CLKF)이 상기 입력 클럭(CLKI)에 비해 위상이 앞서는지 또는 뒤지는지 여부에 대한 정보를 갖고, 상기 위상 코드(N<0:n>)는 상기 피드백 클럭(CLKF)과 상기 입력 클럭(CLKI)의 위상 차이를 양자화한 값에 대한 정보를 갖는다.
도 3에서, 상기 제 1 위상 감지신호 생성부(210)는 제 1 지연부(211), 제 1 위상 혼합부(212) 및 제 1 위상 비교부(213)를 포함한다. 상기 제 1 지연부(211)는 상기 입력 클럭(CLKI)을 단위 시간만큼 지연하여 지연 입력 클럭(CLKID)을 생성한다. 상기 단위 시간은 임의로 설정될 수 있으며, 상기 입력 클럭(CLKI)의 반 주기보다 짧은 것이 바람직하다. 또한, 상기 단위 시간은 상기 코스 지연라인(110)의 지연량 설정 단위일 수 있다.
상기 제 1 위상 혼합부(212)는 상기 입력 클럭(CLKI)과 상기 지연 입력 클럭(CLKID)의 위상을 혼합하여 서로 다른 위상을 갖는 복수의 상기 입력 샘플링 클럭(CLKID<3,4,5>)을 생성한다. 상기 제 1 위상 비교부(213)는 상기 복수의 입력 샘플링 클럭(CLKID<3,4,5>) 각각과 상기 피드백 클럭(CLKF)의 위상을 비교하여 상기 제 1 위상 감지신호(PDI<1:3>)를 생성한다. 상기 제 1 위상 감지신호(PDI<1:3>)는 복수의 비트를 포함하고, 상기 복수의 입력 샘플링 클럭(CLKID<3,4,5>)과 상기 피드백 클럭(CLKF)의 위상을 비교한 각각의 결과는 상기 제 1 위상 감지신호(PDI<1:3>)의 각각의 비트로 제공될 수 있다.
상기 제 1 위상 혼합부(212)는 단위 시간의 지연 범위 내에서 서로 다른 위상을 갖는 상기 복수의 입력 샘플링 클럭(CLKID<3,4,5>)을 생성하고, 상기 제 1 위상 비교부(213)는 상기 각각의 입력 샘플링 클럭(CLKID<3,4,5>)과 상기 피드백 클럭(CLKF)을 비교함으로써, 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상 차이가 어느 정도인지를 양자화할 수 있다.
상기 제 2 위상 감지신호 생성부(220)는 제 2 지연부(221), 제 2 위상 혼합부(222) 및 제 2 위상 비교부(223)를 포함한다. 상기 제 2 지연부(221)는 상기 피드백 클럭(CLKF)을 상기 단위 시간만큼 지연하여 지연 피드백 클럭(CLKFD)을 생성한다.
상기 제 2 위상 혼합부(222)는 상기 피드백 클럭(CLKF)과 상기 지연 피드백 클럭(CLKFD)의 위상을 혼합하여 서로 다른 위상을 갖는 복수의 피드백 샘플링 클럭(CLKFD<3,4,5>)을 생성한다. 상기 제 2 위상 비교부(223)는 상기 복수의 피드백 샘플링 클럭(CLKFD<3,4,5>) 각각과 상기 입력 클럭(CLKI)의 위상을 비교하여 상기 제 2 위상 감지신호(PDF<1:3>)를 생성한다. 상기 제 2 위상 감지신호(PDF<1:3>)는 복수의 비트를 포함하고, 상기 복수의 피드백 샘플링 클럭(CLKFD<3,4,5>)과 상기 입력 클럭(CLKI)의 위상을 비교한 각각의 결과는 상기 제 2 위상 감지신호(PDF<1:3>)의 각각의 비트로 제공될 수 있다.
상기 제 2 위상 혼합부(222)는 단위 시간의 지연 범위 내에서 서로 다른 위상을 갖는 상기 복수의 피드백 샘플링 클럭(CLKFD<3,4,5>)을 생성하고, 상기 제 2 위상 비교부(223)는 상기 각각의 피드백 샘플링 클럭(CLKFD<3,4,5>)과 상기 입력 클럭(CLKI)을 비교함으로써, 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상 차이가 어느 정도인지를 양자화할 수 있다.
도 4는 도 3의 제 1 및 제 2 위상 혼합부(212, 222) 및 제 1 및 제 2 위상 비교부(213, 223)의 실시예의 구성을 보여주는 블록도이다. 도 4에서, 상기 제 1 위상 혼합부(212)는 제 1 내지 제 3 위상 혼합기(212-1, 212-2, 212-3)를 포함하고, 상기 제 1 위상 비교부(213)는 제 1 내지 제 3 위상 비교기(213-1, 213-2, 213-3)를 포함한다. 상기 제 1 위상 혼합기(212-1)는 상기 입력 클럭(CLKI)과 상기 지연 입력 클럭(CLKID)을 혼합하여 제 1 위상을 갖는 제 1 입력 샘플링 클럭(CLKID<3>)을 생성한다. 상기 제 1 위상 혼합기(212-1)는, 예를 들어 상기 입력 클럭(CLKI)이 3/7 단위 시간만큼 지연된 클럭을 상기 제 1 위상을 갖는 상기 제 1 입력 샘플링 클럭(CLKID<3>)으로 생성할 수 있다.
상기 제 2 위상 혼합기(212-2)는 상기 입력 클럭(CLKI)과 상기 지연 입력 클럭(CLKID)을 혼합하여 제 2 위상을 갖는 제 2 입력 샘플링 클럭(CLKID<4>)을 생성한다. 상기 제 2 위상 혼합기(212-2)는, 예를 들어 상기 입력 클럭(CLKI)이 4/7 단위 시간만큼 지연된 클럭을 상기 제 2 위상을 갖는 상기 제 2 입력 샘플링 클럭(CLKID<4>)으로 생성할 수 있다.
상기 제 3 위상 혼합기(212-3)는 상기 입력 클럭(CLKI)과 상기 지연 입력 클럭(CLKID)을 혼합하여 제 3 위상을 갖는 제 3 입력 샘플링 클럭(CLKID<5>)을 생성한다. 상기 제 3 위상 혼합기(212-3)는, 예를 들어 상기 입력 클럭(CLKI)이 5/7 단위 시간만큼 지연된 클럭을 상기 제 3 위상을 갖는 상기 제 3 입력 샘플링 클럭(CLKID<5>)으로 생성할 수 있다. 본 발명의 실시예에서, 상기 입력 클럭(CLKI)이 3/7, 4/7 및 5/7 단위 시간만큼 지연된 클럭을 상기 피드백 클럭(CLKF)과 비교 대상이 되는 클럭으로 제공하는 것을 예시하였지만, 이에 한정되는 것은 아니고 다양한 방식으로 지연량을 설정하여 상기 입력 샘플링 클럭(CLKID<3,4,5>)을 생성할 수 있다.
상기 제 1 위상 비교기(213-1)는 상기 제 1 입력 샘플링 클럭(CLKID<3>)과 상기 피드백 클럭(CLKF)의 위상을 비교하여 상기 제 1 위상 감지신호의 제 1 비트(PDI<1>)를 생성할 수 있다. 상기 제 2 위상 비교기(213-2)는 상기 제 2 입력 샘플링 클럭(CLKID<4>)과 상기 피드백 클럭(CLKF)의 위상을 비교하여 상기 제 1 위상 감지신호의 제 2 비트(PDI<2>)를 생성할 수 있다. 상기 제 3 위상 비교기(213-3)는 상기 제 3 입력 샘플링 클럭(CLKID<5>)과 상기 피드백 클럭(CLKF)의 위상을 비교하여 상기 제 1 위상 감지신호의 제 3 비트(PDI<3>)를 생성할 수 있다.
도 4에서, 상기 제 2 위상 혼합부(222)는 제 4 내지 제 6 위상 혼합기(222-1, 222-2, 222-3)를 포함하고, 상기 제 2 위상 비교부(223)는 제 4 내지 제 6 위상 비교기(223-1, 223-2, 223-3)를 포함한다. 상기 제 4 위상 혼합기(222-1)는 상기 피드백 클럭(CLKF)과 상기 지연 피드백 클럭(CLKFD)을 혼합하여 제 4 위상을 갖는 제 1 피드백 샘플링 클럭(CLKFD<3>)을 생성한다. 상기 제 4 위상 혼합기(222-1)는, 예를 들어 상기 피드백 클럭(CLKF)이 3/7 단위 시간만큼 지연된 클럭을 상기 제 4 위상을 갖는 상기 제 1 피드백 샘플링 클럭(CLKFD<3>)으로 생성할 수 있다.
상기 제 5 위상 혼합기(222-2)는 상기 피드백 클럭(CLKF)과 상기 지연 피드백 클럭(CLKFD)을 혼합하여 제 5 위상을 갖는 제 2 피드백 샘플링 클럭(CLKFD<4>)을 생성한다. 상기 제 5 위상 혼합기(222-2)는, 예를 들어 상기 피드백 클럭(CLKF)이 4/7 단위 시간만큼 지연된 클럭을 상기 제 5 위상을 갖는 상기 제 2 피드백 샘플링 클럭(CLKFD<4>)으로 생성할 수 있다.
상기 제 6 위상 혼합기(222-3)는 상기 피드백 클럭(CLKF)과 상기 지연 피드백 클럭(CLKFD)을 혼합하여 제 6 위상을 갖는 제 3 피드백 샘플링 클럭(CLKFD<5>)을 생성한다. 상기 제 6 위상 혼합기(222-3)는, 예를 들어 상기 피드백 클럭(CLKF)이 5/7 단위 시간만큼 지연된 클럭을 상기 제 6 위상을 갖는 상기 제 3 피드백 샘플링 클럭(CLKFD<5>)으로 생성할 수 있다. 본 발명의 실시예에서, 상기 피드백 클럭(CLKF)이 3/7, 4/7 및 5/7 단위 시간만큼 지연된 클럭을 상기 입력 클럭(CLKI)과 비교 대상이 되는 클럭으로 제공하는 것을 예시하였지만, 이에 한정되는 것은 아니고 다양한 방식으로 지연량을 설정하여 상기 피드백 샘플링 클럭(CLKIF<3,4,5>)을 생성할 수 있다.
상기 제 4 위상 비교기(223-1)는 상기 제 1 피드백 샘플링 클럭(CLKFD<3>)과 상기 입력 클럭(CLKI)의 위상을 비교하여 상기 제 2 위상 감지신호의 제 1 비트(PDF<1>)를 생성할 수 있다. 상기 제 5 위상 비교기(223-2)는 상기 제 2 피드백 샘플링 클럭(CLKFD<4>)과 상기 입력 클럭(CLKI)의 위상을 비교하여 상기 제 2 위상 감지신호의 제 2 비트(PDF<2>)를 생성할 수 있다. 상기 제 6 위상 비교기(223-3)는 상기 제 3 피드백 샘플링 클럭(CLKFD<5>)과 상기 입력 클럭(CLKI)의 위상을 비교하여 상기 제 2 위상 감지신호의 제 3 비트(PDF<3>)를 생성할 수 있다.
도 5는 도 2의 멀티 업데이트 신호 생성부(300)의 실시예의 구성을 보여주는 블록도이다. 도 5에서, 상기 멀티 업데이트 신호 생성부(300)는 카운팅부(310) 및 펄스 생성부(320)를 포함한다. 상기 카운팅부(310)는 상기 위상 코드(N<0:n>) 및 상기 멀티 업데이트 신호(VALID)를 수신한다. 상기 카운팅부(310)는 상기 위상 코드(N<0:n>)에 대응하는 값과 상기 멀티 업데이트 신호(VALID)의 펄스의 발생 횟수를 비교하여 인에이블 신호(EN)를 생성한다. 상기 카운팅부(310)는 상기 위상 코드(N<0:n>)가 입력되면 상기 인에이블 신호(EN)를 인에이블시키고, 상기 위상 코드(N<0:n>)에 대응하는 값과 상기 멀티 업데이트 신호(VALID)의 펄스의 발생 횟수가 동일해지면 상기 인에이블 신호(EN)를 디스에이블 할 수 있다.
상기 펄스 생성부(320)는 상기 인에이블 신호(EN)가 인에이블된 동안 상기 멀티 업데이트 신호(VALID)의 펄스를 생성한다. 상기 펄스 생성부(320)는 예를 들어, 상기 입력 클럭(CLKI)에 동기하여 상기 멀티 업데이트 신호(VLAID)의 펄스를 생성할 수 있다.
상기 카운팅부(310)는 상기 위상 코드(N<0:n>)의 값에 대응하는 횟수만큼 상기 멀티 업데이트 신호(VALID)의 펄스가 생성될 수 있도록 상기 인에이블 신호(EN)의 인에이블 상태를 유지한다. 상기 펄스 생성부(320)는 상기 인에이블 신호(EN)가 인에이블된 동안 계속해서 상기 멀티 업데이트 신호(VALID)의 펄스를 생성할 수 있다.
도 6은 도 2의 지연라인 제어부(400)의 실시예의 구성을 보여주는 블록도이다. 도 6에서, 상기 지연라인 제어부(400)는 스위칭부(410), 코스 지연라인 제어부(420) 및 파인 지연라인 제어부(430)를 포함한다. 상기 스위칭부(410)는 상기 락킹 신호(LOCK)에 응답하여 상기 멀티 업데이트 신호(VALID)를 상기 코스 지연라인 제어부(420) 및 상기 파인 지연라인 제어부(430) 중 하나로 제공한다.
상기 코스 지연라인 제어부(420)는 상기 멀티 업데이트 신호(VALID) 및 상기 위상 정보(DELAY_OUT)에 응답하여 상기 코스 지연신호<CDLC<0:3>)를 생성한다. 상기 코스 지연라인 제어부(420)는 상기 멀티 업데이트 신호(VALID)의 펄스가 인에이블되었을 때, 상기 위상 정보(DELAY_OUT)의 레벨에 따라 상기 코스 지연신호(CDLC<0:3>)를 생성한다. 예를 들어, 상기 멀티 업데이트 신호(VALID)의 펄스가 인에이블되고 상기 위상 정보(DELAY_OUT)의 레벨이 하이 레벨일 때, 상기 코스 지연라인 제어부(420)는 상기 코스 지연라인(110)의 지연량을 증가시키기 위한 상기 코스 지연신호(CDLC<0:3>)를 생성할 수 있다. 또한, 상기 멀티 업데이트 신호(VALID)의 펄스가 인에이블되고 상기 위상 정보(DELAY_OUT)의 레벨이 로우 레벨일 때, 상기 코스 지연라인 제어부(420)는 상기 코스 지연라인(110)의 지연량을 감소시키기 위한 상기 코스 지연신호(CDLC<0:3>)를 생성할 수 있다.
상기 파인 지연라인 제어부(430)는 상기 멀티 업데이트 신호(VALID) 및 상기 위상 정보(DELAY_OUT)에 응답하여 상기 파인 지연신호(FDLC<0:3>)를 생성한다. 상기 파인 지연라인 제어부(430)는 상기 멀티 업데이트 신호(VALID)의 펄스가 인에이블되었을 때, 상기 위상 정보(DELAY_OUT)의 레벨에 따라 상기 파인 지연신호(FDLC<0:3>)를 생성한다. 상기 코스 지연라인 제어부(420)와 마찬가지로, 상기 멀티 업데이트 신호(VALID)의 펄스가 인에이블되고 상기 위상 정보(DELAY_OUT)의 레벨이 하이 레벨일 때, 상기 파인 지연라인 제어부(430)는 상기 파인 지연라인(120)의 지연량을 증가시키기 위한 상기 파인 지연신호(FDLC<0:3>)를 생성할 수 있다. 또한, 상기 멀티 업데이트 신호(VALID)의 펄스가 인에이블되고 상기 위상 정보(DELAY_OUT)의 레벨이 로우 레벨일 때, 상기 파인 지연라인 제어부(430)는 상기 파인 지연라인(120)의 지연량을 감소시키기 위한 상기 파인 지연신호(FDLC<0:3>)를 생성할 수 있다.
본 발명의 실시예에 따른 클럭 생성 회로(1)는 입력 클럭(CLKI)과 피드백 클럭(CLKF)의 위상을 비교하여 위상 정보(DELAY_OUT) 및 위상 코드(N<0:n>)를 생성한다. 상기 클럭 생성 회로(1)는 상기 입력 클럭(CLKI) 및 피드백 클럭(CLKF) 중 어느 것의 위상이 앞서는지에 대한 정보를 상기 위상 정보(DELAY_OUT)로 제공하여 상기 지연라인 제어부(400)가 상기 지연라인(100)의 지연량을 증가 또는 감소시키도록 한다. 또한, 상기 클럭 생성 회로(1)는 상기 입력 클럭(CLKI)과 피드백 클럭(CLKF) 사이의 위상 차이를 양자화하여 상기 위상 코드(N<0:n>)로 제공함으로써, 복수 회 인에이블되는 펄스를 갖는 상기 멀티 업데이트 신호(VALID)를 생성한다. 즉, 상기 클럭 생성 회로(1)는 상기 입력 클럭(CLKI)과 피드백 클럭(CLKF)의 위상 비교를 1회 수행하여 지연라인(100)의 지연량 업데이트를 복수 회 수행할 수 있다. 따라서, 본 발명은 클럭 생성 회로의 빠른 지연 고정 동작을 가능하게 하며, 반도체 장치의 동작 속도를 향상시킬 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치(2)의 구성을 보여주는 블록도이다. 도 7에서, 상기 반도체 장치(2)는 클럭 패드(500), 클럭 버퍼링부(600), 클럭 생성 회로(1) 및 클럭 동기 회로(700)를 포함한다. 외부 클럭(CLKEX)은 상기 클럭 패드(500)를 통해 상기 반도체 장치(2) 내부로 입력된다.
상기 클럭 버퍼링부(600)는 상기 외부 클럭(CLKEX)을 버퍼링하여 상기 입력 클럭(CLKI)을 생성한다. 상기 클럭 생성 회로(1)는 상기 입력 클럭(CLKI)의 위상을 조절하여 제 1 및 제 2 동기 클럭(RCLK_DLL, FCLK_DLL)을 생성한다.
상기 클럭 동기 회로(700)는 상기 제 1 및 제 2 동기 클럭(RCLK_DLL, FCLK_DLL)에 동기하여 동작을 수행한다. 상기 클럭 동기 회로(700)는, 예를 들어 데이터 출력 회로, 출력 인에이블 신호 생성회로와 같은 회로들을 포함할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 클럭 생성 회로 2: 반도체 장치
10: 지연 고정 루프 11/100: 지연라인
12: 지연 모델링부 13: 위상 감지부
14: 업데이트 신호 생성부 15/400: 지연라인 제어부
16: 클럭 드라이버 110: 코스 지연라인
120: 파인 지연라인 200: 위상 검출부
300: 멀티 업데이트 신호 생성부 500: 클럭 패드
600: 클럭 버퍼링부 700: 클럭 동기 회로

Claims (16)

  1. 입력 클럭을 지연하여 지연 클럭을 생성하는 지연라인;
    상기 지연 클럭을 모델링된 지연 값으로 지연하여 피드백 클럭을 생성하는 지연 모델링부;
    상기 입력 클럭 및 상기 피드백 클럭의 위상을 비교하여 위상 정보를 생성하고, 상기 입력 클럭 및 상기 피드백 클럭의 위상 차이를 양자화하여 위상 코드를 생성하는 위상 검출부;
    상기 위상 코드에 응답하여 멀티 업데이트 신호를 생성하는 멀티 업데이트 신호 생성부; 및
    상기 멀티 업데이트 신호 및 상기 위상 정보에 응답하여 상기 지연라인의 지연량을 변화시키는 지연라인 제어부를 포함하는 클럭 생성 회로.
  2. 제 1 항에 있어서,
    상기 위상 검출부는 상기 입력 클럭으로부터 서로 다른 위상을 갖는 복수의 입력 샘플링 클럭을 생성하고, 상기 복수의 입력 샘플링 클럭과 상기 피드백 클럭의 위상을 비교하여 제 1 위상 감지신호를 생성하는 제 1 위상 감지신호 생성부;
    상기 피드백 클럭으로부터 서로 다른 위상을 갖는 복수의 피드백 샘플링 클럭을 생성하고, 상기 복수의 피드백 샘플링 클럭과 상기 입력 클럭의 위상을 비교하여 제 2 위상 감지신호를 생성하는 제 2 위상 감지신호 생성부; 및
    상기 제 1 및 제 2 위상 감지신호를 조합하여 상기 위상 정보 및 상기 위상 코드를 생성하는 신호 조합부를 포함하는 클럭 생성 회로.
  3. 제 2 항에 있어서,
    상기 제 1 위상 감지신호 생성부는 상기 입력 클럭을 단위 시간 지연하여 지연 입력 클럭을 생성하는 제 1 지연부;
    상기 입력 클럭 및 상기 지연 입력 클럭의 위상을 혼합하여 상기 복수의 입력 샘플링 클럭을 생성하는 제 1 위상 혼합부; 및
    상기 복수의 입력 샘플링 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 제 1 위상 감지신호를 생성하는 제 1 위상 비교부를 포함하는 클럭 생성 회로.
  4. 제 3 항에 있어서,
    상기 제 1 위상 혼합부는 상기 입력 클럭 및 상기 지연 입력 클럭의 위상을 혼합하여 상기 단위 시간 내의 제 1 위상을 갖는 제 1 입력 샘플링 클럭을 생성하는 제 1 위상 혼합기; 및
    상기 입력 클럭 및 상기 지연 입력 클럭의 위상을 혼합하여 상기 단위 시간 내의 제 2 위상을 갖는 제 2 입력 샘플링 클럭을 생성하는 제 2 위상 혼합기를 포함하는 클럭 생성 회로.
  5. 제 2 항에 있어서,
    상기 제 2 위상 감지신호 생성부는 상기 피드백 클럭을 단위 시간 지연하여 지연 패드백 클럭을 생성하는 제 2 지연부;
    상기 피드백 클럭 및 상기 지연 피드백 클럭의 위상을 혼합하여 상기 복수의 피드백 샘플링 클럭을 생성하는 제 2 위상 혼합부; 및
    상기 복수의 피드백 샘플링 클럭과 상기 입력 클럭의 위상을 비교하여 상기 제 2 위상 감지신호를 생성하는 제 2 위상 비교부를 포함하는 클럭 생성 회로.
  6. 제 5 항에 있어서,
    상기 제 2 위상 혼합부는 상기 피드백 클럭 및 상기 지연 피드백 클럭의 위상을 혼합하여 상기 단위 시간 내의 제 3 위상을 갖는 제 1 피드백 샘플링 클럭을 생성하는 제 3 위상 혼합기; 및
    상기 피드백 클럭 및 상기 지연 피드백 클럭의 위상을 혼합하여 상기 단위 시간 내의 제 4 위상을 갖는 제 2 피드백 샘플링 클럭을 생성하는 제 4 위상 혼합기를 포함하는 클럭 생성 회로.
  7. 제 1 항에 있어서,
    상기 멀티 업데이트 신호 생성부는 상기 위상 코드 값에 대응하는 횟수만큼 상기 멀티 업데이트 신호의 펄스를 생성하는 클럭 생성 회로.
  8. 제 1 항에 있어서,
    상기 지연라인은 코스 지연라인 및 파인 지연라인을 포함하고,
    상기 지연라인 제어부는 상기 멀티 업데이트 신호가 인에이블될 때마다 상기 위상 정보에 따라 상기 코스 지연라인 및 상기 파인 지연라인 중 하나의 지연량을 변화시키는 클럭 생성 회로.
  9. 외부 클럭을 버퍼링하여 입력 클럭을 생성하는 클럭 버퍼;
    상기 입력 클럭을 지연하여 지연 클럭을 생성하는 지연라인;
    상기 지연 클럭을 모델링된 지연 값으로 지연하여 피드백 클럭을 생성하는 지연 모델링부;
    상기 입력 클럭 및 상기 피드백 클럭의 위상을 비교하여 위상 정보를 생성하고, 상기 입력 클럭 및 상기 피드백 클럭의 위상 차이를 양자화하여 위상 코드를 생성하는 위상 검출부;
    상기 위상 코드에 응답하여 멀티 업데이트 신호를 생성하는 멀티 업데이트 신호 생성부;
    상기 멀티 업데이트 신호 및 상기 위상 정보에 응답하여 상기 지연라인의 지연량을 변화시키는 지연라인 제어부; 및
    상기 지연 클럭을 버퍼링하여 클럭 동기 회로로 제공하는 클럭 드라이버를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 위상 검출부는 상기 입력 클럭으로부터 서로 다른 위상을 갖는 복수의 입력 샘플링 클럭을 생성하고, 상기 복수의 입력 샘플링 클럭과 상기 피드백 클럭의 위상을 비교하여 제 1 위상 감지신호를 생성하는 제 1 위상 감지신호 생성부;
    상기 피드백 클럭으로부터 서로 다른 위상을 갖는 복수의 피드백 샘플링 클럭을 생성하고, 상기 복수의 피드백 샘플링 클럭과 상기 입력 클럭의 위상을 비교하여 제 2 위상 감지신호를 생성하는 제 2 위상 감지신호 생성부; 및
    상기 제 1 및 제 2 위상 감지신호를 조합하여 상기 위상 정보 및 상기 위상 코드를 생성하는 코드 생성부를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 위상 감지신호 생성부는 상기 입력 클럭을 단위 시간 지연하여 지연 입력 클럭을 생성하는 제 1 지연부;
    상기 입력 클럭 및 상기 지연 입력 클럭의 위상을 혼합하여 상기 복수의 입력 샘플링 클럭을 생성하는 제 1 위상 혼합부; 및
    상기 복수의 입력 샘플링 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 제 1 위상 감지신호를 생성하는 제 1 위상 비교부를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 위상 혼합부는 상기 입력 클럭 및 상기 지연 입력 클럭의 위상을 혼합하여 상기 단위 시간 내의 제 1 위상을 갖는 제 1 입력 샘플링 클럭을 생성하는 제 1 위상 혼합기; 및
    상기 입력 클럭 및 상기 지연 입력 클럭의 위상을 혼합하여 상기 단위 시간 내의 제 2 위상을 갖는 제 2 입력 샘플링 클럭을 생성하는 제 2 위상 혼합기를 포함하는 반도체 장치.
  13. 제 10 항에 있어서,
    상기 제 2 위상 감지신호 생성부는 상기 피드백 클럭을 단위 시간 지연하여 지연 패드백 클럭을 생성하는 제 2 지연부;
    상기 피드백 클럭 및 상기 지연 피드백 클럭의 위상을 혼합하여 상기 복수의 피드백 샘플링 클럭을 생성하는 제 2 위상 혼합부; 및
    상기 복수의 피드백 샘플링 클럭과 상기 입력 클럭의 위상을 비교하여 상기 제 2 위상 감지신호를 생성하는 제 2 위상 비교부를 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 2 위상 혼합부는 상기 피드백 클럭 및 상기 지연 피드백 클럭의 위상을 혼합하여 상기 단위 시간 내의 제 3 위상을 갖는 제 1 피드백 샘플링 클럭을 생성하는 제 3 위상 혼합기; 및
    상기 피드백 클럭 및 상기 지연 피드백 클럭의 위상을 혼합하여 상기 단위 시간 내의 제 4 위상을 갖는 제 2 피드백 샘플링 클럭을 생성하는 제 4 위상 혼합기를 포함하는 반도체 장치.
  15. 제 9 항에 있어서,
    상기 멀티 업데이트 신호 생성부는 상기 위상 코드 값에 대응하는 횟수만큼 상기 멀티 업데이트 신호의 펄스를 생성하는 반도체 장치.
  16. 제 9 항에 있어서,
    상기 지연라인은 코스 지연라인 및 파인 지연라인을 포함하고,
    상기 지연라인 제어부는 상기 멀티 업데이트 신호가 인에이블될 때마다 상기 위상 정보에 따라 상기 코스 지연라인 및 상기 파인 지연라인 중 하나의 지연량을 변화시키는 반도체 장치.
KR1020120069385A 2012-06-27 2012-06-27 클럭 생성 회로 및 이를 포함하는 반도체 장치 KR101994243B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020120069385A KR101994243B1 (ko) 2012-06-27 2012-06-27 클럭 생성 회로 및 이를 포함하는 반도체 장치
US13/711,692 US8816734B2 (en) 2012-06-27 2012-12-12 Clock generation circuit and semiconductor apparatus including the same
TW102102070A TWI596620B (zh) 2012-06-27 2013-01-18 時脈產生電路與包含時脈產生電路的半導體裝置
CN201310057907.7A CN103516359B (zh) 2012-06-27 2013-02-25 时钟发生电路和包括时钟发生电路的半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120069385A KR101994243B1 (ko) 2012-06-27 2012-06-27 클럭 생성 회로 및 이를 포함하는 반도체 장치

Publications (2)

Publication Number Publication Date
KR20140006217A true KR20140006217A (ko) 2014-01-16
KR101994243B1 KR101994243B1 (ko) 2019-06-28

Family

ID=49777482

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120069385A KR101994243B1 (ko) 2012-06-27 2012-06-27 클럭 생성 회로 및 이를 포함하는 반도체 장치

Country Status (4)

Country Link
US (1) US8816734B2 (ko)
KR (1) KR101994243B1 (ko)
CN (1) CN103516359B (ko)
TW (1) TWI596620B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102163431B1 (ko) * 2014-03-05 2020-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
US9613665B2 (en) * 2014-03-06 2017-04-04 Mediatek Inc. Method for performing memory interface control of an electronic device, and associated apparatus
US10110208B2 (en) * 2015-11-25 2018-10-23 Micron Technology, Inc. Apparatuses and methods for providing a signal with a differential phase mixer
TWI562541B (en) * 2015-12-09 2016-12-11 Chroma Ate Inc Wave form generating apparatus capable of calibration and calibrating method thereof
US9584105B1 (en) * 2016-03-10 2017-02-28 Analog Devices, Inc. Timing generator for generating high resolution pulses having arbitrary widths
CN108768387B (zh) * 2017-12-19 2022-03-04 上海集成电路研发中心有限公司 一种快速锁定的延时锁定环
KR102567922B1 (ko) * 2018-07-03 2023-08-18 에스케이하이닉스 주식회사 지연회로 및 이를 이용한 반도체시스템
KR102534241B1 (ko) * 2018-11-05 2023-05-22 에스케이하이닉스 주식회사 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치
KR20210109328A (ko) * 2020-02-27 2021-09-06 에스케이하이닉스 주식회사 클럭 생성 회로, 이를 이용하는 반도체 장치
KR20220051497A (ko) * 2020-10-19 2022-04-26 에스케이하이닉스 주식회사 지연 회로 및 이를 이용하는 지연 고정 루프 회로
US11483004B2 (en) * 2020-10-19 2022-10-25 SK Hynix Inc. Delay circuit and a delay locked loop circuit using the same
US11677391B1 (en) * 2021-01-28 2023-06-13 Rambus Inc. Low-power multi-domain synchronizer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7111185B2 (en) * 2003-12-23 2006-09-19 Micron Technology, Inc. Synchronization device with delay line control circuit to control amount of delay added to input signal and tuning elements to receive signal form delay circuit
KR20080061953A (ko) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 듀티 사이클 보정 회로
KR20090076489A (ko) * 2008-01-09 2009-07-13 주식회사 하이닉스반도체 지연 라인 제어 장치 및 이를 이용한 지연 고정 루프 회로
KR20100129963A (ko) * 2009-06-02 2010-12-10 주식회사 하이닉스반도체 버스트 트래킹 지연고정루프

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6327318B1 (en) * 1998-06-30 2001-12-04 Mosaid Technologies Incorporated Process, voltage, temperature independent switched delay compensation scheme
KR100605577B1 (ko) * 2004-06-30 2006-07-31 주식회사 하이닉스반도체 레지스터 제어형 지연 고정 루프 및 그의 제어 방법
JP5277694B2 (ja) * 2008-04-03 2013-08-28 日本電気株式会社 半導体集積回路
KR100968460B1 (ko) * 2008-11-11 2010-07-07 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 ｄｌｌ 회로의 업데이트 제어 장치
KR101658632B1 (ko) * 2009-03-17 2016-09-23 삼성전자주식회사 디지털 위상 검출기 및 이를 포함하는 디지털 위상 고정 루프
KR20110088901A (ko) * 2010-01-29 2011-08-04 삼성전자주식회사 기준 클럭 발생소자의 주파수 옵셋을 보상하는 주파수 합성기를 갖는 통신 시스템 및 주파수 옵셋의 보상방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7111185B2 (en) * 2003-12-23 2006-09-19 Micron Technology, Inc. Synchronization device with delay line control circuit to control amount of delay added to input signal and tuning elements to receive signal form delay circuit
KR20080061953A (ko) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 듀티 사이클 보정 회로
KR20090076489A (ko) * 2008-01-09 2009-07-13 주식회사 하이닉스반도체 지연 라인 제어 장치 및 이를 이용한 지연 고정 루프 회로
KR20100129963A (ko) * 2009-06-02 2010-12-10 주식회사 하이닉스반도체 버스트 트래킹 지연고정루프

Also Published As

Publication number Publication date
TW201401296A (zh) 2014-01-01
US8816734B2 (en) 2014-08-26
CN103516359A (zh) 2014-01-15
CN103516359B (zh) 2018-02-06
TWI596620B (zh) 2017-08-21
US20140002149A1 (en) 2014-01-02
KR101994243B1 (ko) 2019-06-28

Similar Documents

Publication Publication Date Title
KR101994243B1 (ko) 클럭 생성 회로 및 이를 포함하는 반도체 장치
US7777534B2 (en) Fraction-N frequency divider and method thereof
US7358784B2 (en) Delay locked loop
EP3170262B1 (en) Clock synchronization
US7778095B2 (en) Semiconductor memory device and method for driving the same
US7893740B2 (en) Data signal generating apparatus
US10128853B2 (en) Delay locked loop circuit and integrated circuit including the same
KR101262322B1 (ko) 지연 고정 루프
KR20160033381A (ko) 멀티 채널 지연 고정 루프
KR100839499B1 (ko) 딜레이 제어 장치 및 방법
KR20210069530A (ko) 다위상 신호의 위상을 조절하는 반도체 장치
KR100800139B1 (ko) 디엘엘 장치
US10557888B2 (en) Test apparatus
US20190007056A1 (en) Frequency divider circuit, demultiplexer circuit, and semiconductor integrated circuit
KR20140075348A (ko) 반도체 장치
JP2009165064A (ja) 分周回路及び分周方法
JP2015177240A (ja) 位相調整回路、データ伝送装置、データ伝送システム及び位相調整方法
US8970268B2 (en) Semiconductor apparatus
KR102022645B1 (ko) 반도체 집적 회로 및 클럭 동기화 방법
US8890595B2 (en) Dynamic clock phase control architecture for frequency synthesis
US8891665B2 (en) Transmitting apparatus and communication system
KR100998259B1 (ko) 다중위상신호 생성기 및 지연 값 제어신호 생성방법
JP2010103839A (ja) Ｄｌｌ回路とその制御方法
KR20130142743A (ko) 지연 제어회로 및 이를 포함하는 클럭 생성회로
KR101163049B1 (ko) 클럭지연회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant