KR20110076672A - 지연고정루프 회로 - Google Patents

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KR20110076672A KR1020090133426A KR20090133426A KR20110076672A KR 20110076672 A KR20110076672 A KR 20110076672A KR 1020090133426 A KR1020090133426 A KR 1020090133426A KR 20090133426 A KR20090133426 A KR 20090133426A KR 20110076672 A KR20110076672 A KR 20110076672A
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주식회사 하이닉스반도체
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Abstract

코어스 딜레이와 미세 딜레이를 이용하고 있는 지연고정루프 회로가 신뢰성있는 지연고정된 클럭을 제공할 수 있도록 한다. 본 발명의 실시예에 따른 지연고정루프 회로는, 입력된 클럭신호를 지연시켜 출력하기 위한 코어스 딜레이 라인;상기 코어스 딜레이 라인의 출력을 입력받아 상기 코어스 딜레이 라인보다 더 미세한 값으로 지연하기 위한 미세 지연 라인; 상기 코어스 딜레이 라인 및 상기 미세 지연라인을 제어하기 위한 제어부; 상기 미세 지연라인에서 출력되는 신호를 예정된 모델링된 값 만큼 지연시켜 피드백 클럭을 출력하는 레플리카 딜레이; 상기 피드백 클럭과 외부에서 입력된 클럭에 동기된 기준클럭의 위상을 비교하여 코어스 제어신호와 미세 제어신호를 출력하는 위상 디텍터; 상기 미세 제어신호에 응답하여, 상기 코어스 제어신호와 상기 기준클럭의 위상을 비교하여 코어스 락킹 모드를 활성화시키는 락킹신호를 출력하는 코어스 락 디텍터; 및 상기 락킹신호와 상기 미세 제어신호를 입력받아 상기 코어스 딜레이 라인과, 상기 미세 지연 라인을 제어하는 제어부를 포함하는 것을 특징으로 한다.
메모리, 반도체, 지연고정루프, 락킹, 코어스,

Description

지연고정루프 회로{DELAY LOCK LOOP CIRCUIT}
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 장치의 지연고정루프 회로에 관한 것이다.
일반적으로 DLL 회로(DELAY LOCK LOOP CIRCUIT)는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터의 출력타이밍이 동기되지 못하는 문제점을 해결하기 위하여 사용된다.
DLL 회로는 외부 클럭보다 일정한 지연시간만큼 앞선 상태로 고정된 지연고정된 클럭을 생성한다. 최근에는 DLL 회로에서 출력하는 지연고정된 클럭이 원하는 위상으로 정확하게 고정시키기 위해서, DLL 회로의 내부에 위상을 지연시키고, 고정시키는 과정을 2단계로 하고 있다. 외부에서 입력된 클럭신호를 제1 단위값 만큼 지연시키고, 이를 이용하여 지연고정시키는 단계와 제1 단위값보다 더 미세한 제2 단위값으로 지연값을 조정하는 단계가 있는 것이다. 일반적으로 제1 단위값으로 지연시키는 딜레이라인을 코어스(Coarse) 딜레이 라인이라고, 하고 제2 단위값으로 지연시키는 딜레이 라인을 미세 딜레이 라인이라고 한다.
이렇게 두 단계로 지연고정된 클럭을 생성하다보니, 지연고정된 클럭의 생성에 에러가 발생하고 있다. 원하는 락킹 상태가 아닌데도 락킹으로 판별하고, 지연고정된 클럭을 생성하는 문제가 발생하는 것이다.
따라서 본 발명은 코어스 딜레이와 미세 딜레이를 이용하고 있는 지연고정루프 회로가 신뢰성있는 지연고정된 클럭을 제공할 수 있는 지연고정루프 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 지연고정루프 회로는, 입력된 클럭신호를 지연시켜 출력하기 위한 코어스 딜레이 라인;상기 코어스 딜레이 라인의 출력을 입력받아 상기 코어스 딜레이 라인보다 더 미세한 값으로 지연하기 위한 미세 지연 라인; 상기 코어스 딜레이 라인 및 상기 미세 지연라인을 제어하기 위한 제어부; 상기 미세 지연라인에서 출력되는 신호를 예정된 모델링된 값 만큼 지연시켜 피드백 클럭을 출력하는 레플리카 딜레이; 상기 피드백 클럭과 외부에서 입력된 클럭에 동기된 기준클럭의 위상을 비교하여 코어스 제어신호와 미세 제어신호를 출력하는 위상 디텍터; 상기 미세 제어신호에 응답하여, 상기 코어스 제어신호와 상기 기준클럭의 위상을 비교하여 코어스 락킹 모드를 활성화시키는 락킹신호를 출력하는 코어스 락 디텍터; 및 상기 락킹신호와 상기 미세 제어신호를 입력받아 상기 코어스 딜레이 라인과, 상기 미세 지연 라인을 제어하는 제어부를 포함하는 것을 특징으로 한다.
본 발명에 의해서 코어스 딜레이와 미세 딜레이를 이용하고 있는 지연고정루프 회로가 신뢰성 있는 지연고정된 클럭을 제공할 수 있다. 특히 파워의 변동으로 인해 발생하는 노이즈로 인해 지연고정루프 회로가 내부적으로 기준클럭과 피드백 클럭의 위상비교타임에 에러가 발생하였을 때에도 잘못된 라킹을 인식하지 않는다. 그러므로 보다 신뢰성 있는 지연고정된 클럭을 제공할 수 있다.
이하, 본 발명의 실시예들을 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명은 반도체 메모리 장치에 사용되는 지연고정루프 회로의 하프 위상 락 페일(Half phase lock fail)를 개선한 것이다. 특히, 초기 락킹(Locking) 과정에서 파워의 변동등에 의해 발생되는 노이즈로 인해 하프 위상에서 코어스 딜레이 락신호가 생성되는 오동작을 방지할 수 있는 지연고정루프 회로에 관한 것이다.
도 1은 본 발명을 설명하기 위한 지연고정루프 회로의 블럭도이다.
도 1을 참조하여 살펴보면, 지연고정루프 회로는 클럭입력부(100), 코어스 딜레이 라인(110,120), 위상 믹서부(130), 클럭 드라이버(140), 컨트롤 유닛(150), 코어스 락 디텍터(160), 위상 디텍터(170), 레플리카 딜레이(180)를 포함한다. 클럭입력부(100)는 외부에서 입력되는 외부클럭(ECLK)를 입력받아 기준클럭(RC)를 출력한다. 코어스 딜레이 라인(110,120)은 컨트롤 유닛(150)의 제어에 따라 클럭입력부(100)에서 출력되는 기준클럭(RC)을 지연시켜 출력한다.
위상 믹서부(130)는 코어스 딜레이 라인(110,120)에서 출력되는 신호를 컨트롤 유닛(150)의 제어에 따라 지연키시고, 믹싱시켜 출력한다. 클럭 드라이버(140)는 위상 믹서부(130)에서 출력되는 신호를 입력받아 위상고정된 클럭(rclk_dll, fclk_dll)과 레플리카 딜레이(110)로 비교신호를 출력한다. 레플리카 딜레이(110)는 클럭 드라이버(140)에서 출력되는 비교신호를 모델링된 지연값만큼 지연시켜 피드백신호(FB)를 출력한다.
위상 디텍터(170)는 기준클럭(RC)과, 피드백 클럭(180)의 위상을 비교하여 코어스 제어신호(C)와, 파인 제어신호(F)를 출력한다. 코어스 락 디텍터(160)는 코어스 제어신호(C)를 입력받아 컨트롤 유닛(150)으로 락킹신호(L)를 출력한다. 컨트롤 유닛(150)는 코어스 락 디텍터(160)에서 출력하는 락킹신호(L)와 파인 제어신호(F)를 입력받아 코어스 딜레이(110)와, 위상 믹서(130)를 제어한다. 락킹신호(L)가 활성화되면 코어스 딜레이 라인(110,120)의 지연값 변동이 멈추고 위상 믹서부(130)의 파인딜레이의 지연값 조정이 시작된다.
지연고정루프 회로는 지터 특성 향상을 위해 딜레이 라인은 코어스 딜레이 라인(110,120)과 위상 믹서부(130)로 구성되어 있다. 위상 믹서부(130)는 파인 딜 레이를 포함한다.
도 2는 도 1에 도시된 위상디텍터를 나타내는 블럭도이다.
도 2를 참조하여 살펴보면, 위상디텍터(170)는 코어스 유닛 딜레이(171)와 위상 디텍터(172,173)를 포함한다.
도 2의 위상디텍터는 피드백클럭(FB)이 기준클럭(RC)에 비해 어떤 위상의 위치에 있는지를 검출하는 곳으로, 피드백클럭(FB)의 천이타이밍이 기준클럭(RC)의 하이레벨 위치에 있으면 코어스 제어신호(C)를 “H”, 로우레벨 위치에 있으면“L”로 출력한다.
도 3은 도 1에 도시된 코어스 락킹 디텍터를 나타내는 회로도이다.
도 3을 참조하여 살펴보면, 코어스 락킹 디텍터(160)는 2개의 플립플롭(161,162)과 신호조합부(163)와, 신호출력부(164)를 포함한다. 락킹 신호출력부(164)에서 락킹신호(L)를 출력한다. 신호조합부(163)는 2개의 플립플롭(161,162)에서 출력되는 코어스 신호(CB,CA)를 입력받아 락킹 상태를 알려주는 신호를 신호출력부(164)로 출력한다. 플립플롭(161,162)에 입력되는 클럭신호(CLK_CONT)는 외부 클럭을 분주시킨 클럭이다. 이 클럭(CLK_CONT)은 지연고정루프 회로의 제어동작을 동기시키기 위해 사용되고, 보통 외부클럭을 4분주 ~ 20분주 정도한 분주한 클럭이다.
코어스 락킹 디텍터(160)는 코어스 제어신호(C)를 입력받아 클럭신 호(CLK_CONT)의 천이타이밍에 코어스 제어신호(C)가“H”로 출력되면 락킹신호(L)를 활성화한다.
도 4는 도 1에 도시된 지연고정루프 회로의 동작을 나타내는 파형도이고, 도 5는 도 1에 도시된 지연고정루프 회로의 동작상 문제점을 보여주는 파형도이다.
지연고정루프 회로가 동작을 시작하면, 동작 초기에 코어스 딜레이 라인(110,120)의 딜레이 값을 증가시켜 피드백 클럭(FB)과 기준클럭(RC)의 위상을 최대한 같도록 정렬시킨다. 이어서 코어스 딜레이 라인(110,120)의 동작이 끝나면, 위상 믹서부(130)의 파인 딜레이 값의 지연값을 조정하여 피드백 클럭(FB)과 기준클럭(RC)의 위상을 같도록 정렬시킨다. 이때 코어스 딜레이 라인(110,120)의 동작이 끝났다는 것은, 피드백 클럭(FB)의 위상값이 기준클럭(RC)의 위상에 가깝게 정렬되었다는 것으로, 코어스 락 디텍터(160)에서 출력되는 신호에 의해 결정된다.
코어스 락 디테터(160)에서 입력된 코어스 제어신호(C)에 응답하여 출력신호를 로우레벨에서 하이레벨로 활성화시키면, 그 이후부터는 파인 딜레이 동작이 시작된다. 이때 코어스 신호(CA,CB)는 각각 로우레벨과 하이레벨이 되고, 락킹신호(L)는 하이레벨 상태가 된다(도 4 참조).
만약 전원전압의 변동등에 의한 노이즈가 지연고정루프 회로로 유입되면, 하드 위상 락킹 페일이 발생한다. 위상 디텍터(170)에서 기준클럭(RC)과 피드백 클럭(FB)의 위상을 비교하기 위해서, 도 5의 <a> 처럼, 피드백 클럭(FB)이 점선 상태에 있어야 한다. 그러나, 파워 노이즈 유입에 의한 파워 불안정 상태로 실선 위치 에 피드백 클럭(FB)이 놓이게 된 이후에는 위상 디텍터(170)에서 기준클럭(RC)과 피드백 클럭(FB)의 위상을 비교하면, 출력되는 코어스 제어신호(C)는 로우레벨이 된다.
또한, 도 5의 <b>에서 피드백 클럭(FB)이 코어스 딜레이 라인(110,120)에 의해 딜레이 조정된 이후에 점선위치에 있어야 하나, 파워 불안정상태로 실선 위치에서 있는 상태에서 위상 디텍터(170)가 기준클럭(RC)과 피드백 클럭(FB)의 위상비교를 하게 된다. 이 경우 실제로는 락킹신호(L)가 하이레벨로 활성화되면 안되지만 전원전압 변동에 의한 노이즈로 인해 하이레벨로 활성화되는 것이다.
이렇게 잘못된 상태로 락킹신호(L)가 하이레벨로 활성화되면, 파인 딜레이의 지연값 조정이 이루어지고, 그 이후에 최종 락킹 상태로 지연고정루프 회로가 인식하게 된다. 이 상태가 하프 위상 락 페일인 상태이며, 실제 락킹이 된 것이 아니라 노이즈로 인해 에러가 발생한 것이다.
도 6에는 전술한 문제점을 해결한 코어스 락킹 디텍터가 도시되어 있다.
도 6에 도시된 바와 같이, 본 실시예에 따른 지연고정루프 회로의 코어스 락킹 디텍터는 2개의 플립플롭(165,166)과, 신호조합부(167)과, 신호출력부(168)를 포함한다. 본 실시예에 따른 지연고정루프 회로의 코어스 락킹 디텍터의 특징은 신호조합부(167)에 구비된 노어게이트(NOR1)는 코어스 신호(CA)와, 파인 제어신호(F)를 입력받는 것이다. 코어스 신호(CA)가 로우레벨에서 하이레벨로 되는 시점이 정상적인 동작 상황이라면 파인 제어신호(F)는 로우레벨로 출력하게 된다. 그러나, 하프 위상 락 페일의 비정상적인 동작 상황이라면, 파인 제어신호(F)는 하이레벨로 출력된다.
전원전압 공급단에 노이즈가 유입된다는 것은 전원전압의 레벨이 출렁인다는 것이다. 도 5의 <a>와 같이 피드백 클럭(FB)이 점선위치에 있어야할 상황에서 전원전압의 레벨이 하강하게 되면, 피드백 클럭(FB)의 지연량이 늘어나 실선 위치에 있게 되어 파인 제어신호(F)는 “L”가 된다. 다음 단계로 코어스 딜레이 라인(110)이 딜레이 동작을 수행하여 피드백 클럭(FB)이 점선 위치(도 5의 <b>)로 이동해야 한다. 그러나, 전원전압이 상승하게 되면 피드백 클럭(FB)의 지연량이 줄어들어 실선 위치로 이동하게 되고, 이때 파인 제어신호(F)는 “H”가 된다. 그러므로, 파인 제어신호(F)는“L"가 이나라“H”로 판단되어 코어스 락킹이 되었다는 오동작을 발생시킨다.
하프 위상 락 페일의 비정상적인 동작 상황에서 코어스 신호(CA)가 로우레벨로 비정상적으로 변화하더라도, 파인 제어신호(F)가 하이레벨로 출력되기 때문에, 락킹신호(L)가 하이레벨로 활성화되지 않는다. 즉, 코어스 락킹 디텍터의 신호조합부에서 코어스 신호(CA)와, 파인 제어신호(F)를 조합하기 때문에, 하프 위상 락 페일의 비정상적인 동작 상황에서 락킹신호(L)가 잘못 하이레벨로 활성화되는 것을 방지할 수 있다.
이를 자세히 살펴보면, DLL 락킹 과정에서 정상적인 동작 상황에서는 락킹신호가 "L" to "H"로 변화되는 시점에서 파인 제어신호(F)는 "L"를 출력하므로 코어 스 신호(CA)는 "L", 코어스 신호(CB)는 "H", 파인 제어신호(F)는 "L"가 되어 락킹 신호(L)는 "H"가 발생하여 코어스 딜레이 라인의 지연값 변동을 중단시킨다. DLL 락킹과정의 비정상적인 동작 상황(즉, 파워 노이즈 유입에 의한 하프 위상 페일 상황)에서는 락킹신호(L)가 "L"에서 "H"로 변화되는 시점에서 파인 제어신호(F)는 "H"를 출력하므로 코어스 신호(CA)는 "L", 코어스 신호(CB)는 "H", 파인 제어신호(F)는 "H"가 되어 락킹신호(L)는 "L"로 출력되어 코어스 락킹상태가 아님을 지시한다.
본 실시예에 따른 지연고정루프 회로는 하프 위상 락 페일을 개선하였기 때문에 DLL의 락킹 초기 과정에서 파워변동에 의한 노이즈 유입에 의해 잘못 락킹신호(L)가 활성화되는 것을 방지할 수 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 본 발명을 설명하기 위한 지연고정루프 회로의 블럭도이다.
도 2는 도 1에 도시된 위상디텍터를 나타내는 블럭도이다.
도 3은 도 1에 도시된 코어스 락킹 디텍터를 나타내는 회로도이다.
도 4는 도 1에 도시된 지연고정루프 회로의 동작을 나타내는 파형도이다.
도 5는 도 1에 도시된 지연고정루프 회로의 동작상 문제점을 보여주는 파형도이다.
도 6은 본 발명의 바람직한 실시예에 따른 코어스 락킹 디텍터를 나타내는 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 클럭입력부 110,120: 코어스 딜레이
130: 위상믹서부 140: 클럭 드라이버
150: 컨트롤 회로 160: 코어스 락킹 디텍터
170: 위상디텍터 180: 레플리카 딜레이

Claims (7)

  1. 입력된 클럭신호를 지연시켜 출력하기 위한 코어스 딜레이 라인;
    상기 코어스 딜레이 라인의 출력을 입력받아 상기 코어스 딜레이 라인보다 더 미세한 값으로 지연하기 위한 미세 지연 라인;
    상기 코어스 딜레이 라인 및 상기 미세 지연라인을 제어하기 위한 제어부;
    상기 미세 지연라인에서 출력되는 신호를 예정된 모델링된 값 만큼 지연시켜 피드백 클럭을 출력하는 레플리카 딜레이;
    상기 피드백 클럭과 외부에서 입력된 클럭에 동기된 기준클럭의 위상을 비교하여 코어스 제어신호와 미세 제어신호를 출력하는 위상 디텍터;
    상기 미세 제어신호에 응답하여, 상기 코어스 제어신호와 상기 기준클럭의 위상을 비교하여 코어스 락킹 모드를 활성화시키는 락킹신호를 출력하는 코어스 락 디텍터; 및
    상기 락킹신호와 상기 미세 제어신호를 입력받아 상기 코어스 딜레이 라인과, 상기 미세 지연 라인을 제어하는 제어부
    를 포함하는 지연고정루프 회로.
  2. 제 1 항에 있어서,
    상기 위상 디텍터는
    상기 피드백클럭을 상기 코어스 딜레이라인이 구비한 단위딜레이만큼 지연시켜 출력하는 코어스 단위 딜레이;
    상기 피드백클럭과 상기 기준클럭의 위상을 비교하여 상기 미세 제어신호를 생성하는 제1 위상디텍터; 및
    상기 기준클럭과 상기 코어스 단위 딜레이의 출력클럭의 위상을 비교하여 상기 코어스 제어신호를 생성하는 제2 위상디텍터를 포함하는 지연고정루프 회로.
  3. 제 1 항에 있어서,
    상기 코어스 락 디텍터는
    상기 기준클럭의 위상타이밍에 응답하여 상기 코어스 제어신호를 출력하기 위한 제1 플립플롭 디텍터;
    상기 기준클럭의 위상타이밍에 응답하여 상기 제1 플립플롭 디텍터의 출력을 출력하기 위한 제2 플립플롭 디텍터; 및
    상기 미세 제어신호와 상기 제1 및 제2 플립플롭의 출력을 이용하여 상기 락킹신호를 생성하는 신호조합부를 포함하는 지연고정루프 회로.
  4. 제 3 항에 있어서,
    상기 신호조합부는
    상기 미세 제어신호와 상기 제2 플립플롭의 출력을 입력받는 제1 로직게이트;
    상기 제1 플립플롭의 출력과 상기 제1 로직게이트의 출력을 입력받는 제2 로직게이트;
    상기 제2 로직게이트의 출력에 응답하여 구동전압을 전달하기 위한 전달 스위치; 및
    상기 전달 스위치를 통해 전달된 구동전압 레벨을 래치하고, 그를 이용하여 상기 락킹신호를 출력하는 출력래치부를 포함하는 지연고정루프 회로.
  5. 제 4 항에 있어서,
    상기 전달 스위치는
    피모스트랜지스터인 것을 특징으로 하는 지연고정루프 회로.
  6. 제 4 항에 있어서,
    상기 제1 로직게이트는 노어게이트인 것을 특징으로 하는 지연고정루프 회로.
  7. 제 4 항에 있어서,
    상기 제2 로직게이트는 낸드게이트인 것을 특징으로 지연고정루프 회로.
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* Cited by examiner, † Cited by third party
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