CN102790615A - 延迟锁相回路与延迟锁相方法 - Google Patents

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Abstract

本发明公开了一种延迟锁相回路包含：一第一延迟回路，用以延迟一输入信号来产生一第一输出信号；一第二延迟回路，用以对该输入信号除频并且延迟该输入信号，进而产生一第二输出信号，其中该第一输出信号的频率高于该第二输出信号的频率；一相位检测器，选择性地检测一第一延迟输出信号与一第二延迟输出信号中的一者以及该输入信号的相位，进而产生一相位检测结果；以及一延迟控制电路，用以产生一第一延迟控制信号与一第二延迟控制信号，其中该第一延迟控制信号与该第二延迟控制信号分别被用来控制该第一延迟回路与该第二延迟回路的延迟量。

Description

延迟锁相回路与延迟锁相方法
技术领域
本发明涉及一种延迟锁相回路以及延迟锁相方法，更具体地说，指一种于一个或多个延迟回路中利用正常及/或较低频率的延迟锁相回路、延迟锁相方法、以及延迟锁相更新方法。
背景技术
图1为公知延迟锁相回路100。如图所示，延迟锁相回路100包含一可控制延迟线103、一相位检测器以及一延迟控制电路107。可控制延迟线103依据延迟控制电路107所产生的一控制信号CS，以延迟输入信号IS而产生一输出信号OS。相位检测器105检测输入信号IS(于本例中为一时钟信号)的相位，以及检测输出信号OS的相位，以决定两者之间的相位关系(即，相位领先或是落后)，从而产生一相位检测结果。该相位检测结果将被传送至延迟控制电路107，而延迟控制电路107可依据该相位检测结果来控制可控制延迟线103的延迟量。通过这般方式，可得到一个具有所期望的相位资讯的输出信号OS。
除了以上的装置，延迟锁相回路100可能还包含多个缓冲器，用来进行信号同步，例如，缓冲器101、109、111以及113。于此例中，缓冲器101可用以缓冲输入信号IS，缓冲器113可缓冲输出信号OS，缓冲器109为一复制时钟缓冲器，以及缓冲器111为一复制输出信号缓冲器。
然而，若是延迟锁相回路100操作于高频，则相对地功率耗损也高，但若是延迟锁相回路100操作于低频，则具有较大的正向路径延迟。此即为延迟锁相回路100设计上的取舍。
发明内容
有鉴于此，本发明的一目的在于提供一种具有操作于不同频率的延迟回路的延迟锁相回路。因此，无论何时均可利用较低的频率来维持延迟锁像回路的锁定以降低功耗。
本发明的一实施例揭露一种延迟锁相回路，其包含有第一延迟回路，用以延迟一输入信号以产生一第一输出信号；一第二延迟回路，用以对该输入信号除频并且延迟该输入信号，进而产生一第二输出信号，其中该第一输出信号的频率高于该第二输出信号的频率；一相位检测器，用以接收该输入信号、一第一延迟输出信号以及一第二延迟输出信号，来选择性地检测该第一延迟输出信号与该第二延迟输出信号中的一者以及该输入信号的相位，进而产生一相位检测结果，其中该第一延迟输出信号与该第二延迟输出信号分别依据该第一输出信号与该第二输出信号而产生；以及一延迟控制电路，用以依据该相位检测结果来产生一第一延迟控制信号与一第二延迟控制信号，其中该第一延迟控制信号与该第二延迟控制信号分别被传送至该第一延迟回路与该第二延迟回路，进而控制该第一延迟回路与该第二延迟回路的延迟量。
本发明的另一实施例揭露一种延迟锁相方法，该方法用于一延迟锁相回路。该延迟锁相回路包含有一第一延迟回路以及一第二延迟回路，并且，该方法包含：利用该第一延迟回路来延迟一输入信号以产生一第一输出信号；利用该第二延迟回路来对该输入信号除频并且延迟该输入信号，进而产生一第二输出信号，其中该第一输出信号的频率高于该第二输出信号的频率；选择性地检测该第一延迟输出信号与该第二延迟输出信号中的一者以及该输入信号的相位，进而产生一相位检测结果，其中该第一延迟输出信号与该第二延迟输出信号分别依据该第一输出信号与该第二输出信号而产生；以及依据该相位检测结果来产生一第一延迟控制信号与一第二延迟控制信号，其中该第一延迟控制信号与该第二延迟控制信号分别被传送至该第一延迟回路与该第二延迟回路，进而控制该第一延迟回路与该第二延迟回路的延迟量。
由上述实施例可知，两个操作于不同频率的延迟回路将会被运用在同一个延迟锁相回路。操作于较高频率的延迟回路可用来进行初始化，令正向路径延迟得以最小化。此外，由于操作于较低频率的延迟回路于初始化后被使用，进而降低功耗。
附图说明
图1为公知延迟锁相回路的电路图。
图2为本发明的第一实施例的延迟锁相回路的电路图。
图3为本发明的第二实施例的延迟锁相回路的电路图。
图4为本发明的一实施例的延迟锁相方法的流程图。
其中，附图标记说明如下：
100、200                           延迟锁相回路
101、111、109、113                 缓冲器
103、219、225                      延迟线
105、207                           相位检测器
107、209                           延迟控制电路
201                                工作周期调整电路
203、205                           延迟回路
211                                初始化控制电路
213                                延迟模组
215                                工作周期控制电路
217                                门电路
220                                时钟输出驱动器
221                    接点
223                    除频器
227                    虚拟负载
具体实施方式
在说明书及之前的权利要求当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及之前的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及之前的权利要求当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电连接于该第二装置，或通过其他装置或连接手段间接地电连接至该第二装置。
图2为本发明的第一实施例的延迟锁相回路200的电路图。如图所示，延迟锁相回路200包含有一第一延迟回路203、一第二延迟回路205、一相位检测器207以及一延迟控制电路209。第一延迟回路203耦接于一接点221，并且于工作周期调整电路201调整工作周期(Duty cycle)之后，延迟一输入信号IS，进而产生一第一输出信号OS1。第二延迟回路205耦接于一虚拟负载(dummy load)，并且于工作周期调整后，除频输入信号IS以及延迟输入信号IS，进而产生一第二输出信号OS2。相位检测器207接收输入信号IS、一第一延迟输出信号DOS1以及一第二延迟输出信号DOS2，以选择性地检测第一延迟输出信号DOS1与第二延迟输出信号DOS2中的一者以及输入信号IS的相位，进而产生一相位检测结果。其中，通过延迟模组213，将可延迟第一输出信号OS1以及第二输出信号OS2，以分别产生第一延迟输出信号DOS1与第二延迟输出信号DOS2。延迟控制电路209依据该相位检测结果而产生延迟控制信号DCS1与DCS2。延迟控制信号DCS1与DCS2会被传送至第一延迟回路203以及第二延迟回路205，进而控制第一延迟回路201与第二延迟回路203所提供的延迟量。于本实施例中，延迟控制信号DCS1与DCS2将分别被传送至可控制延迟线219与225。延迟控制信号DCS1与DCS2可能为完全相同的信号，这是为了令第一延迟回路203(全速)以及第二延迟回路205(降频)得以同时锁住相位，从而使得控制逻辑简化与功率耗损降低。另外一种方式，DCS1与DCS2可具有内建选项以供tAC/tDQSCK可调整延迟。tAC/tDQSCK可调整延迟的意义可参考动态随机存取存储器(DynamicRandom Access Memory，DRAM)的规格说明书，关于从输出DQ的前沿到最近的外部时钟前沿的时序差异部分。亦即，输出至外部时钟边缘时序的可调整延迟。如此可提升良率，避免大量生产时所带来的可能误差。延迟锁相回路200可能进一步包含一时钟输出驱动器220，其系设置于接点221之前，可用来驱动传输至接点221的时钟信号。时钟输出驱动器220的延迟量应该与延迟模组213的延迟量相同。
工作周期调整电路201由工作周期控制电路215所控制，于本实施例中，工作周期控制电路215接收第一输出信号OS1。如此一来，工作周期控制电路215可依据第一输出信号OS1来控制工作周期调整电路201，进而调整输入信号IS的工作周期。如此一来，因为第一输出信号OS1被用于进行工作周期控制，便可于全速状态下，完成实时(real time)工作周期校正。于本实施例中，为了达到同步，输入信号IS在工作周期调整前，也会被传输至相位检测器207。
第一延迟回路203包含一门电路217以及一可控制延迟线219。门电路217可被一控制信号CS控制，进而开启或者是关闭。控制信号CS可被一控制电路所产生(如，初始化控制电路211，但并不限定于此电路)。在工作周期调整后，输入信号IS将会进入可控制延迟线219。如此一来，第一延迟回路203将操作于输入信号IS的全频(full frequency)。另外，第二延迟回路205包含有一可控制延迟线与一除频器223，除频器223具有一除频比例N，其中N乃一预定数值，或者可由一控制逻辑所动态产生，进而控制延迟锁相回路200。在工作周期调整之后，通过对输入信号IS除频所产生的信号将会被传入可控制延迟线225。如此一来，第二延迟回路205将操作于一较低的频率，因为可控制延迟线225所接收到的信号是基于除频比例N来对输入信号IS进行除频后所产生的。
于一实施例中，当延迟锁相回路200初始化时，第一延迟回路203将被启动。再者，当初始化延迟锁相回路200被初始化之后，第一延迟回路203可能会被关闭，于此同时，第二延迟回路205则会被开启。延迟锁相回路200可能还包含有一初始化控制电路211，该电路控制延迟锁相回路200的初始化过程。于是，于工作周期调整后，第一延迟输出信号DOS1，第二延迟输出信号DOS2以及输入信号将被传送至初始化控制电路211，用以进行初始化控制。另外，初始化控制电路211可整合于延迟控制电路209的内部。
关于信号初始化与同步的过程将描述如下。假设第一延迟回路于延迟线tA处锁住相位，而第二延迟回路于延迟线tB锁住相位，则：
tIB+tA+tOA＝N1*tck                                    等式(1)
当使用第一延迟锁相回路来量测初使化，tOA代表实际的输出延迟。
另外，若是一相位检测闭回路使用全频参考信号来作为PD主时钟，则等式(2)如下：
tIB+tB+tOB＝N2*tck                                    等式(2)
tIB为延迟回路203与205之前的时钟路径延迟。tOB则为延迟回路203与205之后的时钟路径延迟。tB为延迟回路中的正向时钟路径延迟。延迟模型为tIB+tOB；N1为从第一延迟回路203的输入至输出的时钟数目的整数；相似地，N2为从第二延迟回路205的输入至输出的时钟数目的整数。如果第一延迟回路与第二延迟回路均具有相同的位移量，则tA≈tB→N1＝N2。因此，两个路径均可被同时同步。
因为操作于输入信号IS的全频的第一延迟回路被用于初始化过程中，故正向路径延迟得以最小化。正向路径指的是从输入信号开始的路径，该路径延伸至接点221或者是虚拟负载227。另外，初始化之后，在情况允许下，第一延迟回路203将被关闭转而使用操作于较低频率的第二延迟回路205，因此延迟锁相回路200的整体功耗将会下降。
图3为本发明第二实施例的延迟锁相回路的电路图。图2所示的实施例与图3所示的实施例的一差异在于传送至工作周期控制电路215的信号。于图2所示的实施例中，工作周期控制电路215接收第一输出信号OS1。相较之下，于图3所示的实施例中，工作周期控制电路215则是接收第一延迟输出DOS1以及第二延迟输出信号DOS2。在这样的架构下，工作周期控制电路215可利用第二延迟输出信号DOS2来调整工作周期，进一步降低功耗，如此一来，相较于使用第一延迟输出DOS1，工作周期误差(duty cycle error)仅有原来的1/N，其中N＝(延迟回路203的频率)/(延迟回路回路205的频率)。
请注意，以上的范围仅作说明之用，而非发明范畴的限制。举例来说，第一延迟回路203的中的门电路217可被除频比例小于N的除频器所取代。在这样的实施方式中，第一输出信号OS1仍然具有比第二输出信号OS2高的频率。此外，图1中的缓冲器也可用于上述实施例中。若是信号的时序可被完善地控制，则延迟模组213、工作周期调整电路201以及工作周期调整电路215则可被忽略。相同于于图2所示的实施例，图3所示的延迟锁相回路300可能还包含有一时钟输出驱动器220，被设置于接点221之前，用来驱动传送至接点221的时钟信号。时钟输出驱动器220的延迟量应当与延迟模组213的延迟量相同。
图4为本发明的一实施例的延迟锁相回路的操作流程，其中包含有以下步骤：
步骤401
利用第一延迟回路203来延迟一输入信号IS以产生一第一输出信号OS1.
步骤403
利用第二延迟回路205来对输入信号IS除频，并延迟输入信号IS，以产生一第二输出信号OS2。第一输出信号OS1的频率高于第二输出信号OS2的频率。如上所述，第一输出信号OS1可通过延迟输入信号IS来产生。另外，第二输出信号OS2则可通过对输入信号IS除频并且延迟而产生。
请注意，步骤401与403不必要同时进行，在正向路径延迟最小化、功耗以及控制逻辑精简化的取舍之下，这两个步骤可被选择性地执行。
步骤405
选择性地检测第一延迟输出信号DOS1以及第二延迟输出信号DOS2中的一者与输入信号IS的相位，进而产生一相位检测结果。第一延迟输出DOS1与第二延迟输出信号DOS2分别依据第一输出信号OS1以及第二输出信号OS2。
步骤407
依据相位检测结果产生延迟控制信号DCS1与DCS2。延迟控制信号DCS1-与DCS2可为相同或者相异。延迟控制信号DCS1与DCS2会被传输至第一延迟回路203与第二延迟回路205，进而控制第一延迟回路203与第二延迟回路205的延迟量。
于本发明不同实施例中，可能包含有其他步骤，然而为求说明书的扼要，在此不特别描述该些步骤。
诚如上述，步骤401可进行快速初始化，其可快过步骤403所能进行的更新。延迟控制信号则为以上处理过程的结合。另外，本实施例另外的变化为：在步骤401完成锁相过程之后，基于状态的改变，步骤403将维持延迟锁相回路的更新。再者，本方法亦可仅通过步骤403来完成锁相过程，致使延迟锁相回路的更新不论于何时皆得以维持。
由上述的实施例可知，本发明将运作于不同频率的两个延迟路径运用于单一延迟锁相回路。运作于较高频的延迟回路可用来进行初始化以及输出正常频率，致使正向路径延迟得以最小化。再者，由于初始化完成后，将采用操作于较低频的延迟回路，因此可降低功率消耗。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种延迟锁相回路，其特征是，包含：
一第一延迟回路，用以延迟一输入信号来产生一第一输出信号；
一第二延迟回路，用以对该输入信号除频并且延迟该输入信号，进而产生一第二输出信号，其中该第一输出信号的频率高于该第二输出信号的频率；
一相位检测器，用以接收该输入信号、一第一延迟输出信号以及一第二延迟输出信号，来选择性地检测该第一延迟输出信号与该第二延迟输出信号中的一者以及该输入信号的相位，进而产生一相位检测结果，其中该第一延迟输出信号与该第二延迟输出信号分别依据该第一输出信号与该第二输出信号而产生；以及
一延迟控制电路，用以依据该相位检测结果来产生一第一延迟控制信号与一第二延迟控制信号，其中该第一延迟控制信号与该第二延迟控制信号分别被传送至该第一延迟回路与该第二延迟回路，进而控制该第一延迟回路与该第二延迟回路的延迟量。
2.如权利要求1所述的延迟锁相回路，其特征是，该第一延迟回路包含一除频器，用以对该输入信号除频，进而产生该第一输出信号。
3.如权利要求1所述的延迟锁相回路，其特征是，还包含：
一延迟模组，用以延迟该第一输出信号来产生该第一延迟输出信号，以及延迟该第二输出信号来产生该第二延迟输出信号；以及
一工作周期(duty cycle)控制电路，用以接收该第一输出信号，并且依据该第一输出信号来调整该输入信号的工作周期。
4.如权利要求1所述的延迟锁相回路，其特征是，还包含：
一延迟模组，用以延迟该第一输出信号来产生该第一延迟输出信号，并且用以延迟该第二输出信号来产生该第二延迟输出信号；以及
一工作周期控制电路，用以接收该第一延迟输出信号该第二延迟输出信号，并且依据该第一延迟输出信号该第二延迟输出信号来调整该输入信号的工作周期。
5.如权利要求1所述的延迟锁相回路，其特征是，当该延迟锁相回路被初始化时，该第一延迟回路被启动，而当该延迟锁相回路被初始化之后，该第一延迟回路被关闭，且该第二延迟回路被启动。
6.如权利要求1所述的延迟锁相回路，其特征是，该第一延迟回路被启动以完成锁相程序，而当锁相程序完成之后，该第一延迟回路被关闭，且该第二延迟回路被启动。
7.如权利要求1所述的延迟锁相回路，其特征是，该第二延迟回路包含有一除频器，用以进行除频，该除频器的一除频比例为一预定数值或者由一控制逻辑所动态产生。
8.如权利要求1所述延迟锁相回路，其特征是，该第一控制信号与该第二控制信号相同。
9.一种延迟锁相方法，用于一延迟锁相回路，该延迟锁相回路包含有一第一延迟回路以及一第二延迟回路，其特征是，该方法包含：
利用该第一延迟回路来延迟一输入信号以产生一第一输出信号；
利用该第二延迟回路来对该输入信号除频并且延迟该输入信号，进而产生一第二输出信号，其中该第一输出信号的频率高于该第二输出信号的频率；
选择性地检测该第一延迟输出信号与该第二延迟输出信号中的一者以及该输入信号的相位，进而产生一相位检测结果，其中该第一延迟输出信号与该第二延迟输出信号分别依据该第一输出信号与该第二输出信号而产生；以及
依据该相位检测结果来产生一第一延迟控制信号与一第二延迟控制信号，其中该第一延迟控制信号与该第二延迟控制信号分别被传送至该第一延迟回路与该第二延迟回路，进而控制该第一延迟回路与该第二延迟回路的延迟量。
10.如权利要求9所述的延迟锁相方法，其特征是，该第一延迟回路包含一除频器，以及该延迟锁相方法还包含：
对该输入信号除频，进而产生该第一输出信号。
11.如权利要求9所述的延迟锁相方法，其特征是，还包含：
延迟该第一输出信号来产生该第一延迟输出信号，并且延迟该第二输出信号来产生该第二延迟输出信号；以及
接收该第一输出信号，并且依据该第一输出信号来调整该输入信号的工作周期。
12.如权利要求9所述的延迟锁相方法，其特征是，还包含：
延迟该第一输出信号来产生该第一延迟输出信号，并且延迟该第二输出信号来产生该第二延迟输出信号；以及
依据该第一延迟输出信号该第二延迟输出信号来调整该输入信号的工作周期。
13.如权利要求9所述的延迟锁相方法，其特征是，还包含：
当该延迟锁相回路被初始化时，启动该第一延迟回路；以及
当该延迟锁相回路被初始化之后，关闭该第一延迟回路，且启动该第二延迟回路。
14.如权利要求9所述的延迟锁相方法，其特征是，还包含：
开启该第一延迟回路以完成锁相程序，并且当锁相程序完成之后，关闭该第一延迟回路被关闭，且启动该第二延迟回路。
15.如权利要求9所述的延迟锁相方法，其特征是，该第二延迟回路包含有一除频器，用以进行除频，该除频器的一除频比例为一预定数值或由一控制逻辑所动态产生。
16.如权利要求9所述延迟锁相方法，其特征是，该第一控制信号与该第二控制信号相同。
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