TWI443970B - 延遲鎖相迴路與延遲鎖相方法 - Google Patents

延遲鎖相迴路與延遲鎖相方法 Download PDF

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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Description

延遲鎖相迴路與延遲鎖相方法
本發明係關係一種延遲鎖相迴路以及延遲鎖相方法，特指一種於一個或多個延遲迴路中利用正常及/或較低頻率的延遲鎖相迴路、延遲鎖相方法、以及延遲鎖相更新方法。
第1圖係為習知延遲鎖相迴路100。如圖所示，延遲鎖相迴路100包含一可控制延遲線103、一相位偵測器以及一延遲控制電路107。可控制延遲線103依據延遲控制電路107所產生之一控制訊號CS，以延遲輸入訊號IS而產生一輸出訊號OS。相位偵測器105偵測輸入訊號IS(於本例中為一時脈訊號)之相位，以及偵測輸出訊號OS的相位，以決定兩者之間的相位關係(亦即，相位領先或是落後)，從而產生一相位偵測結果。該相位偵測結果將被傳送至延遲控制電路107，而延遲控制電路107可依據該相位偵測結果來控制可控制延遲線103之延遲量。藉由這般方式，可得到一個具有所期望之相位資訊的輸出訊號OS。
除了以上的裝置，延遲鎖相迴路100可能更包含複數個緩衝器，用來進行訊號同步，例如，緩衝器101、109、111以及113。於此例中，緩衝器101可用以緩衝輸入訊號IS，緩衝器113可緩衝輸出訊號OS，緩衝器109為一複製時脈緩衝器，以及緩衝器111為一複製輸出訊號緩衝器。
然而，若是延遲鎖相迴路100操作於高頻，則相對地功率耗損也高，但若是延遲鎖相迴路100操作於低頻，則具有較大的正向路徑延遲。此即為延遲鎖相迴路100設計上的取捨。
有鑒於此，本發明之一目的在於提供一種具有操作於不同頻率之延遲迴路的延遲鎖相迴路。因此，無論何時均可利用較低的頻率來維持延遲鎖像迴路的鎖定以降低功耗。
本發明之一實施例揭露一種延遲鎖相迴路，其包含有第一延遲迴路，用以延遲一輸入訊號以產生一第一輸出訊號；一第二延遲迴路，用以對該輸入訊號除頻並且延遲該輸入訊號，進而產生一第二輸出訊號，其中該第一輸出訊號之頻率係高於該第二輸出訊號之頻率；一相位偵測器，用以接收該輸入訊號、一第一延遲輸出訊號以及一第二延遲輸出訊號，來選擇性地偵測該第一延遲輸出訊號與該第二延遲輸出訊號中之一者以及該輸入訊號之相位，進而產生一相位偵測結果，其中該第一延遲輸出訊號與該第二延遲輸出訊號係分別依據該第一輸出訊號與該第二輸出訊號而產生；以及一延遲控制電路，用以依據該相位偵測結果來產生一第一延遲控制訊號與一第二延遲控制訊號，其中該第一延遲控制訊號與該第二延遲控制訊號係分別被傳送至該第一延遲迴路與該第二延遲迴路，進而控制該第一延遲迴路與該第二延遲迴路之延遲量。
本發明之另一實施例揭露一種延遲鎖相方法，該方法用於一延遲鎖相迴路。該延遲鎖相迴路包含有一第一延遲迴路以及一第二延遲迴路，並且，該方法包含：利用該第一延遲迴路來延遲一輸入訊號以產生一第一輸出訊號；利用該第二延遲迴路來對該輸入訊號除頻並且延遲該輸入訊號，進而產生一第二輸出訊號，其中該第一輸出訊號之頻率係高於該第二輸出訊號之頻率；選擇性地偵測該第一延遲輸出訊號與該第二延遲輸出訊號中之一者以及該輸入訊號之相位，進而產生一相位偵測結果，其中該第一延遲輸出訊號與該第二延遲輸出訊號係分別依據該第一輸出訊號與該第二輸出訊號而產生；以及依據該相位偵測結果來產生一第一延遲控制訊號與一第二延遲控制訊號，其中該第一延遲控制訊號與該第二延遲控制訊號係分別被傳送至該第一延遲迴路與該第二延遲迴路，進而控制該第一延遲迴路與該第二延遲迴路之延遲量。
由上述實施例可知，兩個操作於不同頻率的延遲迴路將會被運用在同一個延遲鎖相迴路。操作於較高頻率之延遲迴路可用來進行初始化，令正向路徑延遲得以最小化。此外，由於操作於較低頻率之延遲迴路於初始化後被使用，進而降低功耗。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
第2圖係為本發明之第一實施例之延遲鎖相迴路200的電路圖。如圖所示，延遲鎖相迴路200包含有一第一延遲迴路203、一第二延遲迴路205、一相位偵測器207以及一延遲控制電路209。第一延遲迴路203耦接於一接點221，並且於工作週期調整電路201調整工作週期(Duty cycle)之後，延遲一輸入訊號IS，進而產生一第一輸出訊號OS1 。第二延遲迴路205耦接於一虛擬負載(dummy load)，並且於工作週期調整後，除頻輸入訊號IS以及延遲輸入訊號IS，進而產生一第二輸出訊號OS2 。相位偵測器207接收輸入訊號IS、一第一延遲輸出訊號DOS1 以及一第二延遲輸出訊號DOS2 ，以選擇性地偵測第一延遲輸出訊號DOS1 與第二延遲輸出訊號DOS2 中之一者以及輸入訊號IS之相位，進而產生一相位偵測結果。其中，藉由延遲模組213，將可延遲第一輸出訊號OS1 以及第二輸出訊號OS2 ，以分別產生第一延遲輸出訊號DOS1 與第二延遲輸出訊號DOS2 。延遲控制電路209依據該相位偵測結果而產生延遲控制訊號DCS1 與DCS2 。延遲控制訊號DCS1 與DCS2 會被傳送至第一延遲迴路203以及第二延遲迴路205，進而控制第一延遲迴路201與第二延遲迴路203所提供的延遲量。於本實施例中，延遲控制訊號DCS1 與DCS2 將分別被傳送至可控制延遲線219與225。延遲控制訊號DCS1 與DCS2 可能為完全相同的訊號，這是為了令第一延遲迴路203(全速)以及第二延遲迴路205(降頻)得以同時鎖住相位，從而使得控制邏輯簡化與功率耗損降低。另外一種方式，DCS1 與DCS2 可具有內建選項以供tAC/tDQSCK可調整延遲。tAC/tDQSCK可調整延遲的意義可參考動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)的規格說明書，關於從輸出DQ之上升緣到最近的外部時脈上升緣的時序差異部分。亦即，輸出至外部時脈邊緣時序的可調整延遲。如此可提升良率，避免大量生產時所帶來的可能誤差。延遲鎖相迴路200可能進一步包含一時脈輸出驅動器220，其係設置於接點221之前，可用來驅動傳輸至接點221的時脈訊號。時脈輸出驅動器220的延遲量應該與延遲模組213的延遲量相同。
工作週期調整電路201係由工作週期控制電路215所控制，於本實施例中，工作週期控制電路215接收第一輸出訊號OS1 。如此一來，工作週期控制電路215可依據第一輸出訊號OS1 來控制工作週期調整電路201，進而調整輸入訊號IS的工作週期。如此一來，因為第一輸出訊號OS1 被用於進行工作週期控制，便可於全速狀態下，完成實時(real time)工作週期校正。於本實施例中，為了達到同步，輸入訊號IS在工作週期調整前，也會被傳輸至相位偵測器207。
第一延遲迴路203包含一閘電路217以及一可控制延遲線219。閘電路217可被一控制訊號CS控制，進而開啟或者是關閉。控制訊號CS可被一控制電路所產生(如，初始化控制電路211，但並不限定於此電路)。在工作週期調整後，輸入訊號IS將會進入可控制延遲線219。如此一來，第一延遲迴路203將操作於輸入訊號IS之全頻(full frequency)。另外，第二延遲迴路205包含有一可控制延遲線與一除頻器223，除頻器223具有一除頻比例N，其中N乃一預定數值，或者可由一控制邏輯所動態產生，進而控制延遲鎖相迴路200。在工作週期調整之後，透過對輸入訊號IS除頻所產生的訊號將會被傳入可控制延遲線225。如此一來，第二延遲迴路205將操作於一較低的頻率，因為可控制延遲線225所接收到的訊號是基於除頻比例N來對輸入訊號IS進行除頻後所產生的。
於一實施例中，當延遲鎖相迴路200初始化時，第一延遲迴路203將被啟動。再者，當初始化延遲鎖相迴路200被初始化之後，第一延遲迴路203可能會被關閉，於此同時，第二延遲迴路205則會被開啟。延遲鎖相迴路200可能更包含有一初始化控制電路211，該電路控制延遲鎖相迴路200的初始化過程。於是，於工作週期調整後，第一延遲輸出訊號DOS1 ，第二延遲輸出訊號DOS2 以及輸入訊號將被傳送至初始化控制電路211，用以進行初始化控制。另外，初始化控制電路211可整合於延遲控制電路209的內部。
關於訊號初始化與同步的過程將描述如下。假設第一延遲迴路於延遲線tA 處鎖住相位，而第二延遲迴路於延遲線tB 鎖住相位，則：
tIB +tA +tOA =N1 *tck 　等式(1)
當使用第一延遲鎖相迴路來量測初使化，tOA 代表實際的輸出延遲。
另外，若是一相位偵測閉迴路使用全頻參考訊號來作為PD主時脈，則等式(2)如下：
tIB +tB +tOB =N2 *tck 　等式(2)
tIB 係為延遲迴路203與205之前的時脈路徑延遲。tOB 則為延遲迴路203與205之後的時脈路徑延遲。tB 為延遲迴路中的正向時脈路徑延遲。延遲模型為tIB +tOB ；N1 係為從第一延遲迴路203之輸入至輸出之時脈數目的整數；相似地，N2 係為從第二延遲迴路205之輸入至輸出之時脈數目的整數。如果第一延遲迴路與第二延遲迴路均具有相同的位移量，則t A t B →N 1 =N 2 。因此，兩個路徑均可被同時同步。
因為操作於輸入訊號IS之全頻的第一延遲迴路被用於初始化過程中，故正向路徑延遲得以最小化。正向路徑指的是從輸入訊號開始的路徑，該路徑延伸至接點221或者是虛擬負載227。另外，初始化之後，在情況允許下，第一延遲迴路203將被關閉轉而使用操作於較低頻率的第二延遲迴路205，因此延遲鎖相迴路200的整體功耗將會下降。
第3圖係本發明第二實施例之延遲鎖相迴路的電路圖。第2圖所示之實施例與第3圖所示之實施例之一差異在於傳送至工作週期控制電路215的訊號。於第2圖所示之實施例中，工作週期控制電路215接收第一輸出訊號OS1 。相較之下，於第3圖所示之實施例中，工作週期控制電路215則是接收第一延遲輸出DOS1 以及第二延遲輸出訊號DOS2 。在這樣的架構下，工作週期控制電路215可利用第二延遲輸出訊號DOS2 來調整工作週期，進一步降低功耗，如此一來，相較於使用第一延遲輸出DOS1 ，工作週期誤差(duty cycle error)僅有原來的1/N，其中N=(延遲迴路203的頻率)/(延遲迴路迴路205的頻率)。
請注意，以上的範圍僅作說明之用，而非發明範疇的限制。舉例來說，第一延遲迴路203之中的閘電路217可被除頻比例小於N的除頻器所取代。在這樣的實施方式中，第一輸出訊號OS1 仍然具有比第二輸出訊號OS2 高的頻率。此外，第1圖中的緩衝器也可用於上述實施例中。若是訊號的時序可被完善地控制，則延遲模組213、工作週期調整電路201以及工作週期調整電路215則可被忽略。相同於於第2圖所示的實施例，第3圖所示的延遲鎖相迴路300可能更包含有一時脈輸出驅動器220，被設置於接點221之前，用來驅動傳送至接點221的時脈訊號。時脈輸出驅動器220的延遲量應當與延遲模組213的延遲量相同。
第4圖係為本發明之一實施例之延遲鎖相迴路的操作流程，其中包含有以下步驟：
步驟401
利用第一延遲迴路203來延遲一輸入訊號IS以產生一第一輸出訊號OS1 .
步驟403
利用第二延遲迴路205來對輸入訊號IS除頻，並延遲輸入訊號IS，以產生一第二輸出訊號OS2 。第一輸出訊號OS1 之頻率係高於第二輸出訊號OS2 的頻率。如上所述，第一輸出訊號OS1 可藉由延遲輸入訊號IS來產生。另外，第二輸出訊號OS2 則可透過對輸入訊號IS除頻並且延遲而產生。
請注意，步驟401與403不必要同時進行，在正向路徑延遲最小化、功耗以及控制邏輯精簡化的取捨之下，這兩個步驟可被選擇性地執行。
步驟405
選擇性地偵測第一延遲輸出訊號DOS1 以及第二延遲輸出訊號DOS2 中之一者與輸入訊號IS之相位，進而產生一相位偵測結果。第一延遲輸出DOS1 與第二延遲輸出訊號DOS2 係分別依據第一輸出訊號OS1 以及第二輸出訊號OS2 。
步驟407
依據相位偵測結果產生延遲控制訊號DCS1 與DCS2 。延遲控制訊號DCS1 與DCS2 可為相同或者相異。延遲控制訊號DCS1 與DCS2 會被傳輸至第一延遲迴路203與第二延遲迴路205，進而控制第一延遲迴路203與第二延遲迴路205的延遲量。
於本發明不同實施例中，可能包含有其他步驟，然而為求說明書之扼要，在此不特別描述該些步驟。
誠如上述，步驟401可進行快速初始化，其可快過步驟403所能進行的更新。延遲控制訊號則為以上處理過程的結合。另外，本實施例另外的變化為：在步驟401完成鎖相過程之後，基於狀態的改變，步驟403將維持延遲鎖相迴路的更新。再者，本方法亦可僅透過步驟403來完成鎖相過程，致使延遲鎖相迴路的更新不論於何時皆得以維持。
由上述的實施例可知，本發明係將運作於不同頻率之兩個延遲路徑運用於單一延遲鎖相迴路。運作於較高頻之延遲迴路可用來進 行初始化以及輸出正常頻率，致使正向路徑延遲得以最小化。再者，由於初始化完成後，將採用操作於較低頻之延遲迴路，因此可降低功率消耗。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200‧‧‧延遲鎖相迴路
101、111、109、113‧‧‧緩衝器
103、219、225‧‧‧可控制延遲線
105、207‧‧‧相位偵測器
107、209‧‧‧延遲控制電路
201‧‧‧工作週期調整電路
203、205‧‧‧延遲迴路
211‧‧‧初始化控制電路
213‧‧‧延遲模組
215．．．工作週期控制電路
217．．．閘電路
220．．．時脈輸出驅動器
221．．．接點
223．．．除頻器
227．．．虛擬負載
第1圖係為習知延遲鎖相迴路的電路圖。
第2圖係為本發明之第一實施例之延遲鎖相迴路的電路圖。
第3圖係為本發明之第二實施例之延遲鎖相迴路的電路圖。
第4圖係為本發明之一實施例之延遲鎖相方法的流程圖。
200‧‧‧延遲鎖相迴路
219、225‧‧‧可控制延遲線
207‧‧‧相位偵測器
209‧‧‧延遲控制電路
201‧‧‧工作週期調整電路
203、205‧‧‧延遲迴路
211‧‧‧初始化控制電路
213‧‧‧延遲模組
215‧‧‧工作週期控制電路
217‧‧‧閘電路
220‧‧‧時脈輸出驅動器
221‧‧‧接點
223‧‧‧除頻器
227‧‧‧虛擬負載

Claims (16)

  1. 一種延遲鎖相迴路，包含：一第一延遲迴路，用以延遲一輸入訊號來產生一第一輸出訊號；一第二延遲迴路，用以對該輸入訊號除頻並且延遲該輸入訊號，進而產生一第二輸出訊號，其中該第一輸出訊號之頻率係高於該第二輸出訊號之頻率；一相位偵測器，用以接收該輸入訊號、一第一延遲輸出訊號以及一第二延遲輸出訊號，來選擇性地偵測該第一延遲輸出訊號與該第二延遲輸出訊號中之一者以及該輸入訊號之相位，進而產生一相位偵測結果，其中該第一延遲輸出訊號與該第二延遲輸出訊號係分別依據該第一輸出訊號與該第二輸出訊號而產生；以及一延遲控制電路，用以依據該相位偵測結果來產生一第一延遲控制訊號與一第二延遲控制訊號，其中該第一延遲控制訊號與該第二延遲控制訊號係分別被傳送至該第一延遲迴路與該第二延遲迴路，進而控制該第一延遲迴路與該第二延遲迴路之延遲量。
  2. 如請求項1所述之延遲鎖相迴路，其中該第一延遲迴路包含一除頻器，用以對該輸入訊號除頻，進而產生該第一輸出訊號。
  3. 如請求項1所述之延遲鎖相迴路，更包含：一延遲模組，用以延遲該第一輸出訊號來產生該第一延遲輸出訊號，以及延遲該第二輸出訊號來產生該第二延遲輸出訊號；以及一工作週期(duty cycle)控制電路，用以接收該第一輸出訊號，並且依據該第一輸出訊號來調整該輸入訊號之工作週期。
  4. 如請求項1所述之延遲鎖相迴路，更包含：一延遲模組，用以延遲該第一輸出訊號來產生該第一延遲輸出訊號，並且用以延遲該第二輸出訊號來產生該第二延遲輸出訊號；以及一工作週期控制電路，用以接收該第一延遲輸出訊號該第二延遲輸出訊號，並且依據該第一延遲輸出訊號該第二延遲輸出訊號來調整該輸入訊號之工作週期。
  5. 如請求項1所述之延遲鎖相迴路，其中當該延遲鎖相迴路被初始化時，該第一延遲迴路被啟動，而當該延遲鎖相迴路被初始化之後，該第一延遲迴路被關閉，且該第二延遲迴路被啟動。
  6. 如請求項1所述之延遲鎖相迴路，其中該第一延遲迴路係被啟動以完成鎖相程序，而當鎖相程序完成之後，該第一延遲迴路被關閉，且該第二延遲迴路被啟動。
  7. 如請求項1所述之延遲鎖相迴路，其中該第二延遲迴路包含有一除頻器，用以進行除頻，該除頻器之一除頻比例係為一預定數值或者由一控制邏輯所動態產生。
  8. 如請求項1所述延遲鎖相迴路，其中該第一控制訊號與該第二控制訊號相同。
  9. 一種延遲鎖相方法，用於一延遲鎖相迴路，該延遲鎖相迴路包含有一第一延遲迴路以及一第二延遲迴路，該方法包含：利用該第一延遲迴路來延遲一輸入訊號以產生一第一輸出訊號；利用該第二延遲迴路來對該輸入訊號除頻並且延遲該輸入訊號，進而產生一第二輸出訊號，其中該第一輸出訊號之頻率係高於該第二輸出訊號之頻率；選擇性地偵測該第一延遲輸出訊號與該第二延遲輸出訊號中之一者以及該輸入訊號之相位，進而產生一相位偵測結果，其中該第一延遲輸出訊號與該第二延遲輸出訊號係分別依據該第一輸出訊號與該第二輸出訊號而產生；以及依據該相位偵測結果來產生一第一延遲控制訊號與一第二延遲控制訊號，其中該第一延遲控制訊號與該第二延遲控制訊號係分別被傳送至該第一延遲迴路與該第二延遲迴路，進而控制該第一延遲迴路與該第二延遲迴路之延遲量。
  10. 如請求項9所述之延遲鎖相方法，其中該第一延遲迴路包含一除頻器，以及該延遲鎖相方法更包含：對該輸入訊號除頻，進而產生該第一輸出訊號。
  11. 如請求項9所述之延遲鎖相方法，更包含：延遲該第一輸出訊號來產生該第一延遲輸出訊號，並且延遲該第二輸出訊號來產生該第二延遲輸出訊號；以及接收該第一輸出訊號，並且依據該第一輸出訊號來調整該輸入訊號之工作週期。
  12. 如請求項9所述之延遲鎖相方法，更包含：延遲該第一輸出訊號來產生該第一延遲輸出訊號，並且延遲該第二輸出訊號來產生該第二延遲輸出訊號；以及依據該第一延遲輸出訊號該第二延遲輸出訊號來調整該輸入訊號之工作週期。
  13. 如請求項9所述之延遲鎖相方法，更包含：當該延遲鎖相迴路被初始化時，啟動該第一延遲迴路；以及當該延遲鎖相迴路被初始化之後，關閉該第一延遲迴路，且啟動該第二延遲迴路。
  14. 如請求項9所述之延遲鎖相方法，更包含：開啟該第一延遲迴路以完成鎖相程序，並且當鎖相程序完成之後，關閉該第一延遲迴路被關閉，且啟動該第二延遲迴路。
  15. 如請求項9所述之延遲鎖相方法，其中該第二延遲迴路包含有一除頻器，用以進行除頻，該除頻器之一除頻比例係為一預定數值或由一控制邏輯所動態產生。
  16. 如請求項9所述延遲鎖相方法，其中該第一控制訊號與該第二控制訊號相同。
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