TWI548222B - 延遲鎖定迴路 - Google Patents

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Description

延遲鎖定迴路
本發明之例示性實施例係關於一種用於半導體裝置中之延遲鎖定迴路(DLL)，且更特定言之，係關於一種封閉迴路類型之DLL。
本申請案主張2011年8月10日申請之韓國專利申請案第10-2011-0079534號的優先權，該申請案之全文係以引用之方式併入本文中。
一般而言，積體電路(諸如，雙資料速率同步DRAM(DDR SDRAM))包括延遲鎖定迴路(DLL)，DLL用於允許藉由補償內部電路中在使用外部時脈信號時發生之時間延遲而允許內部時脈信號及外部時脈信號具有相同相位。此處，延遲鎖定迴路接收外部時脈信號且藉由預先應用負延遲來補償通過時脈路徑及資料路徑之延遲，藉此允許使自積體電路所輸出之資料與外部時脈信號同步。
圖1為習知DLL之方塊圖。
參看圖1，DLL 100包括輸入緩衝器單元110、可變延遲線120、輸出驅動器130、複本延遲單元140、相位比較單元150及延遲控制單元160。輸入緩衝器單元110緩衝外部時脈EXTCLK以輸出內部時脈INTCLK。可變延遲線120回應於延遲控制信號DELY_CTRL而將內部時脈INTCLK延遲達第一延遲量以輸出延遲鎖定時脈DLLCLK。輸出驅動器130經由DQ墊(未圖示)而將延遲鎖定時脈DLLCLK輸出至 外部。複本延遲單元140將延遲鎖定時脈DLLCLK延遲達第二延遲量(D3)以輸出回饋時脈FBCLK。相位比較單元150比較內部時脈INTCLK之相位與回饋時脈FBCLK之相位。延遲控制單元160回應於相位比較單元150之輸出而產生延遲控制信號DELY_CTRL。
此處，第二延遲量(D3)為等於通過時脈路徑之實際延遲之複本延遲量。第二延遲量(D3)被定義為通過DLL 100之輸入路徑之延遲量(D1)與通過DLL 100之輸出路徑之延遲量(D2)的總和。輸入路徑為自經輸入有外部時脈EXTCLK之墊(未圖示)至經產生有內部時脈INTCLK之點的路徑。輸出路徑為自經產生有延遲鎖定時脈DLLCKL之點至DQ墊的路徑。
在下文中，將詳細地解釋DLL 100之操作。假定可變延遲線120之第一延遲量之預設/初始值被設定至「0」。
在初始操作時，輸入緩衝器單元110緩衝外部時脈EXTCLK以將內部時脈INTCLK輸出至可變延遲線120，且由於可變延遲線120之第一延遲量最初被設定至「0」，故可變延遲線120在無延遲的情況下傳遞內部時脈INTCLK。
隨後，複本延遲單元140將延遲鎖定時脈DLLCLK延遲達第二延遲量(D3)以將回饋時脈FBCLK輸出至相位比較單元150。此處，第二延遲量(D3)為等於通過時脈路徑之實際延遲之複本延遲量，且被設定至通過DLL 100之輸入路徑之延遲量(D1)與通過DLL 100之輸出路徑之延遲量(D2)的總和。亦即，第二延遲量(D3)等於輸入緩衝器單元110 之延遲量(D1)與輸出驅動器130之延遲量(D2)的總和。
相位比較單元150比較內部時脈INTCLK之相位與回饋時脈FBCLK之相位。延遲控制單元160回應於相位比較單元150之輸出而產生延遲控制信號DELY_CTRL。
因此，可變延遲線120回應於延遲控制信號DELY_CTRL而將內部時脈INTCLK延遲達受控制之第一延遲量以輸出延遲鎖定時脈DLLCLK。
在DLL 100之操作期間重複上述操作，其中當內部時脈INTCLK之相位與回饋時脈FBCLK之相位同步時，可變延遲線120之第一延遲量變得鎖定。
圖2為說明圖1所示之DLL 100之鎖定狀態的波形圖。
參看圖2，在點「A」時，內部時脈INTCLK之相位與回饋時脈FBCLK之相位同步。此時，延遲鎖定時脈DLLCLK落後於內部時脈INTCLK達第一延遲量(N＊tCK-D3)。此處，tCK為外部時脈EXTCLK之單位循環。
同時，一旦判定/鎖定可變延遲線120之第一延遲量(N＊tCK-D3)，隨即在每一所要時間週期時執行用於更新該可變延遲線之延遲量之操作。此處，可歸因於雜訊而在延遲鎖定時脈DLLCLK中發生抖動，且更新操作補償此抖動。
然而，在更新操作期間，可根據習知DLL 100之迴路類型而發生用於向相位比較單元150反映更新結果之延遲。此處，回饋時脈FBCLK相對於內部時脈INTCLK之延遲變成可變延遲線120之第一延遲量(N＊tCK-D3)與複本延遲單 元140之第二延遲量(D3)的總和。在下文中，將回饋時脈FBCLK相對於內部時脈INTCLK之延遲稱為「迴路延遲(loop delay)」。在更新操作中發生之迴路延遲為判定更新操作之週期之臨界因素。若在判定更新操作之週期時未考慮迴路延遲，則在延遲鎖定時脈DLLCLK中反映先前更新結果之前執行下一更新操作。結果，可發生增加抖動之超量命中特徵(overhitting feature)。
因此，有用的是具有最小化/縮減更新操作之週期而無上述超量命中特徵之DLL。此處，包括於迴路延遲中的複本延遲單元140之第二延遲量(D3)為等於通過時脈路徑之實際延遲之複本延遲量。第二延遲量(D3)受到PVT(程序、電壓及溫度)條件影響，以便自大約2 ns至大約4 ns變動。此處，由於複本延遲單元140之第二延遲量(D3)係藉由PVT條件判定，故在最小化更新操作之週期時存在限制。
本發明之一例示性實施例係有關一種能夠最小化/縮減更新操作之週期之延遲鎖定迴路(DLL)。
本發明之另一例示性實施例係有關一種能夠縮減電流消耗同時最小化/縮減更新操作之週期之DLL。
根據本發明之一例示性實施例，一種延遲鎖定迴路包括：一延遲調整單元，其經組態以在輸出用一第一時脈信號予以鎖相之一第二時脈信號時延遲該第一時脈信號，且回應於該第一時脈信號及該第二時脈信號而產生一延遲控制信號；及一可變延遲線，其經組態以藉由回應於該延遲 控制信號而延遲該第一時脈信號來輸出一第三時脈信號。
根據本發明之另一例示性實施例，一種延遲鎖定迴路包括：一複本延遲單元，其經組態以藉由將一源時脈延遲達實質上等於通過一時脈路徑之一延遲之一第一延遲來輸出一第一經延遲時脈；一延遲控制單元，其經組態以回應於該源時脈及該第一經延遲時脈而產生一延遲控制信號；及一第一可變延遲線，其經組態以藉由回應於該延遲控制信號而將該源時脈延遲達用於執行該延遲鎖定迴路之一鎖定操作之一第二延遲來輸出一延遲鎖定時脈。
根據本發明之又一例示性實施例，一種延遲鎖定迴路包括：一除法單元，其經組態以在輸出一被除時脈時除一源時脈；一複本延遲單元，其經組態以藉由將該被除時脈延遲達一第一延遲來輸出一第一經延遲時脈；一延遲控制單元，其經組態以回應於該源時脈及該第一經延遲時脈而產生一延遲控制信號；及一第一可變延遲線，其經組態以藉由回應於該延遲控制信號而將該源時脈延遲達用於執行該延遲鎖定迴路之一鎖定操作之一第二延遲來輸出一延遲鎖定時脈。
下文將參看隨附圖式來更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式予以體現且不應被解釋為限於本文所闡述之實施例。相反地，提供此等實施例，使得本發明將透徹且完整，且將向熟習此項技術者充分地傳達本發明之範疇。貫穿本發明，類似參考數字貫穿本發 明之各圖及例示性實施例而指代類似部件。
圖3為根據本發明之一例示性實施例之延遲鎖定迴路(DLL)200的方塊圖。
參看圖3,DLL 200包括輸入緩衝器單元210、延遲調整單元220、第一可變延遲線230及輸出驅動器240。輸入緩衝器單元210經組態以緩衝外部時脈EXTCLK以輸出內部時脈INTCLK。延遲調整單元220經組態以延遲內部時脈INTCLK以輸出回饋時脈FBCLK(其相位實質上相同於內部時脈INTCLK)，且使用內部時脈INTCLK及回饋時脈FBCLK來產生延遲控制信號DELY_CTRL。第一可變延遲線230經組態以回應於延遲控制信號DELY_CTRL而將內部時脈INTCLK延遲達第一延遲量以輸出延遲鎖定時脈DLLCLK。輸出驅動器240經組態以經由DQ墊(未圖示)而將延遲鎖定時脈DLLCLK輸出至外部。
此處，延遲調整單元220之延遲量為用於執行DLL之鎖定操作之第一延遲量與第二延遲量(D3)的總和，第二延遲量(D3)為等於時脈路徑中之實際延遲之複本延遲量。第二延遲量被定義為通過DLL 200之輸入路徑之延遲量(D1)與通過DLL 200之輸出路徑之延遲量(D2)的總和。輸入路徑為自經輸入有外部時脈EXTCLK之墊(未圖示)至經產生有內部時脈INTCLK之點的路徑。輸出路徑為自經產生有延遲鎖定時脈DLLCKL之點至DQ墊的路徑。
延遲調整單元220包括延遲單元221及延遲控制單元223。延遲單元221經組態以藉由回應於延遲控制信號 DELY_CTRL而延遲內部時脈INTCLK來輸出回饋時脈FBCLK。延遲控制單元223經組態以基於內部時脈INTCLK及回饋時脈FBCLK而產生延遲控制信號DELY_CTRL。
更具體言之，延遲單元221包括複本延遲單元221A及第二可變延遲線221B。複本延遲單元221A經組態以藉由將內部時脈INTCLK延遲達等於(或實質上等於)通過時脈路徑之實際延遲之第二延遲量(D3)來輸出複本延遲時脈REPCLK。第二可變延遲線221B經組態以藉由回應於延遲控制信號DELY_CTRL而將複本延遲時脈REPCLK延遲達用於執行DLL之鎖定操作之延遲量來輸出回饋時脈FBCLK。
延遲控制單元223包括相位比較單元223A及延遲控制信號產生單元223B。相位比較單元223A經組態以比較內部時脈INTCLK之相位與回饋時脈FBCLK之相位。延遲控制信號產生單元223B經組態以回應於自相位比較單元223A所輸出之比較結果而產生延遲控制信號DELY_CTRL。
在下文中，將詳細地描述DLL 200之操作。
出於說明之目的，根據自延遲控制信號產生單元223B所輸出之延遲控制信號DELY_CTRL而假定第一可變延遲線230及第二可變延遲線221B之第一延遲量之預設/初始值被設定至「0」。
在初始操作時，輸入緩衝器單元210緩衝外部時脈EXTCLK以將內部時脈INTCLK輸出至複本延遲單元221A。複本延遲單元221A將內部時脈INTCLK延遲達第二延遲量(D3)以輸出複本延遲時脈REPCLK。此處，第二延 遲量(D3)為等於(例如，實質上等於)通過時脈路徑之實際延遲之複本延遲量，且被設定至通過DLL 200之輸入路徑之延遲量(D1)與通過DLL 200之輸出路徑之延遲量(D2)的總和。
隨後，由於第二可變延遲線221B之第一延遲量被設定至「0」，故第二可變延遲線221B在無通過第二可變延遲線221B之進一步延遲的情況下傳遞複本延遲時脈REPCLK，且將複本延遲時脈REPCLK輸出為回饋時脈FBCLK。隨後，相位比較單元223A比較內部時脈INTCLK之相位與回饋時脈FBCLK之相位，且延遲控制信號產生單元223B回應於相位比較單元223A之比較結果而將延遲控制信號DELY_CTRL輸出至第二可變延遲線221B。
因此，第二可變延遲線221B回應於延遲控制信號DELY_CTRL而將複本延遲時脈REPCLK延遲達第一延遲量以輸出回饋時脈FBCLK。
在DLL 200之操作期間重複上述操作，且當內部時脈INTCLK之相位與回饋時脈FBCLK之相位同步時，第二可變延遲線221B之第一延遲量被鎖定於值(N＊tCK-D3)。
同時，第一可變延遲線230亦將內部時脈INTCLK延遲達第一延遲量，第一延遲量係回應於自延遲控制信號產生單元223B所輸出之延遲控制信號DELY_CTRL予以判定。由於第二可變延遲線221B被鎖定於第一延遲量(N＊tCK-D3)，故第一可變延遲線230亦被鎖定於第一延遲量(N＊tCK-D3)。因此，第一可變延遲線230將內部時脈INTCLK延遲 達第一延遲量(N＊tCK-D3)以輸出延遲鎖定時脈DLLCLK。
圖4為說明圖3所示之DLL 200之鎖定狀態的波形圖。
參看圖4，在點「B」時，內部時脈INTCLK之相位與回饋時脈FBCLK之相位同步。此時，延遲鎖定時脈DLLCLK落後於內部時脈INTCLK達第一延遲量(N＊tCK-D3)。此處，tCK為外部時脈EXTCLK之單位循環。
同時，在判定第一可變延遲線230之第一延遲量(N＊tCK-D3)之後，在每一更新週期時執行用於更新第一延遲量之操作。由於可歸因於雜訊而在延遲鎖定時脈DLLCLK中發生抖動，故執行更新操作以用於補償此抖動。儘管在相位比較單元223A中存在用於執行更新之延遲，但該延遲僅包括(例如)第二可變延遲線221B之第一延遲量(N＊tCK-D3)。此處，由於迴路係藉由第二可變延遲線221B、相位比較單元223A及延遲控制信號產生單元223B形成，故用於在相位比較單元223A中反映更新結果之延遲不包括複本延遲單元221A之第二延遲量(D3)。結果，可藉由不包括等於複本延遲單元221A之第二延遲量(D3)之額外時間來縮短更新週期。
如上文所描述，根據本發明之實施例，DLL可最小化/縮減更新操作之週期。
圖5為根據本發明之另一例示性實施例之延遲鎖定迴路(DLL)300的方塊圖。
出於說明之目的，相比於圖3所示之實施例，圖5所示之此實施例展示可縮減電流消耗之組態。在圖5中，實質上 等同於圖3中之元件之元件的進一步描述由於冗餘而被實質上省略。然而，詳細地解釋延遲調整單元320中之差異。
參看圖5，DLL 300包括輸入緩衝器單元310、延遲調整單元320、第一可變延遲線330及輸出驅動器340。輸入緩衝器單元310經組態以緩衝外部時脈EXTCLK以輸出內部時脈INTCLK。延遲調整單元320經組態以延遲內部時脈INTCLK以輸出回饋時脈FBCLK(其相位實質上相同於內部時脈INTCLK)，且使用內部時脈INTCLK及回饋時脈FBCLK來產生延遲控制信號DELY_CTRL。第一可變延遲線330經組態以回應於延遲控制信號DELY_CTRL而將內部時脈INTCLK延遲達第一延遲量以輸出延遲鎖定時脈DLLCLK。輸出驅動器340經組態以經由DQ墊(未圖示)而將延遲鎖定時脈DLLCLK輸出至外部。
更具體言之，延遲調整單元320包括除法單元321、延遲單元323及延遲控制單元325。除法單元321經組態以用設定除法比率來除內部時脈INTCLK以輸出被除時脈DIVCLK。延遲單元323經組態以藉由回應於延遲控制信號DELY_CTRL而延遲被除時脈DIVCLK來輸出回饋時脈FBCLK。延遲控制單元325經組態以基於內部時脈INTCLK及回饋時脈FBCLK而產生延遲控制信號DELY_CTRL。
此處，通過第二可變延遲線323B之延遲被定義為用於執行DLL之鎖定操作之第一延遲量與為複本延遲量之第二延遲量(D3)的總和。更具體言之，第二延遲量(D3)為藉由自 等於(例如，實質上等於)通過時脈路徑之實際延遲之第三延遲量(D1+D2)減去除法單元321之第四延遲量(D4)產生的值(D1+D2-D4)。出於說明之目的，第三延遲等於通過DLL 300之輸入路徑之延遲量(D1)與通過DLL 300之輸出路徑之延遲量(D2)的總和。輸入路徑為自經輸入有外部時脈EXTCLK之墊(未圖示)至經產生有內部時脈INTCLK之點的路徑。輸出路徑為自經產生有延遲鎖定時脈DLLCKL之點至DQ墊的路徑。
更具體言之，延遲單元323包括複本延遲單元323A及第二可變延遲線323B。複本延遲單元323A經組態以藉由將被除時脈DIVCLK延遲達等於(例如，實質上等於)通過時脈路徑之實際延遲之第二延遲量(D3)來輸出複本延遲時脈REPCLK。第二可變延遲線323B經組態以藉由將複本延遲時脈REPCLK延遲達用於執行DLL之鎖定操作之延遲來輸出回饋時脈FBCLK。
延遲控制單元325包括相位比較單元325A及延遲控制信號產生單元325B。相位比較單元325A經組態以比較內部時脈INTCLK之相位與回饋時脈FBCLK之相位。延遲控制信號產生單元325B經組態以回應於自相位比較單元325A所輸出之比較結果而產生延遲控制信號DELY_CTRL。
在下文中，將詳細地描述DLL 300之操作。
出於說明之目的，根據自延遲控制信號產生單元325B所輸出之延遲控制信號DELY_CTRL而假定第一可變延遲線330及第二可變延遲線323B之第一延遲量之預設/初始值為 「0」，且假定除法單元321之除法比率為「2」。
在初始操作期間，輸入緩衝器單元310緩衝外部時脈EXTCLK以將內部時脈INTCLK輸出至除法單元321。除法單元321用2來除(例如，藉由增加週期)內部時脈INTCLK以輸出被除時脈DIVCLK。
複本延遲單元323A將被除時脈DIVCLK延遲達第二延遲量(D3)以輸出複本延遲時脈REPCLK。此處，第二延遲量(D3)被設定至藉由自等於(例如，實質上等於)通過時脈路徑之實際延遲之第三延遲量(D1+D2)減去除法單元321之第四延遲量(D4)產生的值(D1+D2-D4)。
隨後，由於第二可變延遲線323B之第一延遲量最初被設定至「0」，故第二可變延遲線323B在不增加延遲的情況下傳遞複本延遲時脈REPCLK，且將複本延遲時脈REPCLK輸出為回饋時脈FBCLK。隨後，相位比較單元325A比較內部時脈INTCLK之相位與回饋時脈FBCLK之相位，且延遲控制信號產生單元325B回應於相位比較單元325A之比較結果而將延遲控制信號DELY_CTRL輸出至第二可變延遲線323B。
因此，第二可變延遲線323B回應於延遲控制信號DELY_CTRL而將複本延遲時脈REPCLK延遲達受控制之第一延遲量以輸出回饋時脈FBCLK。
在DLL 300之操作期間重複上述操作，且當內部時脈INTCLK之相位與回饋時脈FBCLK之相位同步時，第二可變延遲線323B之第一延遲量被鎖定於值(N＊tCK-D3-D4)。
同時，第一可變延遲線330亦將內部時脈INTCLK延遲達第一延遲量，第一延遲量係回應於自延遲控制信號產生單元325B所輸出之延遲控制信號DELY_CTRL予以判定。由於第二可變延遲線323B被鎖定於第一延遲量(N＊tCK-D3-D4)，故第一可變延遲線330亦被鎖定於第一延遲量(N＊tCK-D3-D4)。因此，第一可變延遲線330將內部時脈INTCLK延遲達第一延遲量(N＊tCK-D3-D4)以輸出延遲鎖定時脈DLLCLK。
圖6為說明圖5所示之DLL 300之鎖定狀態的波形圖。
參看圖6，在點「C」時，內部時脈INTCLK之相位與回饋時脈FBCLK之相位同步。此時，延遲鎖定時脈DLLCLK落後於內部時脈INTCLK達第一延遲量(N＊tCK-D3-D4)。此處，tCK為外部時脈EXTCLK之單位循環。
此處，在判定第一可變延遲線330之第一延遲量(N＊tCK-D3-D4)之後，在每一更新週期時執行用於更新第一延遲量之操作。由於可歸因於雜訊而在延遲鎖定時脈DLLCLK中發生抖動，故更新操作補償此抖動。儘管可發生在更新相位比較單元325A時之延遲，但此延遲僅包括(例如)第二可變延遲線323B之第一延遲量(N＊tCK-D3-D4)。此處，由於迴路係藉由第二可變延遲線323B、相位比較單元325A及延遲控制信號產生單元325B形成，故在更新相位比較單元325A時之延遲不包括複本延遲單元323A之第二延遲量(D3)。結果，可藉由不包括等於複本延遲單元323A之第二延遲量(D3)之延遲來縮短更新週期。
此外，圖5所示之DLL藉由在更新操作期間及在追蹤第一可變延遲線330之第一延遲量(N＊tCK-D3-D4)之程序期間使用被除時脈DIVCLK來縮減時脈之轉變之數目。結果，可最小化/縮減電流消耗。
如上文所描述，根據本發明之另一實施例，DLL可縮減電流消耗，同時最小化/縮減更新操作之週期。
儘管已關於特定實施例而描述本發明，但對於熟習此項技術者將顯而易見，可在不脫離如在以下申請專利範圍中所界定的本發明之精神及範疇的情況下進行各種改變及修改。
100‧‧‧延遲鎖定迴路(DLL)
110‧‧‧輸入緩衝器單元
120‧‧‧可變延遲線
130‧‧‧輸出驅動器
140‧‧‧複本延遲單元
150‧‧‧相位比較單元
160‧‧‧延遲控制單元
200‧‧‧延遲鎖定迴路(DLL)
210‧‧‧輸入緩衝器單元
220‧‧‧延遲調整單元
221‧‧‧延遲單元
221A‧‧‧複本延遲單元
221B‧‧‧第二可變延遲線
223‧‧‧延遲控制單元
223A‧‧‧相位比較單元
223B‧‧‧延遲控制信號產生單元
230‧‧‧第一可變延遲線
240‧‧‧輸出驅動器
300‧‧‧延遲鎖定迴路(DLL)
310‧‧‧輸入緩衝器單元
320‧‧‧延遲調整單元
321‧‧‧除法單元
323‧‧‧延遲單元
323A‧‧‧複本延遲單元
323B‧‧‧第二可變延遲線
325‧‧‧延遲控制單元
325A‧‧‧相位比較單元
325B‧‧‧延遲控制信號產生單元
330‧‧‧第一可變延遲線
340‧‧‧輸出驅動器
D1‧‧‧延遲量
D2‧‧‧延遲量
D3‧‧‧第二延遲量
DELY_CTRL‧‧‧延遲控制信號
DIVCLK‧‧‧被除時脈
DLLCLK‧‧‧延遲鎖定時脈
EXTCLK‧‧‧外部時脈
FBCLK‧‧‧回饋時脈
INTCLK‧‧‧內部時脈
REPCLK‧‧‧複本延遲時脈
圖1為習知DLL之方塊圖。
圖2為說明圖1所示之DLL之鎖定狀態的波形圖。
圖3為根據本發明之一例示性實施例之DLL的方塊圖。
圖4為說明圖3所示之DLL之鎖定狀態的波形圖。
圖5為根據本發明之另一例示性實施例之DLL的方塊圖。
圖6為說明圖5所示之DLL之鎖定狀態的波形圖。
200‧‧‧延遲鎖定迴路(DLL)
210‧‧‧輸入緩衝器單元
220‧‧‧延遲調整單元
221‧‧‧延遲單元
221A‧‧‧複本延遲單元
221B‧‧‧第二可變延遲線
223‧‧‧延遲控制單元
223A‧‧‧相位比較單元
223B‧‧‧延遲控制信號產生單元
230‧‧‧第一可變延遲線
240‧‧‧輸出驅動器
D1‧‧‧延遲量
D2‧‧‧延遲量
DELY_CTRL‧‧‧延遲控制信號
DLLCLK‧‧‧延遲鎖定時脈
EXTCLK‧‧‧外部時脈
FBCLK‧‧‧回饋時脈
INTCLK‧‧‧內部時脈
REPCLK‧‧‧複本延遲時脈

Claims (18)

  1. 一種延遲鎖定迴路，其包含：一延遲調整單元，其經組態以在輸出用一第一時脈信號予以鎖相之一第二時脈信號時延遲該第一時脈信號，且回應於該第一時脈信號及該第二時脈信號而產生一延遲控制信號；及一可變延遲線，其經組態以藉由回應於該延遲控制信號而延遲該第一時脈信號來輸出一第三時脈信號，其中該延遲調整單元包含：一複本延遲單元，其經組態以在無視該延遲控制信號之情況下延遲該第一時脈信號；一第二可變延遲線，其經組態以藉由回應於該延遲控制信號延遲該複本延遲單元之一輸出而輸出該第二時脈信號；及一延遲控制單元，其經組態以回應於該第一時脈信號及該第二時脈信號而產生該延遲控制信號。
  2. 如請求項1之延遲鎖定迴路，其中該延遲調整單元進一步包含：一除法單元，其經組態以除該第一時脈信號且將該被除時脈信號輸出至該複本延遲單元。
  3. 如請求項1之延遲鎖定迴路，其中由該延遲調整單元造成之該延遲等於用於執行該延遲鎖定迴路之一鎖定操作之一延遲與通過一時脈路徑之一延遲的一總和。
  4. 如請求項1之延遲鎖定迴路，其進一步包含： 一輸入緩衝器單元，其經組態以在輸出該第一時脈信號時緩衝一外部時脈衝信號；及一輸出驅動器，其經組態以輸出該第三時脈信號。
  5. 如請求項4之延遲鎖定迴路，其中由該延遲調整單元造成之該延遲包括通過該輸入緩衝器單元之一延遲，及通過該輸出驅動器之一延遲。
  6. 如請求項1之延遲鎖定迴路，其中一迴路係由該第二可變延遲線及該延遲控制單元而不由該複本延遲單元所形成。
  7. 如請求項1之延遲鎖定迴路，其中該可變延遲線經組態以回應於該延遲控制信號而將該第一時脈信號延遲達等於通過該第二可變延遲線之一延遲之一延遲。
  8. 一種延遲鎖定迴路，其包含：一複本延遲單元，其經組態以藉由將一源時脈延遲達實質上等於通過一時脈路徑之一延遲之一第一延遲來輸出一第一經延遲時脈；一延遲控制單元，其經組態以回應於該源時脈及一第二經延遲時脈而產生一延遲控制信號；一第一可變延遲線，其經組態以藉由回應於該延遲控制信號而將該源時脈延遲達用於執行該延遲鎖定迴路之一鎖定操作之一第二延遲來輸出一延遲鎖定時脈；及一第二可變延遲線，其經組態以藉由回應於該延遲控制信號而延遲該第一經延遲時脈來輸出該第二經延遲時脈， 其中該複本延遲單元在無視該延遲控制信號之情況下延遲該源時脈。
  9. 如請求項8之延遲鎖定迴路，其中一迴路係由該第二可變延遲線及該延遲控制單元而不由該複本延遲單元所形成。
  10. 如請求項8之延遲鎖定迴路，其中該延遲控制單元包含：一相位比較單元，其經組態以比較該源時脈之一相位與該第二經延遲時脈之一相位；及一延遲控制信號產生單元，其經組態以回應於自該相位比較單元所輸出之一比較結果而產生該延遲控制信號。
  11. 如請求項8之延遲鎖定迴路，其進一步包含：一輸入緩衝器單元，其經組態以在輸出該源時脈時緩衝一外部時脈信號；及一輸出驅動器，其經組態以輸出該延遲鎖定時脈。
  12. 如請求項11之延遲鎖定迴路，其中該第一延遲等於通過該輸入緩衝器單元之一延遲與通過該輸出驅動器之一延遲的一總和。
  13. 一種延遲鎖定迴路，其包含：一除法單元，其經組態以在輸出一被除時脈時除一源時脈；一複本延遲單元，其經組態以藉由將該被除時脈延遲達一第一延遲來輸出一第一經延遲時脈； 一延遲控制單元，其經組態以回應於該源時脈及一第二經延遲時脈而產生一延遲控制信號；一第一可變延遲線，其經組態以藉由回應於該延遲控制信號而將該源時脈延遲達用於執行該延遲鎖定迴路之一鎖定操作之一第二延遲來輸出一延遲鎖定時脈；及一第二可變延遲線，其經組態以藉由回應於該延遲控制信號而延遲該第一經延遲時脈來輸出該第二經延遲時脈，其中該複本延遲單元在無視該延遲控制信號之情況下延遲該被除時脈。
  14. 如請求項13之延遲鎖定迴路，其中一迴路係由該第二可變延遲線及該延遲控制單元而不由該複本延遲單元所形成。
  15. 如請求項13之延遲鎖定迴路，其中該延遲控制單元包含：一相位比較單元，其經組態以比較該源時脈之一相位與該第二經延遲時脈之一相位；及一延遲控制信號產生單元，其經組態以回應於自該相位比較單元所輸出之一比較結果而產生該延遲控制信號。
  16. 如請求項13之延遲鎖定迴路，其中該第一延遲等於藉由自通過一時脈路徑之一延遲減去該除法單元之一延遲產生的一值。
  17. 如請求項16之延遲鎖定迴路，其進一步包含： 一輸入緩衝器單元，其經組態以緩衝一外部時脈信號以輸出該源時脈；及一輸出驅動器，其經組態以輸出該延遲鎖定時脈。
  18. 如請求項17之延遲鎖定迴路，其中等於通過該時脈路徑之一延遲之該延遲等於通過該輸入緩衝器單元之一延遲與通過該輸出驅動器之一延遲的一總和。
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