TWI714039B - 時序模型、時序模型建立方法、與相關的頂層分析方法 - Google Patents

時序模型、時序模型建立方法、與相關的頂層分析方法 Download PDF

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Abstract

一種時序模型，包含對應於區塊的閘級網表的介面網表和特定內部網表。若閘級網表包含未限制時脈樹，且區塊的邊界時序限制資訊未包含未限制時脈樹之時序限制，則介面網表不包含閘級網表中由未限制時脈樹驅動的電路單元。特定內部網表交叉耦合至介面網表。

Description

時序模型、時序模型建立方法、與相關 的頂層分析方法
本揭示文件有關時序模型、時序模型建立方法、與相關的頂層分析方法，尤指適用於階層式設計的時序模型、時序模型建立方法、與頂層分析方法。
在對複雜的電路設計進行驗證時，靜態時序分析(Static Timing Analysis)是常用的手段。靜態時序分析可評估電路設計中每個可能的時脈路徑是否會發生時序違規現象。然而，執行靜態時序分析需要耗費龐大的計算資源。因此，業界常使用階層式設計方法先將電路設計區分為多個區塊，並執行區塊層(block-level)分析以產生對應於各區塊的簡化時序模型。接著，時序模型才會被用來執行頂層(top-level)分析中的靜態時序分析，以減少分析時所需要的時間與硬體資源。常見的時序模型包含提取時序模型(Extracted Timing Model)、介面邏輯模型 (Interface Logic Model)、以及超大規模模型(HyperScale Model)。然而，上述的多種時序模型具有以下問題：包含過多非必要元件、包含過少必要元件、以及未充分考慮元件之間的訊號耦合效應等等。因此，以上述的多種時序模型執行靜態時序分析時，仍會耗費可觀的時間，或是會無法得到準確的信號完整性(Signal Integrity)分析結果。
本揭示文件提供一種模型建立方法。模型建立方法用於建立對應於區塊的閘級網表的時序模型，且包含以下流程：利用微處理器產生閘級網表的介面網表，其中若閘級網表包含未限制時脈樹，且區塊的邊界時序限制資訊未包含未限制時脈樹之時序限制，則介面網表不包含閘級網表中由未限制時脈樹驅動的電路單元；利用微處理器產生閘級網表的特定內部網表，其中特定內部網表交叉耦合至介面網表；利用微處理器依據介面網表與特定內部網表產生時序模型。
本揭示文件提供一種頂層分析方法。頂層分析方法包含以下流程：將電路設計區分為多個區塊；利用微處理器讀取多個區塊的其中一者的閘級網表、寄生元件資訊、以及邊界時序限制資訊；利用微處理器建立對應於閘級網表的時序模型，其中時序模型包含閘級網表的介面網表和特定內部網表，且特定內部網表交叉耦合至介面網 表；利用時序模型對電路設計進行頂層分析；其中若閘級網表包含未限制時脈樹，且邊界時序限制資訊未包含未限制時脈樹之時序限制，則介面網表不包含閘級網表中由未限制時脈樹驅動的電路單元。
本揭示文件提供一種時序模型。時序模型包含對應於閘級網表的介面網表和對應於閘級網表的特定內部網表。若閘級網表包含未限制時脈樹，且區塊的邊界時序限制資訊未包含未限制時脈樹之時序限制，則介面網表不包含閘級網表中由未限制時脈樹驅動的電路單元。特定內部網表交叉耦合至介面網表。
上述的時序模型建立方法、頂層分析方法、以及時序模型能增進頂層分析的準確度並減少分析所需時間。
100、700:閘級網表
110a~110j:暫存器
120a~120k、710a~710e:組合邏輯單元
130a~130g、720a~720e:緩衝器
IN1~IN6:第一輸入端~第六輸入端
OUT1~OUT6:第一輸出端~第六輸出端
N1~N4:第一節點~第四節點
C1~C2:電容
200、600:時序模型建立方法
S202~S214、S502~S510、S614~S618:流程
AN:註解資訊
900:頂層分析方法
S902~S908:流程
第1圖為依據本揭示文件一實施例之區塊的閘級網表簡化後的示意圖。
第2圖為依據本揭示文件一實施例的時序模型建立方法的流程圖。
第3A圖為對應第1圖的閘級網表的介面網表簡化後的示意圖。
第3B圖為對應第1圖的閘級網表的特定內部網表簡化後的示意圖。
第4圖為對應第1圖的閘級網表的時序模型簡化後的示意圖。
第5圖為本揭示文件一實施例的流程S212的細部流程。
第6圖為依據本揭示文件另一實施例的時序模型建立方法的流程圖。
第7圖為依據本揭示文件另一實施例之區塊的閘級網表簡化後的示意圖。
第8圖為對應第7圖的閘級網表的時序模型簡化後的示意圖。
第9圖為依據本揭示文件一實施例的頂層分析方法的流程圖。
以下將配合相關圖式來說明本揭示文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
第1圖為依據本揭示文件一實施例之區塊的閘級網表(gate-level netlist)100簡化後的示意圖。閘級網表100記載了用於實現該區塊的完整電路設計。閘級網表100包含第一輸入端IN1至第六輸入端IN6、第一輸出端OUT1至第六輸出端OUT6。閘級網表100另包含多個暫存器110a~110j、多個組合邏輯單元120a~120j、以及多個緩衝器130a~130g。第三輸入端IN3和第六輸入端IN6分別用於 提供第一時脈樹CK1和第二時脈樹CK2。
第1圖的電容C1和電容C2僅用於表示閘級網表100中不同時脈路徑之間的交叉耦合(cross coupling)現象，而非閘級網表100中實際與必要的電路元件。另外，暫存器110a~110j的每一者可由正反器來實現。
在進行頂層(top-level)分析之前，可先對閘級網表100進行區塊層(block-level)分析，以得到對應於閘級網表100之簡化後的時序模型。第2圖為依據本揭示文件一實施例的時序模型建立方法200的流程圖。在本實施例中，時序模型建立方法200由微處理器(未繪示於圖中)來執行。然而，時序模型建立方法200亦可由特殊應用積體電路(ASIC)、現場可程式化閘陣列(FPGA)或是其他具有資料處理能力且受到非揮發性記憶體裝置所支援的整合型模組來執行。
在流程S202中，微處理器找出自閘級網表100的輸入端至第一級暫存器的時脈路徑，並萃取(extract)該時脈路徑上的電路單元。
在流程S204中，微處理器找出自閘級網表100的末級暫存器至輸出端的時脈路徑，並萃取該時脈路徑上的電路單元。
在流程S206中，微處理器找出自閘級網表100的輸入端至輸出端的時脈路徑，並萃取該時脈路徑上的電路單元。
在流程S208中，微處理器找出用於驅動流程 S202~S206中被判斷出的任一暫存器的時脈樹，並萃取該時脈樹上的電路單元。
在流程S210中，微處理器會依據步驟S202~S208中被萃取出的多個電路單元，產生閘級網表100的一介面網表。值得注意的是，微處理器會預先載入區塊的邊界時序限制資訊(boundary timing constraint information)。邊界時序限制資訊包含閘級網表100之輸入端的到達時間(arrival time)，以及由閘級網表100之輸出端的後級電路所定義的要求到達時間(required arrival time)。若某一時脈樹的相關時序限制未記錄於邊界時序限制資訊中(以下簡稱為未限制時脈樹)，在執行時序模型建立方法200時，微處理器不會萃取所有由未限制時脈樹驅動的電路單元。
在流程S212中，微處理器會找出對應於流程S210的介面網表的攻擊者訊號(aggressing signal)，並自閘級網表100中萃取該些攻擊訊號所流經的電路單元。接著，微處理器會依據該些電路單元產生閘級網表100的一特定內部網表。換言之，特定內部網表會交叉耦合至介面網表。
在流程S214中，微處理器會依據介面網表和特定內部網表產生區塊的時序模型。
第3A圖為對應閘級網表100的介面網表310簡化後的示意圖。根據流程S202~S210規則，暫存器110a是自第一輸入端IN1開始的時脈路徑上的第一級暫存器，所以 介面網表310包含暫存器110a和組合邏輯單元120a。暫存器110d是自第二輸入端IN2開始的時脈路徑上的第一級暫存器，所以介面網表310包含暫存器110d和組合邏輯單元120d。暫存器110g是結束於第一輸出端OUT1的時脈路徑上的末級暫存器，所以介面網表310包含暫存器110g和組合邏輯單元120g。暫存器110h是結束於第二輸出端OUT2的時脈路徑上的末級暫存器，所以介面網表310包含暫存器110h和組合邏輯單元120h。
組合邏輯單元120i位於自第四輸入端IN4至第四輸出端OUT4的時脈路徑上，所以介面網表310包含組合邏輯單元120i。第一時脈樹CK1用於驅動暫存器110a、110d、110g、以及110h，所以介面網表310包含第一時脈樹CK1上的緩衝器130c~130e。在本實施例中，第二時脈樹CK2是未限制時脈樹。因此，介面網表310不包含由第二時脈樹CK2驅動的暫存器110i~110j、組合邏輯單元120j~120k、以及緩衝器130f~130g。
請同時參考第1圖與第3A圖，本實施例的第一節點N1的訊號轉態時間早於介面網表310的第二節點N2，所以流經第一節點N1的訊號為介面網表310的攻擊者訊號。因此，根據流程S212的規則，微處理器會萃取與第一節點N1位於同一時脈路徑的暫存器110b、組合邏輯單元120c、以及緩衝器130a，並萃取相關時脈路徑上的緩衝器130c~130e，以形成如第3B圖所示的特定內部網表320。
請再參考第1圖與第3A圖，由於第三節點N3的 訊號轉態時間晚於介面網表310的第四節點N4，所以流經第三節點N3的訊號為介面網表310的受害者訊號(victim signal)。因此，特定內部網表320不會包含與第三節點N3位於同一時脈路徑的暫存器110e、組合邏輯單元120e、以及緩衝器130b。
第4圖為對應閘級網表100的時序模型400簡化後的示意圖。時序模型400為處理器根據介面網表310和特定內部網表320所產生。由上述可知，時序模型400包含了區塊內部的交叉耦合資訊，且不包含未限制時脈樹(例如，第二時脈樹CK2)所驅動的電路單元。因此，時序模型400能提升頂層分析的準確度，並減少分析所需時間。
第5圖為流程S212於一實施例中的細部流程。在流程S502中，微處理器會依據介面網表310的攻擊者訊號流經的時脈路徑，自閘級網表100萃取介面網表310的攻擊者網表，例如第3B圖的組合邏輯單元120c。
在流程S504中，微處理器會自閘級網表100萃取攻擊者網表的扇入單元，例如第3B圖的暫存器110b。前述扇入單元的到達時間與轉態時間會一併被註解於扇入單元的輸入端。如此一來，在頂層分析的過程中，流經攻擊者網表的訊號之特性便能被準確地呈現。
在流程S506中，微處理器會自閘級網表100萃取攻擊者網表的下一級電路單元，例如第3B圖的緩衝器130a。
接著，微處理器會執行流程S508，以自閘級網 表100中找出用於驅動流程S502~S506中被萃取的任一暫存器的一時脈樹。接著，微處理器會萃取該時脈樹上的電路單元。如第3B圖所示，第一時脈樹CK1用於驅動暫存器110b，所以微處理器會萃取緩衝器130c~130e。
在流程S510中，微處理器會依據流程S502~S508中被萃取出的電路單元建立特定內部網表。例如，第3B圖所示的特定內部網表320。
第6圖為依據本揭示文件一實施例的時序模型建立方法600的流程圖。時序模型建立方法600的流程S202~S212相似於時序模型建立方法200中的對應流程，為簡潔起件，在此不重複贅述。在流程S614中，微處理器會找出連接於介面網表與特定內部網表，且具有固定傳輸特性的時脈路徑。前述的固定傳輸特性代表訊號於時脈路徑上傳送時，訊號的到達時間與轉態時間等等特性不會因閘級網表中的電路運作而改變。
接著，在流程S616中，微處理器會產生具有固定傳輸特性的時脈路徑之註解資訊，並將註解資訊註解於介面網表與特定內部網表中對應的暫存器的輸入端。並且，微處理器不會萃取具有固定傳輸特性的時脈路徑上的電路單元。
接著，在流程S618中，微處理器會依據包含註解資訊的介面網表與特定內部網表產生對應於閘級網表的時序模型。
第7圖為依據本揭示文件一實施例之區塊的閘 級網表700簡化後的示意圖。閘級網表700包含傳輸特性固定的第三時脈樹CK3。第8圖為對應閘級網表700的時序模型800簡化後的示意圖。根據流程S618的規則，由於暫存器710a和710e的輸入端連接於第三時脈樹CK3，微處理器會產生對應於第三時脈樹CK3的註解資訊AN，並將註解資訊AN註解在暫存器710a和710e的輸入端。並且，微處理器不會萃取第三時脈樹CK3上的電路單元(例如，緩衝器720a~720e)。如此一來，便可以在不影響頂層分析準確度的情況下，進一步減少元件數量。
在一實施例中，註解於暫存器710a和710e的輸入端的註解資訊，包含以常數表示的到達時間與轉態時間。
綜上所述，時序模型建立方法200和600不僅能在不犧牲靜態時序分析的準確度的情況下建立簡潔的時序模型，還考量到各個時脈路徑之間的訊號耦合關係而進一步提升了靜態時序分析的準確度。因此，時序模型建立方法200和600能大幅節省靜態時序分析所需的硬體資源以及時間，適用於複雜的積體電路設計。
第9圖為依據本揭示文件一實施例的頂層分析方法900的流程圖。頂層分析方法900適用於階層式積體電路設計，且可由微處理器來執行。然而，頂層分析方法900亦可由特殊應用積體電路(ASIC)、現場可程式化閘陣列(FPGA)或是其他具有資料處理能力且受到非揮發性記憶體裝置所支援的整合型模組來執行。
在流程S902中，微處理器將電路設計區分為多個區塊。在流程S904中，微處理器讀取其中一個區塊的區塊網表、寄生元件資訊、以及邊界時序限制資訊。寄生元件資訊可用於判斷該區塊中不同時脈路徑之間的交叉耦合現象。
在流程S906中，微處理器建立對應於該區塊的一時序模型。流程S906可以用前述的時序模型建立方法200或600來實現。接著，微處理器會執行流程S908，以依據產生的時序模型來進行該電路設計的頂層分析。
前述各流程圖中的流程執行順序，只是示範性的實施例，而非侷限本發明的實際實施方式。例如，在前述的各流程圖中，流程S202~S206可同時進行，流程S502~S506也可同時進行。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接 至該第二元件。
另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本揭示文件的較佳實施例，凡依本揭示文件請求項所做的均等變化與修飾，皆應屬本揭示文件的涵蓋範圍。
200:時序模型建立方法
S202~S214:流程

Claims (20)

  1. 一種時序模型建立方法，用於建立對應於一區塊的一閘級網表的一時序模型，該方法包含：利用一微處理器產生該閘級網表的一介面網表，其中若該閘級網表包含一未限制時脈樹，且該區塊的一邊界時序限制資訊未包含該未限制時脈樹之時序限制，則該介面網表不包含該閘級網表中由該未限制時脈樹驅動的電路單元；利用該微處理器產生該閘級網表的一特定內部網表，其中該特定內部網表交叉耦合至該介面網表；以及利用該微處理器依據該介面網表與該特定內部網表產生該時序模型。
  2. 如請求項1所述的方法，其中，產生該介面網表的流程包含：萃取位於一第一時脈路徑上的多個電路單元，其中該第一時脈路徑自該閘級網表的一輸入端至該閘級網表的一第一暫存器；萃取位於一第二時脈路徑上的多個電路單元，其中該第二時脈路徑自該閘級網表的一第二暫存器至該閘級網表的一輸出端；萃取位於一第三時脈路徑上的多個電路單元，其中該第三時脈路徑自該閘級網表的該輸入端至該輸出端；以及萃取用於驅動該介面網表中任一暫存器的一時脈樹。
  3. 如請求項2所述的方法，其中，該第一暫存器是一第一級暫存器，該第二暫存器是一末級暫存器。
  4. 如請求項1所述的方法，其中，該特定內部網表的轉態時間早於該介面網表的轉態時間。
  5. 如請求項4所述的方法，其中，產生該閘級網表的該特定內部網表的流程包含：萃取一攻擊者網表，其中該攻擊者網表耦接於一第一節點，該第一節點交叉耦合至該介面網表，且該第一節點的轉態時間早於該介面網表的轉態時間；萃取該攻擊者網表的一扇入單元；萃取該攻擊者網表的一下一級電路單元；以及萃取用於驅動該特定內部網表中任一暫存器的一時脈樹。
  6. 如請求項1所述的方法，其另包含：產生一註解資訊，其中該註解資訊包含該介面網表和該特定內部網表的一到達時間，且該到達時間為常數。
  7. 如請求項6所述的方法，其中，該到達時間被註解於該介面網表和該特定內部網表的其中一暫存器的一輸入端。
  8. 一種頂層分析方法，其包含：將一電路設計區分為多個區塊；利用一微處理器讀取該多個區塊的其中一者的一閘級網表、一寄生元件資訊、以及一邊界時序限制資訊；利用該微處理器建立對應於該閘級網表的一時序模型，其中該時序模型包含該閘級網表的一介面網表和一特定內部網表，且該特定內部網表交叉耦合至該介面網表；以及利用該時序模型對該電路設計進行頂層分析；其中若該閘級網表包含一未限制時脈樹，且該邊界時序限制資訊未包含該未限制時脈樹之時序限制，則該介面網表不包含該閘級網表中由該未限制時脈樹驅動的電路單元。
  9. 如請求項8所述的方法，其中，該介面網表包含：位於一第一時脈路徑上的多個電路單元，其中該第一時脈路徑自該閘級網表的一輸入端至該閘級網表的一第一暫存器；位於一第二時脈路徑上的多個電路單元，其中該第二時脈路徑自該閘級網表的一第二暫存器至該閘級網表的一輸出端；位於一第三時脈路徑上的多個電路單元，其中該第三 時脈路徑自該閘級網表的該輸入端至該輸出端；以及一時脈樹，用於驅動該介面網表中任一暫存器。
  10. 如請求項9所述的方法，其中，該第一暫存器是一第一級暫存器，該第二暫存器是一末級暫存器。
  11. 如請求項8所述的方法，其中，該特定內部網表的轉態時間早於該介面網表的轉態時間。
  12. 如請求項11所述的方法，其中，該特定內部網表包含：一攻擊者網表，其中該攻擊者網表耦接於一第一節點，該第一節點交叉耦合至該介面網表，且該第一節點的轉態時間早於該介面網表的轉態時間；該攻擊者網表的一扇入單元；該攻擊者網表的一下一級電路單元；以及一時脈樹，用於驅動該特定內部網表中任一暫存器。
  13. 如請求項8所述的方法，其另包含：產生該時序模型的一註解資訊，其中該註解資訊包含該介面網表和該特定內部網表的一到達時間，且該到達時間為常數。
  14. 如請求項13所述的方法，其中，該到達時間被註解於該介面網表和該特定內部網表的其中一暫存器的一輸入端。
  15. 一種時序模型，其包含：對應於一區塊的一閘級網表的一介面網表，其中若該閘級網表包含一未限制時脈樹，且該區塊的一邊界時序限制資訊未包含該未限制時脈樹之時序限制，則該介面網表不包含該閘級網表中由該未限制時脈樹驅動的電路單元；以及對應於該閘級網表的一特定內部網表，其中該特定內部網表交叉耦合至該介面網表。
  16. 如請求項15所述的時序模型，其中，該介面網表包含：位於一第一時脈路徑上的多個電路單元，其中該第一時脈路徑自該閘級網表的一輸入端至該閘級網表的一第一暫存器；位於一第二時脈路徑上的多個電路單元，其中該第二時脈路徑自該閘級網表的一第二暫存器至該閘級網表的一輸出端；位於一第三時脈路徑上的多個電路單元，其中該第三時脈路徑自該閘級網表的該輸入端至該輸出端；以及一時脈樹，用於驅動該介面網表中任一暫存器。
  17. 如請求項16所述的時序模型，其中，該第一暫存器是一第一級暫存器，該第二暫存器是一末級暫存器。
  18. 如請求項15所述的時序模型，其中，該特定內部網表的轉態時間早於該介面網表的轉態時間。
  19. 如請求項18所述的時序模型，其中，該特定內部網表包含：一攻擊者網表，其中該攻擊者網表耦接於一第一節點，該第一節點交叉耦合至該介面網表，且該第一節點的轉態時間早於該介面網表的轉態時間；該攻擊者網表的一扇入單元；該攻擊者網表的一下一級電路單元；以及一時脈樹，用於驅動該特定內部網表中任一暫存器。
  20. 如請求項15所述的時序模型，其中，一註解資訊被註解於該介面網表和該特定內部網表的其中一暫存器的一輸入端，該註解資訊包含對應於該其中一暫存器的該輸入端的一到達時間，且該到達時間為常數。
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