TW201734868A - 時脈樹架構、積體電路及其布局方法 - Google Patents

時脈樹架構、積體電路及其布局方法 Download PDF

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Abstract

一種時脈樹架構，其配置在半導體基板上。時脈樹架構包含第一時脈線，其具有第一線寬且被設置在第一高度處。時脈樹架構亦包含第二時脈線，其具有和第一線寬不同的第二線寬。第二時脈線被設置在第二高度處，而上述第二高度是從半導體基板的上表面測量得到的，且第二高度與第一高度相同。第一線寬與第一時脈線的第一電流位準成比例，且第二線寬與第二時脈線的第二電流位準成比例。

Description

時脈樹架構、積體電路及其布局方法
本揭示內容是有關於一種時脈樹架構，積體電路及方法。
電遷移是在導電材料內傳輸多個原子，是經由通過導電材料的多個電子(即電流)和導電材料中的那些原子間傳遞動量的碰撞引起。現今積體電路晶片經常在多個金屬互連層中發生電遷移。舉例來說，由於電子將電流傳到半導體裝置，這些電子會撞到在多個金屬互連層內的多個金屬原子。這些碰撞會導致在金屬互連層中的原子移動(即經歷電遷移)，造成金屬互連層中有空隙而導致積體電路故障。
本揭示內容之一實施方式關於一種設置在半導體基板上的時脈樹架構。時脈樹架構包含具有第一線寬的第一時 脈線且被設置在第一高度處，而上述第一高度是從該半導體基板的上表面測量得到的。時脈樹架構更包含具有和第一線寬不同的第二線寬的第二時脈線。第二時脈線被設置在第二高度處，而上述第二高度是從半導體基板的上表面測量得到的，且第二高度與第一高度相同。
本揭示內容之另一實施方式係關於一種積體電路(IC)。上述IC包含設置在半導體基板內或上方的第一電路元件和第二電路元件。第一電路元件具有第一輸入端和第一輸出端，且第一輸出端具有第一輸出電流位準。第一金屬線耦接至第一輸出端，且第一金屬線具有與第一輸出電流位準成比例的第一線寬。第二電路元件具有第二輸入端和第二輸出端，且第二輸出端具有和第一輸出電流位準不同的第二輸出電流位準。第二金屬線耦接至第二輸出端。第二金屬線根據線寬和輸出電流比具有與第二輸出電流位準成比例的第二線寬。
本揭示內容之另一實施方式係關於一種方法。在此方法中，執行初始佈線以根據初始電路配置耦接至多個單元。識別初始電路配置中多個預設規則線和多個非預設規則線。判定初始電路配置中的第一單元內的那些預設規則線的第一電遷移位準，且基於第一電遷移位準是否超出第一電遷移臨界值，選擇性地增加那些預設規則線的線寬，從而提供第一修正後的電路配置。判定第一修正後的電路配置中的那些非預設規則線的第二電遷移位準，且基於第二電遷移位準是否超出第二電遷移臨界值，選擇性地增加那些非預設規則線的線寬，從而提供第二修正後的電路配置。選擇性地縮減第一非預設規則 線的線寬，第一非預設規則線在第二修正後的電路設置中介於第一單元和至少一個其他單元之間的。
本揭示內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本揭示內容實施例的重要(或關鍵)元件或界定本揭示內容的範圍。
100‧‧‧時脈樹
102‧‧‧時脈源
104‧‧‧同步電路元件
104a~104f‧‧‧正反器
106a、106b‧‧‧分支點
108‧‧‧時脈緩衝器元件
108a‧‧‧第一時脈緩衝器元件
108c‧‧‧第二時脈緩衝器元件
108g‧‧‧第三時脈緩衝器元件
108b、108d、108e、108f、108h、108i、108j‧‧‧時脈緩衝器元件
112‧‧‧樹根線
114‧‧‧第一時脈線
114a、114b、114c‧‧‧時脈線
116‧‧‧第二時脈線
116a、116b‧‧‧時脈線
118‧‧‧第三時脈線
120‧‧‧第一時脈樹區域
122‧‧‧第二時脈樹區域
124‧‧‧第三時脈樹區域
200‧‧‧半導體基板
202‧‧‧半導體裝置
202a、202b、202c‧‧‧金氧半場效電晶體
204‧‧‧互連結構
206‧‧‧源極區
208‧‧‧汲極區
210‧‧‧通道區
212‧‧‧導電閘極電極
214‧‧‧閘極電介質
216‧‧‧閘極層
218‧‧‧第一金屬層
220‧‧‧第二金屬層
222‧‧‧第三金屬層
224‧‧‧電介質結構
226‧‧‧通道
228‧‧‧接點
400‧‧‧積體電路
402‧‧‧第一電路元件
404‧‧‧第二電路元件
406‧‧‧第三電路元件
408‧‧‧第一金屬線
410‧‧‧第二金屬線
412‧‧‧第三金屬線
414‧‧‧第一N型金氧半電晶體
416‧‧‧第一P型金氧半電晶體
418‧‧‧第二N型金氧半電晶體
420‧‧‧第二P型金氧半電晶體
422‧‧‧第三N型金氧半電晶體
424‧‧‧第三P型金氧半電晶體
500‧‧‧方法
S502、S504、S506、S508、S510、S512、S514、S516、S518、S520、S522、S524、S526‧‧‧操作
602‧‧‧第一反相器
604‧‧‧第二反相器
606‧‧‧第一N型金氧半電晶體
608‧‧‧第一P型金氧半電晶體
610‧‧‧第二N型金氧半電晶體
611、611’‧‧‧第一金屬線
612‧‧‧第二P型金氧半電晶體
614‧‧‧基板
615、615’‧‧‧第二金屬線
616‧‧‧第一源極/汲極區域
618‧‧‧第二源極/汲極區域
622‧‧‧第三源極/汲極區域
624‧‧‧第四源極/汲極區域
626‧‧‧低摻雜濃度的第一導電型井區域
628‧‧‧第五源極/汲極區域
630‧‧‧第六源極/汲極區域
632‧‧‧低摻雜濃度的第二導電型井區域
634‧‧‧第七源極/汲極區域
636‧‧‧第八源極/汲極區域
638‧‧‧低摻雜濃度的第一導電型井區域
640‧‧‧第一閘極電極
642‧‧‧第二閘極電極
644‧‧‧第一金屬線
646‧‧‧第二金屬線
646a~646f‧‧‧第二金屬線
646a’~646f’‧‧‧第二金屬線
648‧‧‧第三金屬線
1000‧‧‧流程圖
1002‧‧‧處理單元
1004‧‧‧顯示器
1006‧‧‧輸入/輸出裝置
1008‧‧‧中央處理器
1010‧‧‧記憶體
1012‧‧‧大容量儲存裝置
1014‧‧‧顯示卡
1016‧‧‧輸入/輸出介面
1018‧‧‧匯流排
1020‧‧‧網路介面
1022‧‧‧區域網路/廣域網路
第1圖係依照本揭示內容的一些實施例繪示一種時脈樹，其提供一時脈信號給多個同步電路元件的方塊示意圖；第2圖係繪示與第1圖一致的一些實施例的第一，第二和第三時脈緩衝器元件的示例橫截面視圖；第3圖係繪示與第1圖一致的一些實施例的第一，第二和第三時脈緩衝器元件的上金屬層的示例頂部佈局視圖；第4圖係依照本揭示內容的一些實施例繪示兩個反向器的示意圖，其為電路元件或時脈緩衝器元件的一個示例；第5圖係依照本揭示內容的一些實施例繪示一種電路設計合成的方法；第6A-6C圖至第9A-9C圖係依照本揭示內容的一些實施例繪示電路設計和成的各種階段的一系列圖；以及第10圖係依照本揭示內容的一些實施例繪示用於設置金屬線線寬的處理器系統的一方塊圖。
下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本揭示內容所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示內容所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。關於本文中所使用之『第一』、『第二』、...等，並非特別指稱次序或順位的意思，亦非用以限定本揭示內容，其僅僅是為了區別以相同技術用語描述的元件或操作而已。
此外，空間相關用語，如「下」、「底」、「低」、「上」或類似用語，可用於此以易於描述圖式說明的一(或多個)元件或構造特徵對於另一(或多個)元件或構造特徵之關係。空間相關用語包含除了圖式描述方向以外的元件內使用或運作中的不同方向。裝置可能以不同方式定向(旋轉90度或其他方向)，而且此處使用的空間相關描述語可以相應類似方式解釋。
積體電路佈局是由幾何形狀表示積體電路(IC)，其圖案對應於不同的IC層。舉例來說，不同的幾何形狀的圖案可以對應到電介質層、金屬層、或半導體層，例如n型區域和p型區域等，且共同建立積體電路的功能性元件。幾何形狀是根據電路設計規範來塑造，例如SPICE(以積體電路為重點的模擬程式)的網表，其包含多個功能性元件，例如邏輯閘或電晶體。電路設計規範描述功能性元件如何操作性地耦接，以建立 符合電路設計規範的電路設計。
為了幫助確保上述電路設計，當實際製造時，上述電路設計必須在實體驗證程序中通過一系列的檢查，以符合電路設計規範。實體驗證的其中一部分是設計規則檢查(DRC)，其判定此積體電路佈局是否滿足一組建議參數。一組設計規則詳述特定的幾何圖形和連線限制給各種IC層，以確保足夠的範圍以解決半導體製程的變異性，以便確保大多數的IC製程能正常的運行。一些DRC的設計規則的例子包含：最小的活躍區區間(active-to-active spacing)、最小的井區間(well-to-well spacing)，電晶體的最小通道長度、互連線的最小的金屬寬度、和最小的金屬區間(metal-to-metal spacing)。
DRC中很多規則都是『預設』規則，這些規則是基於製造設備提供的參數，且一般可以應用到一給定層的所有圖形。DRC規則可以按照比例係數「 」來分類；或可以按照真實維度來分類。舉例來說，製造設備可以提供第三金屬線寬和比例係數=2m的空間的預設規則給用戶，其中每一個第三金屬線具有最小寬度5(或1m)且相鄰的金屬線的側壁間距為最小間距3(或0.6m)。若第三金屬線比最小間距還窄或相鄰的金屬線間距比最小間距小時，製造設備將有很大的可能性會不正確地製程該部分，或是，該部分經製造後有很大的可能會產生可靠性地問題。因此，在這種情況下標記DRC錯誤，而第三金屬線的寬度會增加，或相鄰金屬線的間距會增加以緩解設計在意的問題。
然而在一些情況下，設計者可能希望針對給定層的一些(不是全部)幾何形狀，涉及敏感的網或線的特別的情況想要『放寬』或『收緊』這些預設規則。舉例來說，因為在時脈線上傳輸的時脈信號對於時脈偏移太過敏感，設計者可能想要在其他金屬線(例如：位於第三金屬層M3)還能遵守預設規則而不是非預設規則時，在第三金屬層的時脈線上使用非預設規則(NDR)。在一些情況下，例如，時脈線的非預設規則可以對應於用於時脈線上的到雙倍寬或三倍寬的金屬線，且多個時脈線的間距至少是兩倍寬，以幫助防止潛在的時間問題。原則上，非預設規則可以是設計者規定的任何規則只要他有遵守DRC規則(例如，不能違反最小或最大金屬線寬。
本揭示內容的論點可以理解為所有的非預設規則線都具有相同寬度(例如，每一個非預設規則線寬是「胖的」，諸如金屬線的兩倍寬或三倍寬)可能不是最佳的。本揭示內容的論點亦可以理解為選擇性地讓一些時脈線使用較窄的非預設規則線和讓另一些時脈線使用較寬的非預設規則線，如此可以改善佈線效率，這是因為在給定的區域內允許「塞入」更多的時脈線且可以最佳化佈線和電容的問題。因此，因為不同非預設規則線之間的電流負載，例如在時脈樹內非預設規則線的位置的不同，非預設規則線的寬度可以被設為預期用來供給他們的電流的函數。舉例來說，若預期一個較高的輸出電流提供給第一非預設規則線，則可以將第一非預設規則線做得較寬，而若預期一個較低的輸出電流提供給第二非預設規則線，則可以將第二非預設規則線做得較窄。因為預期較高的輸出電流流 經第一非預設規則線，第一非預設規則線做得較寬可以幫助抵銷電遷移的問題，而第二非預設規則線做得較窄仍然可以提供足夠的電遷移，同時減少上述的線的佈線區且將佈線區空出來給別的線。
至於同步積體電路設計，電路的功能性元件的資料傳輸由一或多個時脈信號來同步，而這些時脈信號是由一個時脈樹所提供的。參考第1圖的時脈樹100，其將時脈源102耦接至數個同步電路元件104。時脈源102可以表現為鎖相環(PLL)、石英震盪器或其他型的晶片上震盪器或晶片外震盪器；且每個同步電路元件104從時脈樹100接收到時脈信號。同步電路元件104以正反器104a~104f為例示，且其每個正反器皆有資料傳入端(Di)、資料傳出端(Do)和時脈端(CLK)。為了便於理解和觀察，省略了Di和Do的連接，但是應當理解為，Di和Do可以耦接至同步或不同步電路以實現適合的電路功能。在一些實施例中，同步電路元件104可以是變性記憶體(諸如SRAM、DRAM等等)或不變性記憶體(諸如flash、MRAM、RRAM、PCRAM、FRAM等等)。
時脈樹100包含耦接至時脈源102的樹根線112和分支點(例如106a和106b)，時脈線會在分支點分為兩個以上的時脈線。舉例來說，第一時脈線114在分支點106a分成三個時脈線114a、114b和114c；且第二時脈線116在分支點106b分成兩個時脈線116a和116b。一些時脈線，諸如第三時脈線118，不能分裂或分支，但是可以從一個電路元件延長另一個電路元件。第1圖所示的時脈樹僅供例示而已，不同的時脈樹 架構皆在本揭示內容的保護範圍內。本揭示內容包含但沒有限制於：H樹設置、零時脈偏移設置、多個時脈源的時脈樹等等。
時脈緩衝器元件108設置在時脈樹100內的不同時脈線上，例如，所標記的第一時脈緩衝器元件108a、第二時脈緩衝器元件108c、第三時脈緩衝器元件108g將在下面詳細說明。第一時脈緩衝器元件108a具有第一輸入端(i1)和第一輸出端(o1)，第二時脈緩衝器元件108c具有第二輸入端(i2)和第二輸出端(o2)，第三時脈緩衝器元件108a具有第三輸入端(i3)和第一輸三端(o3)，其中時脈線可以操作性地耦接至時脈緩衝器元件108。其他的時脈線緩衝器元件亦具有輸入端(i)和輸出端(o)，但是為了清楚而省略了詳細的說明。
在一個時脈緩衝器元件和下一階的時脈緩衝器元件之間的分支數被稱為『扇出』。因此，第一時脈樹區域120傾向於從單一時脈線分裂出較多的分支(例如從第一時脈線114分裂出三個時脈線114a、114b和114c)，而第二時脈樹區域122傾向於從單一時脈線分裂出較少的分支(例如從第二時脈數區域122的每一時脈線分裂出兩個分支)；且第三時脈樹區域124具有有限的或沒有分支。因此，所示的第一時脈樹區域120具有比第二時脈樹區域122更多的扇出，且第二時脈樹區域122具有比第三時脈樹區域124更多的扇出。雖然因為時脈樹100的特性，將存在一些扇出，特別是大的扇出，若不省略，可能會導致時脈樹內不同區域具有大的電容值，且在時脈樹100內可能導致驅動問題和/或時脈偏移問題。
為了限制扇出問題，時脈緩衝器元件108的大小 會基於他們在時脈樹中相應的位置而傳送不同的相應的輸出電流。因此，第一時脈緩衝器元件108a具有多個電晶體，他們的大小被設置為從第一輸出端o1傳送第一輸出電流io1。第一輸出電流io1的一部分經由第一時脈線114傳送到第二時脈緩衝器元件108c的輸入端i2，而io1的其他部分傳送到時脈緩衝器元件108b和108d。
第二時脈緩衝器元件108c具有多個電晶體，其大小設置為從第二輸出端o2傳送第二輸出電流io2。第二輸出電流io2的一部分經由第二時脈線116傳送到第三時脈緩衝器元件108g的輸入端i3，而io2的另一個部分流到時脈緩衝器108h，且第二輸出電流io2和第一輸出電流io1不同。第1圖所示的實施例中，例如，第一輸出電流io1可以高於第二輸出電流io2，以幫助抵銷第一時脈樹區域120比第二時脈樹區域122具有較大的扇出的事實。上述方法可以幫助減少驅動和/或時脈偏移問題。
第三時脈緩衝區元件108g具有多個電晶體，其大小設置為從第三輸出端o3傳送第三輸出電流io3。第三時脈線118將第三時脈緩衝區元件108g耦接至同步電路元件(例如正反器104c)。第三輸出電流io3可以不同於第一輸出電流io1和第二輸出電流io2。如第1圖所示的實施例中，例如，第一輸出電流io1和第二輸出電流io2皆大於第三輸出電流io3，以幫助抵銷第一時脈樹區域120和第二時脈樹區域122具有比第三時脈樹區域124較大的扇出的事實。然而，以上所述可以被理解為第1圖僅是一示例，在其他一些實施例中其他的輸出電流位 準和其他的扇出皆在本揭示內容的保護範圍內。
時脈線(例如114、116、118)具有基於預期被相應的時脈線負載的輸出電流位準而設置的線寬。因此，第一時脈線114具有與第一輸出電流io1成比例的第一線寬w1，且第二時脈線116具有與第二輸出電流io2成比例的第二線寬w2。第三時脈線118同樣的具有與第三輸出電流io3成比例的第三線寬w3。在時脈樹合成期間，可以一個緩衝器、一個緩衝器的計算和調整這些線的寬度，且因此每一個時脈緩衝器元件108在他的輸出端可以具有對應到自己的輸出電流位準的線寬，而電流位準基於時脈樹100中的緩衝器位置而是唯一的。這在電遷移保證和佈線區間最小化提供了很好的平衡，且可以根據有效的佈線技術來達成，這種有效的佈線技術可以使用標準緩衝器單元並且在需要很少或不需底層標準單元改變的情況下在上金屬層中執行線寬的調整。
如第2圖所示之一部分時脈樹100的橫截面包含第一時脈緩衝區元件108a、第二時脈緩衝器元件108c和第三時脈緩衝器元件108g，其設置在半導體基板200之內和/或之上，上述基板諸如矽或絕緣體上的矽基板。半導體裝置202包含在時脈緩衝器元件內且設置在基板200之內和/或之上。互連結構204設置在基板200之上且操作性地將上述半導體裝置耦接至另一個半導體裝置。
在第2圖的實施例中，半導體裝置202例示為金氧半場效電晶體(MOSFET)202a、202b和202c，雖然其他形式的裝置，諸如雙極性接面型電晶體(BJT)，鰭式場效電晶體 (FinFET)，二極體，場效電晶體(JFET)等等皆可使用。所示的MOSFET包含源極區206和汲極區208，其具有第一導電型，而將源極區和汲極區分開的通道區210，其具有和第一導電型相反的第二導電型。由多晶矽或金屬，例如銅或鋁，製成的導電閘極電極212覆蓋通道區210，且通過閘極電介質214與通道區210分開。
互連結構204包含多個彼此堆疊的導電層和在相鄰導電層間垂直延伸的多個通道。舉例來說，所示的互連結構204包含閘極層216、第一金屬層218、第二金屬層220和第三金屬層222，雖然任何數量的導電層都是可以理解的。每一導電層通常是由多晶矽或金屬，例如銅或鋁做成的。在每一導電層內，導線在一個或多個方向上水平地延伸且用作電線。電介質結構224，諸如二氧化矽或低(low-k)介電材料，例如，提供各個導電層間的電機絕緣。通道226在相鄰導電層中垂直延伸以操作性地將金屬線耦接，且通道228垂直地延伸以歐姆地將金屬線耦接至半導體裝置202。在互連結構204內，一個或多個下金屬層，諸如第2圖中的第一金屬層218和第二金屬層220，都具有第一厚度t1。一個或多個上金屬層，諸如第三金屬層222，具有比第一厚度t1厚的第二厚度t2。
在一些實施例中，第一時脈線114、第二時脈線116和第三時脈線118設置在上金屬層222中。第一時脈緩衝器108a具有第一輸出端，其經由第一時脈線114耦接至第二時脈緩衝器108c的第二輸入端，且第二時脈緩衝器108c具有第二輸出端，其經由第二時脈線116耦接至第三時脈緩衝器108g的 第三輸入端。第一時脈線114、第二時脈線116和第三時脈線118如圖所示分別設置在第一高度h1、第二高度h2和第三高度h3，而上述之高度是從半導體基板200的上表面200s所測量的。在一些實施例中，第一、第二和第三高度(h1、h2和h3)是相同的，且/或第一、第二和第三時脈線114、116和118的最上表面是和其他時脈線共平面的。在一些實施例中，第一、第二和第三時脈線114、116和118中至少有一時脈線的表面是和另一個時脈線的表面共平面的。
如第3圖所示，其所示的上金屬層222的布局平面圖是第2圖的剖切線，第一時脈線114具有第一線寬w1，第二時脈線116具有第二線寬w2，且第三時脈線118具有第三線寬w3。在一些實施例中，第二線寬w2是第三線寬w3的第一整數倍，且第一線寬w1是第三線寬w3的第二整數倍，且在示例中第二整數倍大於第一整數倍。在一些實施例中，第二線寬w2的範圍從第三線寬w3的1.1倍到第三線寬w3的大約3倍；且第一線寬w1的範圍從第二線寬w2的1.1倍到第二線寬w2的大約3倍。第一、第二和第三線寬(w1、w2、w3)和預期由第一、第二和第三時脈線(114、116、118)分別負載的第一、第二和第三輸出電流(io1、io2、io3)成比例。因此，第一線寬w1和第一電流io1成比例；第二線寬w2和第二電流io2成比例；第三線寬w3和第三電流io3成比例。因為第一、第二和第三輸出電流(io1、io2、io3)預期是不同的，且由於這個例子中扇出的不同，第一、第二和第三線寬(w1、w2、w3)不同。在所示例子中，第一輸出電流io1預期大於第二輸出電流io2，且第一 線寬w1預期大於第二線寬w2；第二輸出電流io2預期大於第三輸出電流io3，且第二線寬w2預期大於第三線寬w3。由於輸出電流的不同，這些不同的線寬可以幫助減少電遷移的問題，亦允許達到更密集的佈線。
在一些實施例中，線寬和相應的預期經歷的輸出電流位準成比例，意思就是當預期被給定的時脈線負載的輸出電流增加時，線寬亦可以相應的成線性或其他方式增加。反過來說，若預期的時脈線負載的輸出電流減少時，線寬亦可以相應的成線性或其他方式減少。
在一些實施例中，當上金屬層222中的線包含預設規則線(諸如非時脈金屬線)和非預設規則線(諸如時脈線)的混和時，下金屬層218、220是IC佈局中的預設規則層。在上金屬層222中的預設規則線(例如非時脈金屬線)可以具有和在上金屬層222中的非預設規則線(例如時脈線)相同的厚度t2，且在一些實施例中的上金屬層222中的預設規則線可以具有和他們負載的輸出電流位準無關的金屬線寬度。因此，取決於如何去設計合成，上金屬層222(例如第三金屬層M3)可以包含『預設規則』M3金屬線(例如每個線的線寬為w4，其與其他預設規則M3金屬線的線寬相同，且和這些線的輸出電流無關)，就如同非預設規則M3金屬線根據其預期負載的電流位準而具有不同的線寬(例如第3圖中的w1、w2和w3)。在其他一些實施例中，這些預設規則非時脈金屬線亦可以具有根據其負載的輸出驅動電流而得的金屬線寬，而時脈線亦同。
雖然在第1圖到第3圖已描述例示過時脈樹100， 應用本揭示內容的時脈樹架構雖然有明確的優點，但所提供之實施例並非用以限制本揭示內容所涵蓋的範圍。因此，第4圖示出了可應用在時脈樹架構，亦可應用在其他同步電路或非同步電路上的積體電路400之一些實施例。積體電路400包含第一電路元件402、第二電路元件404和第三電路元件406。第一金屬線408將第一電路元件402的輸出端(out1)耦接至第二電路元件404的輸入端(in2)。第二金屬線410將第二電路元件404的輸出端(out2)耦接至第三電路元件406的輸入端(in3)，且第三金屬線412耦接至第三電路元件406的輸出端(out3)。
第一、第二和第三金屬線(408、410、412)分別根據其所負載的第一、第二和第三輸出電流(io1、io2、io3)而分別具有第一、第二和第三線寬(w1、w2、w3)。因此，第一金屬線408具有第一線寬w1，w1根據線寬和輸出電流比(w/io)和第一輸出電流io1成比例。第二金屬線410具有不同於第一線寬w1的第二線寬w2，w2根據線寬和輸出電流比(w/io)和第二輸出電流io2成比例。第三金屬線412具有不同於第一線寬w1和第二線寬w2的第三線寬w3，w3根據線寬和輸出電流比(w/io)和第三輸出電流io3成比例。
為了說明的目的且易於理解，第一電路元件402描述成第一反相器且第二電路元件404描述成第二反相器，但本揭示內容的上述電路元件不限於使用反相器。第一反相器是由第一N型金氧半電晶體414和第一P型金氧半電晶體416所組成，其閘極電極收到第一輸入端(in1)的信號且其源極/汲極區域傳送第一輸出端的(out1)信號。例示而言，第一N型金氧半 電晶體414被示為具有3/1的寬長比(wn1/ln1)，而第一P型金氧半電晶體416被示為具有9/1的寬長比(wp1/lp1)，雖然w/l比會根據不同的實現而有大幅度的改變。
第二電路元件404是由第二N型金氧半電晶體418和第二P型金氧半電晶體420所組成的第二反相器，其閘極電極收到第二輸入端(in2)的信號且其源極/汲極區域傳送第二輸出端(out2)的信號。例示而言，第二N型金氧半電晶體418被示為具有2/1的寬長比(wn2/ln2)，而第二P型金氧半電晶體420被示為具有6/1的寬長比(wp2/lp2)，雖然w/l比會根據不同的實現而有大幅度的改變。由於所示w/l比，第二輸出信號具有小於第一輸出電流io1的第二輸出電流io2。
第三電路元件406是由第三N型金氧半電晶體422和第三P型金氧半電晶體424所組成的第三反相器，其閘極電極收到第三輸入端(in3)的信號且其源極/汲極區域傳送第三輸出端(out3)的信號。例示而言，第三N型金氧半電晶體422被示為具有1/1的寬長比(wn3/ln3)，而第三P型金氧半電晶體424被示為具有3/1的寬長比(wp3/lp3)，雖然w/l比會根據不同的實現而有大幅度的改變。由於所示w/l比，第三輸出端的信號具有小於第二輸出電流io2的第三輸出電流io3。
在一些實施例中，第一電路元件402可以對應於第一時脈緩衝器電路(例如，第1圖中的第一時脈緩衝器元件108a)，而第二電路元件404可以對應於第二時脈緩衝器電路(例如，第1圖中的第二時脈緩衝器元件108g)。此外，第一、第二、第三輸出電流比io1/io2/io3可以分別對應於時脈緩衝 器元件的輸出的扇出比而設置。此外，第一、第二、第三線寬比亦可以對應到輸出電流比和分別的時脈緩衝器元件的輸出端的扇出比。
第5圖係依照本揭示內容的一些實施例繪示流程圖500的方法。雖然本揭示內容的方法在此所示和描述為一系列的動作或事件，所示的動作和事件的順序並不被限制。舉例來說，一些動作可能會以不同的順序發生，和/或與本揭示內容所示或所描述的動作以外的其他動作或事件同時發生。此外，並不需要所有示出的操作來實施本揭示內容中描述的一個或多個方面的實施例，且可以用一個或多個單獨的操作和/或階段來實施本揭示內容所描述的一個或多個操作。
在步驟502中，初始佈線根據初始電路設置以執行耦接多個單元。舉例來說，在一些實施例中，上述的多個單元可以被配置成使得他們的外緣接觸到相鄰單元的外緣，且使得上述的多個單元耦接以實現如電子設計規範所描述的電路設置，諸如SPICE網表。在一些實施例中，上述的電子電路設計規範對應到時脈樹，且上述的多個單元分別對應到多個時脈緩衝器元件，而這種初始佈線可以被稱為時脈樹合成(CTS)。
在步驟504中，此方法識別在初始電路設置內的多個預設規則線和多個非預設規則線。在一些實施例中，上述多個預設規則線對應到一個或多個下金屬層，諸如完全駐留在單一單元內的多晶矽線、第零金屬線、第一金屬線和第二金屬線；而上述多個非預設規則線對應到一個或多個上金屬層，諸如第三金屬線，其在兩個或多個的單元之前延伸以將不同的單 元互相耦接。此外，相對於預設規則線，非預設規則線是具有對時間和/或時脈偏移較高敏感度的線，意思是非預設規則線上的信號的上升和下降邊緣比預設規則線上的信號的上升和下降邊緣更接近最大可接受的占空比，且在一些情況下其可對應到時脈線。非預設規則線可以根據設計者或軟體模組貼在非預設規則線上的一個標誌或標記來識別。單元識別標誌(N)可以在步驟504中設為初始值，諸如N=1。
在步驟506中，對於初始電路設置中的第N個單元的預設規則線判定第一電遷移位準。接著，預設規則線的線寬會基於第一電遷移位準是否超過第一電遷移臨界值，而選擇性地增加線寬，從而提供第一修正後電路設置。舉例來說，若預期以一寬度/長度比驅動第N個單元的預設規則線的電晶體，來驅動大於預設規則線的電流附載電容的電流時，第N個單元的預設規則線的線寬可以增加，以減少第N個單元的電遷移位準至電遷移臨界值之下，上述預設規則線可以是單元輸出內的多晶矽層或一個或多個下金屬層。在一些實施例中，只有第N個單元的多晶矽層和/或下金屬層的線寬可以在該步驟中調整，且一個或多個非預設規則線的線寬不變(即不能調整)。
在步驟508中，第N個單元的第一最大電容值(C1)基於預設規則線而得到，上述預設規則線包含，例如第N個單元的多晶矽層和下金屬層。因此，在一些實施例中，第一最大電容值不考慮將第N個單元耦接至鄰近或相鄰單元的一個或多個非預設規則線和/或上金屬層，且/或不考慮在第N個單元外的其他單元的幾何形狀。
在步驟510中，判定第一修正後的電路設置中的非預設規則線的第二電遷移位準。接著，非預設規則線的線寬會基於第二電遷移位準是否超過第二電遷移臨界值，而選擇性地增加線寬，從而提供第二修正後電路設置。舉例來說，若第二電遷移位準超過第二預定電遷移臨界值，上述方法的一些實施例可以選擇性地增加所有非預設規則線的線寬，以減少第二電遷移位準至低於第二預定電遷移臨界值。
在步驟512中，對於第N個單元耦接至其他至少一個單元的非預設規則線的部分，計算第二最大電容(C2)。除了第N個單元內的非預設規則線以及在第二修正後的電路設置中的其他單元，第二最大電容值亦可以被考慮在關於預設規則線的幾何形狀。
在步驟514中，此方法判定C1和C2是否遵守預定關係。在一些實施例中，此方法判定C2是否大於C1。
在步驟516中，此方法選擇性地改變第N個單元內的一個或多個非預設規則線的幾何形狀，直到滿足預定關係。舉例來說，在一些實施例中，此方法選擇性地改變單元輸出處的非預設規則線的線寬，同時維持下金屬層的線寬不變，如此可以維持單元內的標準佈線且簡化了資料處理。
舉例來說，若C1和C2不遵守預定關係(即在步驟514選擇『否』)，此方法直接進行到步驟518，調整非預設規則線的幾何形狀至滿足預定關係(例如，至C2大於C1)，上述非預設規則線將第N個單元的輸出端耦接至鄰近的單元。舉例來說，若C2小於C1，則減少第N個單元的非預設規則金屬線 的寬度，直到C2大於C1。
因此，在步驟520中，所示一個例子如下，第N個單元(N=1)具有非預設規則線的第一改變線寬，使得滿足C1和C2的預定條件。非預設規則線的這個第一線寬可以基於第N個單元的電流輸出。
在第N=1單元處理後，此方法在步驟522中將N增加，且此方法回到步驟506且對下一個單元重複執行步驟506~514，在步驟514中判定下個單元的C1和C2是否遵守預定關係。
若下個單元的C1和C2遵守預定關係(即在步驟514選擇『是』)，非預設規則線的幾何圖形將下一個單元的輸出端耦接至在步驟524中沒有改變的鄰近單元。舉例來說，若在下一個單元C2大於C1，則下一個單元的非預設規則線的線寬維持不變。
因此，在步驟526中，所示一個例子如下，當下一個單元(N=2)具有第二非預設規則線寬，使得滿足C1和C2的預訂條件。第二非預設規則線的第二非預設規則線寬可以基於第N=2單元的電流輸出。其他額外的單元以相同的方法進行。
參考第6A~6C圖至第9A~9C圖，提供一系列的說明以說明第5圖中執行設計合成的方法的一些實施例。第6A圖、第7A圖、第8A圖和第9A圖示出了設計合成的各個階段的電路示意圖；且第6B圖、第7B圖、第8B圖和第9B圖示出了設計合成的各個階段的頂部佈局視圖；且第6C圖、第7C圖、第 8C圖和第9C圖示出了設計合成的各個階段的佈局的橫截面視圖。雖然第6A~6C圖至第9A~9C圖是關於方法500所描繪的，但是可以理解為第6A~6C圖至第9A~9C圖並不受限於方法500，而且是可以獨立的。同樣的，雖然第6A~6C圖至第9A~9C圖是關於方法500所描繪的，但是可以理解為此方法並不受限於第6A~6C圖至第9A~9C圖，而且是可以獨立的。
在第6A~6C圖中，以下同時描述且可對應到第5圖中步驟502的例子，其提供多個單元且根據初始電路設置操作性地和彼此耦接。在第6A~6C圖的例子中，這些單元包含第一反相器602和第二反相器604。第一反相器602包含第一N型金氧半電晶體606和第一P型金氧半電晶體608，而第二反相器604包含第二N型金氧半電晶體610和第二P型金氧半電晶體312。第一N型金氧半電晶體606具有2/1的寬長比(wn1/ln1)且第一P型金氧半電晶體608具有6/1的寬長比(wp1/lp1)，使得第一輸出電流從第一反相器的輸出端(out1)被驅動。第二N型金氧半電晶體610具有1/1的寬長比(wn2/ln2)且第二P型金氧半電晶體612具有3/1的寬長比(wp2/lp2)，使得小於第一輸出電流的第二輸出電流從第二反相器的輸出端(out2)被驅動。第一輸出端(out1)具有線寬是第一線寬w1的第一金屬線611；且第二輸出端(out2)具有線寬是和第一線寬w1相同的第二線寬w2的第二金屬線615。
如第6B~6C圖所示，反相器設置在基板614內或之上，諸如單晶矽基板或SOI基板。第一N型金氧半電晶體606包含第一和第二源極/汲極區域(616，618)，其為高摻雜濃度 的第一導電型(例如N+)，並且可以被設置在低摻雜濃度的第二導電型(例如P-)井區域602中。第一P型金氧半電晶體608包含第三和第四源極/汲極區域(622，624)，其為高摻雜濃度的第二導電型(例如P+)，並且可以被設置在低摻雜濃度的第一導電型(例如N-)井區域626中。第二N型金氧半電晶體610包含第五和第六源極/汲極區域(628，630)，其為高摻雜濃度的第一導電型(例如N+)，並且可以被設置在低摻雜濃度的第二導電型(例如P-)井區域632中。第二P型金氧半電晶體612包含第七和第八源極/汲極區域(634，636)，其為高摻雜濃度的第二導電型(例如P+)，並且可以被設置在低摻雜濃度的第一導電型(例如N-)井區域638中。第一和第二閘極電極(640，642)可以由金屬或多晶矽製成，其可以作為第一和第二反相器的資料輸入端，且經由第一金屬線644和第二金屬線646耦接至電晶體以實現反相器的功能。第三金屬線648包含第一金屬線611和第二金屬線615，且將多個反相器互相耦接。如第6B圖所示，第一金屬線611很難被描繪在第6C圖所示的橫截面。因此，雖然第一金屬線611不能真的在第6C圖所描繪的橫截面看到，第一金屬線611還是以虛線的方式畫在第6C圖中以指出第一反相器602的out1操作性地耦合至第二反相器604的in2，且第一金屬線611的高度和644層和646層相關連。在操作期間，閘極電極上的電壓選擇性地將高電壓(VDD)或低電壓(GND)耦接至第一和第二反相器的輸出端，使得輸入和輸出代表的邏輯相反。舉例來說，若反相器的輸入端是高電壓時，反相器的輸出端會是低電壓，反之亦然。
現在同時描繪第7A~7C圖，以說明第一修正後電路設置且可以根據第5圖的步驟506來舉例。在第7A~7C圖的例子中，預設規則線(諸如第二金屬線646a、646b，其將VDD耦接至P型金氧半導體電晶體608、612，和第二金屬線646c、646f，其將GND耦接至在第6A~6C圖中的N型金氧半導體電晶體606、610)具有超過第一電遷移臨界值的電遷移位準。因此，在第7A~7C圖的第一修正後電路設置中的這些預設規則線的線寬增加了第6A~6C圖中的上述線寬。舉例來說，第7B圖中的線646a’具有第6B圖中646a兩倍的線寬，且第7B圖中的線646’具有第6B圖中646d兩倍的線寬，雖然也可以使用其他因素來改變線寬。在一些實施例中，在單元內部電遷移認證期間不調整上金屬層和/或非預設規則線。再說明一次，雖然第7B圖中的第一金屬線611不能真的在第7C圖所描繪的橫截面看到，第7B圖中的第一金屬線611還是以虛線的方式畫在第7C圖中以指出第一反相器602的out1操作性地耦合至第二反相器604的in2，且第一金屬線611的高度和644層和646層的高度相關連。
在第8A~8C圖中，同時說明第二修正後電路設置且可以根據第5圖的步驟510來舉例。在第8A~8C圖的例子中，一個或多個非預設規則線(諸如第6圖中的金屬線611、615)具有超過第二電遷移臨界值的電遷移位準。因此，在第8A~8C圖的第二修正後電路設置中的這些非預設規則線(例如第8圖中的金屬線611’、615’)的線寬增加。在一些實施例中，第8圖中的非預設規則線如金屬線611’、615’的線寬是第6圖 中第一修正後電路設置的非預設規則線如金屬線611、615的線寬的兩倍或三倍。舉例來說，在第8圖中的實施例的線寬w1’、w2’是第6圖中w1、w2的三倍，雖然也可以使用其他因素來改變線寬。在一些實施例中，在單元間的電遷移認證期間不調整下金屬層和/或預設規則線。再說明一次，雖然第8B圖中的非預設規則線如金屬線611’不能真的在第8C圖所描繪的橫截面看到，第8B圖中的非預設規則線如金屬線611’還是以虛線的方式畫在第8C圖中以指出第一反相器602的out1操作性地耦合至第二反相器604的in2，且非預設規則線如金屬線611’的高度和644層和646層的高度相關連。
在第9A~9C圖中，同時說明第二修正後電路設置且可以根據第5圖的步驟516來舉例，改變用以將一單元輸出端耦接至另一單元的輸入端的非預設規則線的幾何圖形直到滿足C1和C2的預定關係。在第9A~9C圖的例子中，第二非預設規則線615”的線寬被選擇性地縮減，是因為之前的線寬w2’大於在第二非預設規則線上預期的輸出電流下提供充足的電遷移保護所需的寬度。因此，第二非預設規則線615"的線寬從第8B圖中的三倍線寬w2’減少到第9B圖中的兩倍線寬w2”，從而給其他佈線多一點空間且減少電容。另一方面，第一非預設規則線611’的線寬w1’在第9B圖中維持不變，是因為預期在第一非預設規則線611’上具有足夠大的輸出電流以保證三倍線寬的線厚度w1’。在一些實施例中，在單元間的電遷移認證期間不調整下金屬層和/或預設規則線。
參考第10圖，其繪示基於單元互聯的電遷移特性 調整線寬的處理系統的一些實施例的流程圖1000。因此，上述系統可以被表示為運作自動放置和佈線(APR)工具的電腦系統、合成系統、時間認證工具等等。上述系統可以在一個或多個通用電腦或處理器系統使用電腦程式編碼執行上述方法(例如第5圖中的方法)，諸如Mentor Graphics公司、Cadence設計系統公司、Synopsis公司和其他公司的電子設計自動化(EDA)工具。
如第10圖所示，處理器系統是一種通用電腦平台，且可以用於實現本文所討論的過程。上述處理器系統包含處理單元1002，諸如桌上型電腦、工作站、筆記型電腦或為特定應用程式制定的專屬單元。此外，處理器系統可以配備顯示器1004和一個或多個輸入/輸出(I/O)裝置1006，諸如滑鼠、鍵盤或印表機。
處理單元1002包含中央處理器(CPU)1008、記憶體1010、大容量儲存裝置1012、顯示卡1014和連接到匯流排1018的I/O介面1016。匯流排1018可能是各種匯流排架構中的一種或多種，包含記憶體匯流排、記憶體控制器、周邊匯流排或視訊匯流排。CPU1008包含任何一種電子資料處理器，且記憶體1010包含任何一種系統記憶體，諸如靜態隨機存取存儲器(SRAM)、動態隨機存取存儲器(DRAM)或唯讀記憶體(ROM)。大容量儲存裝置1012包含任何一種儲存裝置，其用以儲存資料、程式和其他資訊，且經由匯流排1018使得資料、程式和其他資訊更易得到。大容量儲存裝置1012包含，例如，一個或多個硬碟、磁碟機或光碟機。顯示卡1014和I/O介面 1016提供介面以將外部裝置耦接至處理單元1002。外部裝置的例子包含耦接至顯示卡1014和I/O裝置1006的顯示器1004，諸如耦接至I/O介面1016的滑鼠、鍵盤或印表機。其他裝置耦接至處理單元1002，且使用額外的或較少的介面卡。舉例來說，一系列的介面卡(未繪示)可以用來提供一系列的介面給印表機。處理單元1002包含網路介面1020，其可以是連到區域網路(LAN)或廣域網路(WAN)1022的有線鏈路或無線鏈路。
應當注意的是上述處理器系統可能包含其他的組件。舉例來說，處理器系統可能包含電源、電纜、主機板、可拆式儲存媒體、框架或類似的組件。這些組件雖然未繪示，但被認為是處理器系統的一部分。此外，應當注意的是本文描述的方法可以在處理器系統上實現，諸如通過CPU1008的程式碼。
本揭示內容之一實施方式係關於一種設置在半導體基板上的時脈樹架構。時脈樹架構包含具有第一線寬的第一時脈線且被設置在第一高度處，而上述第一高度是從該半導體基板的上表面測量得到的。時脈樹架構更包含具有和第一線寬不同的第二線寬的第二時脈線。第二時脈線被設置在第二高度處，而上述第二高度是從半導體基板的上表面測量得到的，且第二高度與第一高度相同。
本揭示內容之另一實施方式係關於一種積體電路(IC)。上述IC包含設置在半導體基板內或上方的第一電路元件和第二電路元件。第一電路元件具有第一輸入端和第一輸出 端，且第一輸出端具有第一輸出電流位準。第一金屬線耦接至第一輸出端，且第一金屬線具有與第一輸出電流位準成比例的第一線寬。第二電路元件具有第二輸入端和第二輸出端，且第二輸出端具有和第一輸出電流位準不同的第二輸出電流位準。第二金屬線耦接至第二輸出端。第二金屬線根據線寬和輸出電流比具有與第二輸出電流位準成比例的第二線寬。
本揭示內容之另一實施方式係關於一種方法。在此方法中，執行初始佈線以根據初始電路配置耦接至多個單元。識別初始電路配置中多個預設規則線和多個非預設規則線。判定初始電路配置中的第一單元內的那些預設規則線的第一電遷移位準，且基於第一電遷移位準是否超出第一電遷移臨界值，選擇性地增加那些預設規則線的線寬，從而提供第一修正後的電路配置。判定第一修正後的電路配置中的那些非預設規則線的第二電遷移位準，且基於第二電遷移位準是否超出第二電遷移臨界值，選擇性地增加那些非預設規則線的線寬，從而提供第二修正後的電路配置。選擇性地縮減第一非預設規則線的線寬，第一非預設規則線在第二修正後的電路設置中介於第一單元和至少一個其他單元之間的。
雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本揭示內容，任何本領域具通常知識者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧時脈樹
102‧‧‧時脈源
104‧‧‧同步電路元件
104a~104f‧‧‧正反器
106a、106b‧‧‧分支點
108‧‧‧時脈緩衝器元件
108a‧‧‧第一時脈緩衝器元件
108c‧‧‧第二時脈緩衝器元件
108g‧‧‧第三時脈緩衝器元件
108b、108d、108e、108f、108h、108i、108j‧‧‧時脈緩衝器元件
112‧‧‧樹根線
114‧‧‧第一時脈線
114a、114b、114c‧‧‧時脈線
116‧‧‧第二時脈線
116a、116b‧‧‧時脈線
118‧‧‧第三時脈線
120‧‧‧第一時脈樹區域
122‧‧‧第二時脈樹區域
124‧‧‧第三時脈樹區域

Claims (10)

  1. 一種設置在一半導體基板上的一時脈樹架構，該時脈樹架構包含：一第一時脈線，具有一第一線寬且被設置在一第一高度處，該第一高度是從該半導體基板的一上表面測量得到的；以及一第二時脈線，具有和該第一線寬不同的一第二線寬，該第二時脈線被設置在一第二高度處，且該第二高度是從該半導體基板的該上表面測量得到的，該第二高度與該第一高度相同。
  2. 如請求項1所述之時脈樹架構，其中該第一線寬與該第一時脈線的一第一電流位準成比例，且該第二線寬與該第二時脈線的一第二電流位準成比例，或該第二線寬是該第一線寬的一整數倍。
  3. 如請求項1所述之時脈樹架構，更包含：一第三時脈線，具有和該第一線寬及該第二線寬中的每一者皆不同的一第三線寬，該第三時脈線被設置在從該半導體基板的該上表面測量的一第三高度處，且該第三高度與該第一高度和該第二高度皆相同，或一第一時脈緩衝器元件，配置在該半導體基板中或該半導體基板之上，且具有一第一輸入端和一第一輸出端，該第一輸出端用以傳送一第一輸出電流到該第一時脈線；以及 一第二時脈緩衝器元件，配置在該半導體基板中或該半導體基板之上，且具有一第二輸入端和一第二輸出端，該第二輸入端被耦接至該第一時脈線，且該第二輸出端用以傳送一第二輸出電流到該第二時脈線，該第二輸出電流小於該第一輸出電流，其中根據一線寬比，該第一線寬大於該第二線寬，且其中根據一輸出電流比，該第一輸出電流大於該第二輸出電流，且該輸出電流比等於該線寬比；或一第一下金屬線和一第二下金屬線，其中該第一下金屬線具有一第一下線寬且被設置在一高度處，該高度介於該基板的該上表面和該第一時脈線之間，該第二下金屬線具有一第二下線寬且被設置在該高度處，其中該第一時脈線和該第二時脈線中的每一者具有一第一厚度，且該第一厚度是由垂直於該基板的該上表面的方向上測量得到的，該第一下金屬線和該第二下金屬線中的每一者具有一第二厚度，且該第二厚度是由垂直於該基板的該上表面的方向上測量得到的，該第一厚度大於該第二厚度。
  4. 一種積體電路，包含：一半導體基板；一第一電路元件，設置在該半導體基板內或該半導體基板上方，且具有一第一輸入端和一第一輸出端，該第一輸出端具有一第一輸出電流；一第一金屬線，耦接至該第一輸出端，該第一金屬線根據一線寬和輸出電流比，具有與該第一輸出電流成比例 的一第一線寬；一第二電路元件，設置在該半導體基板內或該半導體基板之上，且具有一第二輸入端和一第二輸出端，該第二輸出端具有和該第一輸出電流不同的一第二輸出電流；以及一第二金屬線，耦接至該第二輸出端，該第二金屬線根據該線寬和輸出電流比具有與該第二輸出電流成比例的一第二線寬。
  5. 如請求項4所述之積體電路，其中該第一金屬線被設置在一第一高度處，且該第一高度是從該半導體基板的一上表面測量得到的，該第二金屬線被設置在一第二高度處，且該第二高度是從該半導體基板的該上表面測量得到的，該第二高度和該第一高度相同，其中該積體電路更包含：一第一下金屬線，具有一第一下線寬且被設置在介於該基板的該上表面和該第一金屬線間之一高度處；以及一第二下金屬線，具有一第二下線寬且被設置在介於該基板的該上表面和該第二金屬線間之一高度處。其中該第一金屬線和該第二金屬線中的每一者具有一第一厚度，且該第一厚度是由垂直於該基板的該上表面的方向上測量得到的，該第一下金屬線和該第二下金屬線中的每一者具有一第二厚度，且該第二厚度是由垂直於該基板的該上表面的方向上測量得到的，該第一厚度大於該第二厚度。
  6. 如請求項4所述之積體電路，其中該第一線寬和該第一金屬線的一第一電遷移條件成比例，且該第二線寬和該第二金屬線的一第二電遷移條件成比例，該第二電遷移條件不同於該第一電遷移條件，或其中該第一電路元件是一第一時脈緩衝器元件，且該第二電路元件是一第二時脈緩衝器元件，其中該第一金屬線將該第一時脈緩衝器元件的第一輸出端耦接至該第二時脈緩衝器元件的該第二輸入端。
  7. 如請求項6所述之積體電路，其中該第一時脈緩衝器元件和該第二時脈緩衝器元件包含：複數個電晶體，包含設置在該半導體基板中的複數個半導體區；複數個下互連層，耦接至該些電晶體，該些下互連層包含複數個金屬線，該些金屬線具有與該第一時脈緩衝區元件和該第二時脈緩衝區元件相同的線寬；以及複數個上互連層，設置在該些下互連層的上方，且耦接至該些下互連層，該第一金屬線和該第二金屬線被設置在該些上互連層。
  8. 如請求項6所述之積體電路：其中該第一時脈緩衝區元件更包含：一第一下金屬線，設置於該基板和該第一金屬線之間，且具有一第一下金屬線寬；以及 其中該第二時脈緩衝區元件更包含：一第二下金屬線，設置於該基板和該第二金屬線之間，且具有一第二下金屬線寬，該第二下金屬線寬和該第一下金屬線寬相同且小於該第一線寬和該第二線寬中的每一者，其中該第一下金屬線和該第二下金屬線皆為預設規則線，而其中該第一金屬線和該第二金屬線皆為非預設規則線。
  9. 一種積體電路的布局方法，包含：執行初始佈線以根據一初始電路配置耦接複數個單元；識別該初始電路配置中複數個預設規則線和複數個非預設規則線；判定該初始電路配置中的一第一單元內的該些預設規則線的一第一電遷移位準，且基於該第一電遷移位準是否超出一第一電遷移臨界值，選擇性地增加該些預設規則線的線寬，從而提供一第一修正後的電路配置；判定該第一修正後的電路配置中的該些非預設規則線的一第二電遷移位準，且基於該第二電遷移位準是否超出一第二電遷移臨界值，選擇性地增加該些非預設規則線的線寬，從而提供一第二修正後的電路配置；以及選擇性地縮減一第一非預設規則線的一線寬，該第一非預設規則線在該第二修正後的電路設置中介於該第一單元和至少一個其他單元之間的。
  10. 如請求項9所述之積體電路的布局方法，更包含： 計算該第一修正後的電路配置中的該第N個單元的一第一最大電容值；計算該第二修正後的電路配置中的該第N個單元的一第二最大電容值；以及基於該第一最大電容值是否符合該第二最大電容值的一預定關係，選擇性地縮減該第一非預設規則線的該線寬，其中若該第二最大電容值大於該第一最大電容值時，該第一非預設規則線的該線寬保持不變，且其中若該第一最大電容值大於等於該第二最大電容值時，該第一非預設規則線的該線寬減小。
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