KR20170078521A - 셀 상호연결의 일렉트로마이그레이션 특성들에 기초한 기술들 - Google Patents

셀 상호연결의 일렉트로마이그레이션 특성들에 기초한 기술들 Download PDF

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충싱 왕
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Abstract

몇몇의 실시예들에서, 본 발명개시는 반도체 기판 상에 배치된 클럭 트리 구조물에 관한 것이다. 클록 트리 구조물은, 제1 라인 폭을 가지며 반도체 기판의 상부 표면으로부터 측정된 제1 높이에서 배열되는 제1 클록 라인을 포함한다. 클록 트리 구조물은 또한, 제1 라인 폭과는 상이한 제2 라인 폭을 갖는 제2 클록 라인을 포함한다. 제2 클록 라인은 반도체 기판의 상부 표면으로부터 측정된 제2 높이에서 배열되며, 제2 높이는 제1 높이와 동일하다. 제1 라인 폭은 제1 클록 라인에 대한 제1 전류 레벨에 정비례할 수 있으며, 제2 라인 폭은 제2 클록 라인에 대한 제2 전류 레벨에 정비례할 수 있다.

Description

셀 상호연결의 일렉트로마이그레이션 특성들에 기초한 기술들{TECHNIQUES BASED ON ELECTROMIGRATION CHARACTERISTICS OF CELL INTERCONNECT}
본 출원은 2015년 12월 29일에 출원된 미국 가특허 출원 제62/272,148호의 우선권을 청구하며, 이 가특허 출원의 내용은 그 전체가 참조로서 본 명세서 내에 병합된다.
본 발명개시는 셀 상호연결의 일렉트로마이그레이션 특성들에 기초한 기술들에 관한 것이다.
일렉트로마이그레이션(Electromigration)은 전도성 물질 내의 원자들의 이동이며, 이는 전도성 물질을 통과하는 전자들(즉, 전류)과 전도성 물질의 원자들 사이에 운동량을 전달하는 충돌에 의해 야기된다. 오늘날의 집적 회로 칩들은 종종 금속 상호연결층들에서 일렉트로마이그레이션을 경험한다. 예를 들어, 전자가 반도체 디바이스에 전류를 운송할 때, 전자는 금속 상호연결층들 내의 금속 원자와 충돌한다. 이러한 충돌은 금속 상호연결층들 내의 금속 원자를 이동시키게 하여(즉, 일렉트로마이그레이션을 겪음), 집적 회로 고장을 야기시킬 수 있는 금속 상호연결층들 내에서의 보이드(void)를 초래시킨다.
집적 회로 레이아웃은 다중 IC 층들에 대응하는 패턴들을 갖는 기하학적(geometric) 형상들에 관한 집적 회로(IC)의 표현이다. 예를 들어, 기하학적 형상들의 패턴들은 특히, n형 영역 및 p형 영역과 같은 반도체층, 유전체층, 또는 금속층에 대응할 수 있고, 집적 회로의 기능적 엘리먼트들을 집합적으로 구축할 수 있다. 기하학적 형상들은 로직 게이트 또는 트랜지스터와 같은 복수의 기능 엘리먼트들을 포함하는, SPICE(Simulation Program with Integrated Circuit Emphasis) 네트리스트와 같은, 회로 설계 사양(circuit design specification)에 따라 형성된다. 회로 설계 사양은 회로 설계 사양을 달성할 회로 설계를 구축하기 위해 기능 엘리먼트들이 동작가능하게 결합되는 방법을 기술한다.
회로 설계가, 실제로 제조될 때, 회로 설계 사양을 확실히 따르도록 하는 것을 돕기 위해, 집적 회로 레이아웃은 물리적 검증이라고 알려진 공정에서 일련의 검사들을 통과해야 한다. 물리적 검증의 한 부분은 집적 회로 레이아웃이 설계 규칙들이라고 불리우는 권장 파라미터들의 세트를 충족시키는지 여부를 결정하는 설계 규칙 검사(design-rule checking; DRC)이다. 설계 규칙들의 세트는, 제조된 IC들 대부분이 올바르게 작동하도록 하는 것을 보장하기 위해, 반도체 제조 공정들의 변동성을 감안하기 위한 충분한 마진들을 보장하도록, 다양한 IC 층들에 대한 일정한 기하학적 및 연결 제한들을 규정한다. DRC를 위한 설계 규칙들의 몇가지 예시들은, 활성과 활성간 최소 간격, 웰과 웰간 최소 간격, 트랜지스터의 최소 채널 길이, 상호연결 라인들의 최소 금속 폭, 및 금속과 금속간 최소 간격을 포함한다.
DRC에서의 많은 규칙들은, 이들 규칙들이 제조 시설에 의해 제공되는 파라미터들을 기초로 하며 주어진 층에 대한 모든 패턴들에 일반적으로 적용된다는 점에서 "디폴트(default)" 규칙들이다. DRC 규칙들은 종종 람다("λ")라고 불리우는 스케일링 계수(scaling factor)로 규정될 수 있거나, 또는 실제 치수로 규정될 수 있다. 예를 들어, 제조 시설은 스케일링 계수 λ = 2㎛를 갖는 금속 3 라인 폭들 및 간격들에 대한 디폴트 규칙들을 사용자에게 제공할 수 있는데, 여기서, 각각의 금속 3 라인은 5λ(또는 1㎛)의 최소 폭을 갖고, 이웃하는 금속 라인들의 가장 가까운 측벽들은 3λ(또는 0.6㎛)의 최소 간격만큼 이격되어 있다. 금속 3 라인이 상기 최소 간격보다 좁거나 또는 이웃하는 금속 라인들이 상기 최소 간격보다 더 조밀하게 이격되어 있으면, 제조 시설이 부품을 올바르게 제조할 수 없거나 또는 제조 후 부품이 신뢰성 문제를 가질 가능성이 증가된다. 따라서, 이러한 경우들에서는 DRC 에러가 표시되는데, 이러한 설계 문제를 완화시키기 위해서는 금속 3 라인의 폭을 증가시키거나 또는 이웃하는 금속 라인들 사이의 간격을 증가시킬 수 있다.
그러나, 몇몇의 경우들에서, 설계자들은 민감한 네트(net)들이나 라인들이 주어진 층에 대한 일부(단, 모두는 아님) 기하학적 형상들에 대해 연루되어 있는 특수한 경우들에 대해서는 이러한 디폴트 규칙들을 "완화"시키거나 또는 "강화"시키는 것을 원할 수 있다. 예를 들어, 클록 라인들을 통해 전송되는 클럭 신호들은 클록 스큐(clock skew)에 매우 민감하기 때문에, 설계자들은 금속3 층을 위한 클록 라인들에 대해서는 비 디폴트 규칙(non-default-rule; NDR)을 이용하되, 다른 M3 라인들에 대해서는 NDR보다는 디폴트 규칙(default rule)들을 준수할 수 있도록 하는 것을 원할 수 있다. 예를 들어, 몇몇의 경우들에서, 잠재적인 타이밍 문제들을 방지하는 데 도움이 되도록, 클록 라인들을 위한 NDR은 클록 라인들에 대해 두 배 또는 세 배 넓은 금속 라인들 및 클록 라인들 간의 적어도 두 배 넓은 간격에 대응할 수 있다. 원칙적으로, NDR은 DRC 규칙(예컨대, 최소 또는 최대 금속 폭 위반이 없음)을 따르는 한 설계자가 규정하는 그 모든 것일 수 있다.
본 발명개시의 양태들은 모두가 서로 동일한 폭을 갖는 비 디폴트 규칙(NDR) 라인들(예컨대, 각각의 NDR 라인의 폭은, 두 배 또는 세 배 넓은 금속 라인들과 같이, "비대함")은 최적의 해결책이 아닐 수 있다는 것을 이해하고 있다. 몇몇의 클록 라인들에 대해서는 더 좁은 NDR 라인을, 그리고 다른 클록 라인에 대해서는 더 넓은 NDR 라인을 선택적으로 사용하는 것은 더 많은 클록 라인들을 주어진 영역 내로 "밀어 넣을" 수 있도록 하고 라우팅 및 커패시턴스 문제를 최적화할 수 있기 때문에 라우팅 효율성을 향상시킬 수 있다는 것이 이해되어 왔다. 따라서, 예를 들어, 클록 트리 내의 NDR 라인들의 위치들의 차이로 인한 상이한 NDR 라인들 사이의 전류 로딩(current loading) 때문에, NDR 라인들의 폭은 이 폭들에 공급될 것으로 예상되는 전류의 함수로서 설정될 수 있다. 예를 들어, 더 높은 출력 전류가 제1 NDR 라인에 공급될 것으로 예상되는 경우에는 제1 NDR 라인은 더 넓게 만들어질 수 있는 반면에, 더 낮은 출력 전류가 예상되는 곳에서는 더 얇은 제2 NDR 라인이 이용될 수 있다. 제1 NDR 라인이 더 넓어지면 제1 NDR 라인을 통해 예상되는 더 높은 출력 전류로 인한 제1 NDR 라인에 대한 일렉트로마이그레이션 문제를 상쇄시키는 것을 도와줄 수 있는 반면에, 제2 NDR 라인이 더 얇아지면 여전히 충분한 일렉트로마이그레이션 보장을 제공하면서 동시에 해당 라인을 위한 라우팅 영역을 감소시키고 다른 라인들을 위한 라우팅 영역을 확보할 수 있다.
몇몇의 실시예들에서, 본 발명개시는 반도체 기판 상에 배치된 클럭 트리 구조물에 관한 것이다. 클록 트리 구조물은, 제1 라인 폭을 가지며 반도체 기판의 상부 표면으로부터 측정된 제1 높이에서 배열되는 제1 클록 라인을 포함한다. 클록 트리 구조물은 또한, 제1 라인 폭과는 상이한 제2 라인 폭을 갖는 제2 클록 라인을 포함한다. 제2 클록 라인은 반도체 기판의 상부 표면으로부터 측정된 제2 높이에서 배열되며, 제2 높이는 제1 높이와 동일하다.
다른 실시예들은 집적 회로(IC)에 관한 것이다. IC는 반도체 기판 내에 또는 그 위에 배치된 제1 회로 엘리먼트 및 제2 회로 엘리먼트를 포함한다. 제1 회로 엘리먼트는 제1 입력 및 제1 출력을 가지며, 제1 출력은 제1 출력 전류 레벨을 갖는다. 제1 금속 라인은 제1 출력에 결합되고, 제1 금속 라인은 라인 폭 대 출력 전류 비에 따라 제1 출력 전류 레벨에 비례하는 제1 라인 폭을 갖는다. 제2 회로 엘리먼트는 제2 입력 및 제2 출력을 가지며, 제2 출력은 제1 출력 전류 레벨과는 상이한 제2 출력 전류 레벨을 갖는다. 제2 금속 라인은 제2 출력에 결합된다. 제2 금속 라인은 제1 라인 폭과는 상이한 제2 라인 폭을 가지며, 라인 폭 대 출력 전류 비에 따라 제2 출력 전류 레벨에 정비례한다.
또다른 실시예들은 방법에 관한 것이다. 이 방법에서, 초기 회로 배열에 따라 복수의 셀들을 결합시키기 위해 초기 라우팅이 수행된다. 초기 회로 배열 내에서 복수의 디폴트 규칙 라인들 및 복수의 비 디폴트 규칙 라인들이 식별된다. 초기 회로 배열 내 제1 셀 내에서의 디폴트 규칙 라인들에 대한 제1 일렉트로마이그레이션 레벨이 결정되고, 디폴트 규칙 라인들의 라인 폭들은, 제1 일렉트로마이그레이션 레벨이 제1 일렉트로마이그레이션 임계값을 초과하는지의 여부에 기초하여 선택적으로 증가되어, 제1 수정된 회로 배열을 제공한다. 제1 수정된 회로 배열 내에서의 비 디폴트 규칙 라인들에 대한 제2 일렉트로마이그레이션 레벨이 결정되고, 비 디폴트 규칙 라인들의 라인 폭들은, 제2 일렉트로마이그레이션 레벨이 제2 일렉트로마이그레이션 임계값을 초과하는지의 여부에 기초하여 선택적으로 증가되어, 제2 수정된 회로 배열을 제공한다. 셀과 적어도 하나의 다른 셀 사이의 제1 비 디폴트 규칙 라인의 라인 폭은 제2 수정된 회로 배열에서 선택적으로 감소된다.
일렉트로마이그레이션 보장과 라우팅 영역 최소화 사이에 우수한 균형을 제공하며, 표준 버퍼 셀들을 사용할 수 있고, 하부의 표준 셀들에 대해 거의 또는 전혀 변화가 필요하지 않고서 상위층 금속층들에서의 라인 폭 조정들을 수행할 수 있다는 점에서 효율적인 라우팅 기술들에 따라 행해질 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 몇몇의 실시예들에 따른 복수의 동기 회로 엘리먼트들에 클록 신호(clock signal)를 제공하는 클록 트리(clock tree)의 블록도를 도시한다.
도 2는 도 1과 일치하는 몇몇의 실시예들에 대한 제1, 제2, 및 제3 클록 버퍼 엘리먼트들의 예시적인 단면도를 도시한다.
도 3은 도 2와 일치하는 몇몇의 실시예들에 대한 제1, 제2, 및 제3 클록 버퍼 엘리먼트들의 상위 금속층의 예시적인 레이아웃 평면도를 도시한다.
도 4는 몇몇의 실시예들에 따른 회로 엘리먼트들 및/또는 클록 버퍼 엘리먼트들의 일례인 두 개의 인버터들의 개략도를 도시한다.
도 5는 몇몇의 실시예들에 따른 회로 설계 합성 방법을 도시한다.
도 6a ~ 도 6c 내지 도 9a ~ 도 9c는 몇몇의 실시예들에 따른 회로 설계 합성의 다양한 스테이지들에서의 일련의 도면들을 도시한다.
도 10은 몇몇의 실시예들에 따라 금속 라인의 라인 폭을 설정하기 위한 프로세서 기반 시스템의 몇몇의 실시예들의 블록도를 도시한다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, "제1", "제2", "제3", "제4" 등의 용어들은 단지 포괄적인 식별자들일 뿐이며, 이에 따라 이러한 용어들은, 하나의 맥락에서의 "제1" 엘리먼트가 다른 맥락들에서의 "제2" 엘리먼트, "제3" 엘리먼트 등에 대응할 수 있도록, 다양한 실시예들에서 상호변경될 수 있다는 것을 이해할 것이다. 또한, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
동기화된 집적 회로 설계에 있어서, 회로의 기능 엘리먼트들간의 데이터 전송은 클록 트리를 통해 제공되는 하나 이상의 클록 신호들에 의해 동기화된다. 도 1을 참조하면, 클록 소스(102)를 복수의 동기 회로 엘리먼트들(104)에 결합시키는 클록 트리(100)를 볼 수 있다. 클록 소스(102)는 위상 고정 루프(phase-locked loop; PLL), 수정 발진기, 또는 다른 유형의 온 칩 발진기 또는 오프 칩 발진기로서 나타날 수 있으며, 동기 회로 엘리먼트들(104)은 각각 클록 트리(100)를 통해 클록 신호를 수신한다. 동기 회로 엘리먼트들(104)은 각각 데이터 입력 단자(Di), 데이터 출력 단자(Do) 및 클록 단자(CLK)를 갖는 플립 플롭들(104a~104f)로서 도시된다. Di 및 Do 단자들로의 연결들은 이해 및 보기를 쉽게하기 위해 생략되었지만, Di 및 Do 단자들은 적절한 회로 기능을 달성하기 위해 동기식 또는 비동기식 회로들에 결합될 수 있음을 알 것이다. 몇몇의 실시예들에서, 동기 회로 엘리먼트들(104)은 (SRAM, DRAM 등과 같은) 휘발성 메모리 및/또는 (플래시, MRAM, RRAM, PCRAM, FRAM 등과 같은) 비휘발성 메모리일 수 있다.
클록 트리(100)는 클록 소스(102)에 결합된 트리 루트 라인(112), 및 클록 라인이 두 개 이상의 클록 라인들로 분할되는 분기점들(예를 들어, 참조번호 106a, 106b)을 포함한다. 예를 들어, 제1 클록 라인(114)은 분기점(106a)에서 세 개의 클록 라인들(114a, 114b, 114c)로 분할되거나 또는 분기되며; 제2 클록 라인(116)은 분기점(106b)에서 두 개의 클록 라인들(116a, 116b)로 분할되거나 또는 분기된다. 제3 클록 라인(118)과 같은 몇몇의 클록 라인들은 분할되거나 또는 분기되지 않을 수 있고, 오히려, 하나의 회로 엘리먼트로부터 다른 회로 엘리먼트로 연속적으로 연장될 수 있다. 도 1의 도시된 클록 트리(100)는 단지 예시일 뿐이며, 비제한적인 예시로서, H 트리 배열들, 제로 클록 스큐 배열들, 다중 클록 소스들을 갖는 클록 트리들 등의, 임의의 다양한 클록 트리 구조물들이 본 발명개시의 범위에 속하면서 구상가능할 수 있다는 것을 알 것이다.
클록 버퍼 엘리먼트들(108)이 클록 트리(100) 내의 다양한 클록 라인들 상에 배열된다. 예를 들어, 제1 클록 버퍼 엘리먼트(108a), 제2 클록 버퍼 엘리먼트(108c), 및 제3 클록 버퍼 엘리먼트(108g)가 라벨링되고, 이들은 이하에서 더 상세히 설명될 것이다. 제1 클록 버퍼 엘리먼트(108a)는 제1 입력(i1)과 제1 출력(o1)을 갖고, 제2 클록 버퍼 엘리먼트(108c)는 제2 입력(i2)과 제2 출력(o2)을 갖고, 제3 클록 버퍼 엘리먼트(108g)는 제3 입력(i3)과 제3 출력(o3)을 가지며, 도시된 바와 같이 클록 버퍼 엘리먼트들(108)을 동작가능하게 결합하는 클록 라인들을 갖는다. 다른 클록 버퍼 엘리먼트들은 또한 입력(i) 및 출력(o)을 가지지만, 명확성을 위해 이에 대한 상세한 설명은 생략된다.
하나의 클록 버퍼 엘리먼트들과 다음 레벨의 클록 버퍼들 사이의 분기들의 개수는 "팬 아웃(fan out)"으로서 알려져 있다. 따라서, 제1 클록 트리 영역(120)은 단일 클록 라인로부터 분리된 더 많은 분기들(예를 들어, 제1 클록 라인(114)으로부터 분리된 세 개의 클록 라인들(114a, 114b, 114c))을 갖는 경향이 있는 반면에, 제2 클록 트리 영역(122)은 단일 클록 라인으로부터 분리된 더 적은 수의 분기들(예를 들어, 제2 클록 트리 영역(122)에서의 각각의 클록 라인으로부터 분리된 두 개의 분기들)을 갖고, 제3 클록 트리 영역(124)은 제한되거나 또는 제로의 분기/분리를 갖는 경향이 있다. 따라서, 도시된 제1 클록 트리 영역(120)은 제2 클록 트리 영역(122)보다 더 많은 팬 아웃을 가지며, 제2 클록 트리 영역(122)은 제3 클록 트리 영역(124)보다 더 많은 팬 아웃을 갖는다. 클록 트리(100)의 성질로 인해 몇몇의 팬 아웃, 특히 큰 팬 아웃이 존재할 것이지만, 이것이 완화되지 않으면, 클록 트리 내의 이질적인 영역들에서 커패시턴스 값들이 커질 수 있고, 클록 트리(100) 내에서 구동 문제 및/또는 클록 스큐 문제를 유발할 수 있다.
팬 아웃 문제를 제한하기 위해, 클록 버퍼 엘리먼트들(108)은 클록 트리 내의 각각의 위치들에 기초하여 상이한 각각의 출력 전류들을 전달하도록 크기가 정해진다. 따라서, 제1 클록 버퍼 엘리먼트(108a)는 제1 출력(o1)으로부터 제1 출력 전류 레벨(io1)을 전달하도록 크기가 정해진 트랜지스터들을 갖는다. 제1 출력 전류 레벨(i01)의 일부는 제1 클록 라인(114)을 통해 제2 클록 버퍼 엘리먼트(108c)의 입력(i2)에 전달되는 반면에, io1의 다른 부분들은 클록 버퍼 엘리먼트들(108b, 108d)로 나아간다.
제2 클록 버퍼 엘리먼트(108c)는 제2 출력(o2)으로부터 제2 출력 전류 레벨(io2)을 전달하도록 크기가 정해진 트랜지스터들을 갖는다. 제2 출력 전류 레벨(i02)의 일부는 제2 클록 라인(116)을 통해 제3 클록 버퍼 엘리먼트(108g)의 입력(i3)에 전달되는 반면에, io2의 다른 부분은 클록 버퍼(108h)로 나아간다. 제2 출력 전류 레벨(io2)은 제1 출력 전류 레벨(io1)과 상이하다. 도 1에서 도시된 실시예에서, 예를 들어, 제1 클록 트리 영역(120)이 제2 클록 트리 영역(122)보다 큰 팬 아웃을 갖는다는 사실을 보완시키는 것을 돕기 위해, 제1 출력 전류 레벨(io1)은 제2 출력 전류 레벨(io2)보다 높을 수 있다. 이것은 구동 및/또는 클록 스큐 문제들을 제한시키는 것을 도와줄 수 있다.
제3 클록 버퍼 엘리먼트(108g)는 제3 출력(o3)으로부터 제3 출력 전류 레벨(io3)을 전달하도록 크기가 정해진 트랜지스터들을 갖는다. 제3 클록 라인(118)은 제3 클록 버퍼 엘리먼트(108g)를 동기 회로 엘리먼트(예컨대, 플립 플롭(104c))에 결합시킨다. 제3 출력 전류 레벨(io3)은 제1 출력 전류 레벨(io1) 및 제2 출력 전류 레벨(io2) 각각과 상이할 수 있다. 도 1에서 도시된 실시예에서, 예를 들어, 제1 및 제2 클록 트리 영역들(120, 122)이 제3 클록 트리 영역(124)보다 큰 팬 아웃을 갖는다는 사실을 보완시키는 것을 돕기 위해, 제1 출력 전류 레벨(io1)과 제2 출력 전류 레벨(io2)은 각각 제3 출력 전류 레벨(io3)보다 높다. 그러나, 도 1은 단지 예시일 뿐이며, 다른 실시예들에서는 다른 출력 전류 레벨들 및 다른 팬 아웃들이 본 발명개시의 범위 내에 포함되는 것으로서 구상가능하다는 것이 이해될 것이다.
클록 라인들(예컨대, 114, 116, 118)은 대응하는 클록 라인에 의해 운송될 것으로 예상되는 출력 전류 레벨에 기초하여 설정된 라인 폭들을 갖는다. 따라서, 제1 클록 라인(114)은 제1 출력 전류 레벨(io1)에 정비례하는 제1 라인 폭(w1)을 가지며, 제2 클록 라인(116)은 제2 출력 전류 레벨(io2)에 정비례하는 제2 라인 폭(w2)을 갖는다. 마찬가지로, 제3 클록 라인(118)은 제3 출력 전류 레벨(io3)에 정비례하는 제3 라인 폭(w3)을 갖는다. 이들 라인들의 폭들은 클록 트리 합성 동안 버퍼별로 계산되고 조정될 수 있으며, 이에 따라, 각각의 클록 버퍼 엘리먼트들(108)은 각자의 출력 전류 레벨에 대응하고 클록 트리(100)에서의 해당 버퍼의 위치에 기초하여 고유할 수 있는 자신의 라인 폭을 각자의 출력에서 가질 수 있다. 이것은 일렉트로마이그레이션 보장과 라우팅 영역 최소화 사이에 우수한 균형을 제공하며, 표준 버퍼 셀들을 사용할 수 있고 하부의 표준 셀들에 대해 거의 또는 전혀 변화가 필요하지 않고서 상위층 금속층들에서의 라인 폭 조정들을 수행할 수 있다는 점에서 효율적인 라우팅 기술들에 따라 행해질 수 있다.
도 2는 실리콘 또는 실리콘 온 절연체 기판과 같은 반도체 기판 내에 및/또는 그 위에 배열된, 제1 클록 버퍼 엘리먼트(108a), 제2 클록 버퍼 엘리먼트(108c), 및 제3 클록 버퍼 엘리먼트(108g)를 포함한 클록 트리(100)의 일부의 단면도를 도시한다. 반도체 디바이스들(202)은 클록 버퍼 엘리먼트들 내에 포함되며, 기판(200) 내 및/또는 그 위에 배치된다. 상호연결 구조물(204)이 기판(200) 위에 배치되며, 반도체 디바이스들을 서로 동작가능하게 결합시킨다.
도 2의 실시예에서, 반도체 디바이스(202)는 금속 산화물 전계 효과 트랜지스터들(MOSFET)(202a, 202b, 202c)로서 예시되지만, 다른 것들 중에서도, 바이폴라 접합 트랜지스터(BJT), 핀 전계 효과 트랜지스터(FinFET), 다이오드, 접합 전계 효과 트랜지스터(JFETS)와 같은 다른 유형들의 디바이스들이 또한 이용될 수 있다. 도시된 MOSFET은 제1 도전형을 갖는 소스 영역(206) 및 드레인 영역(208)과, 소스 및 드레인 영역들을 분리시키고 제1 도전형과는 반대인 제2 도전형을 갖는 채널 영역(210)을 포함한다. 구리 또는 알루미늄과 같은 폴리실리콘 또는 금속으로 제조될 수 있는 도전성 게이트 전극(212)은 채널 영역(210) 위에 놓이며, 게이트 유전체(214)에 의해 채널 영역(210)으로부터 분리된다.
상호연결 구조물(204)은 서로 적층된 복수의 도전층들, 및 인접한 도전층들 사이에서 수직하게 연장하는 복수의 비아들을 포함한다. 예를 들어, 도시된 상호연결 구조물(204)은 게이트 층(216), 금속1 층(218), 금속2 층(220), 및 금속3 층(222)을 포함하지만, 임의의 개수의 도전층들이 존재할 수 있다는 것을 이해할 것이다. 각각의 도전층은 일반적으로, 예를 들어, 구리 또는 알루미늄과 같은 폴리실리콘 또는 금속으로 제조된다. 각각의 도전층 내에서, 도전성 라인들은 하나 이상의 방향들로 수평하게 연장하며 와이어들로서 역할을 한다. 예를 들어, 실리콘 이산화물 또는 로우 k 유전체 물질과 같은 유전체 구조물(224)은 다양한 도전층들 사이의 전기적 절연을 제공한다. 비아(226)는 금속 라인들을 동작가능하게 결합시키기 위해 인접한 도전층들 사이에서 수직하게 연장하고, 콘택트(228)는 금속1 라인들을 반도체 디바이스들(202)에 옴(ohmically) 결합시키기 위해 수직하게 연장한다. 상호연결 구조물(204) 내에서, 도 2에서의 층들(218, 220)과 같은 하나 이상의 하위 금속층들은 각각 제1 두께(t1)를 가질 수 있다. 층(222)과 같은 하나 이상의 상위 금속층은 제1 두께(t1)보다 큰 제2 두께(t2)를 가질 수 있다.
몇몇의 실시예들에서, 제1 클록 라인(114), 제2 클록 라인(116), 및 제3 클록 라인(118)은 상위 금속층들(222) 내에 배치된다. 제1 클록 버퍼 엘리먼트(108a)는 제1 클록 라인(114)을 통해 제2 클록 버퍼(108c)의 제2 입력에 결합된 제1 출력을 갖고, 제2 클록 버퍼 엘리먼트(108c)는 제2 클록 라인(116)을 통해 제3 클록 버퍼(108g)의 제3 입력에 결합된 제2 출력을 갖는다. 제1 클록 라인(114), 제2 클록 라인(116), 및 제3 클록 라인(118)은, 반도체 기판(200)의 상부 표면(200s)으로부터 측정된, 제1 높이(h1), 제2 높이(h2) 및 제3 높이(h3)에서 각각 배열되어 있는 것이 예시된다. 몇몇의 실시예들에서, 제1, 제2 및 제3 높이들(h1, h2, h3)은 동일하고/동일하거나, 제1, 제2 및 제3 클록 라인들(114, 116, 118)은 서로 동일 평면인 최상면들을 갖는다. 몇몇의 실시예들에서, 제1, 제2 및 제3 클록 라인들(114, 116, 118)은 서로 동일 평면인 적어도 하나의 면을 갖는다.
도 2에서의 절단선에 의해 표시된 상위 금속층들(222)의 샘플 레이아웃 평면도를 도시한 도 3에 도시된 바와 같이, 제1 클록 라인(114)은 제1 라인 폭(w1)을 가지며, 제2 클록 라인(116)은 제2 라인 폭(w2)를 가지며, 제3 클록 라인(118)은 제3 라인 폭(w3)을 갖는다. 몇몇의 실시예들에서, 제2 라인 폭(w2)은 제3 라인 폭(w3)의 제1 정수배이고, 제1 라인 폭(w1)은 제3 라인 폭(w3)의 제2 정수배이고; 도시된 예시에서, 제2 정수배는 제1 정수배보다 크다. 몇몇의 실시예들에서, 제2 라인 폭(w2)은 제3 라인 폭(w3)의 1.1배 내지 제3 라인 폭(w3)의 약 3배이며, 제1 라인 폭(w1)은 제2 라인 폭(w2)의 1.1배 내지 제2 라인 폭(w2)의 약 3배이다. 제1, 제2, 및 제3 라인 폭들(w1, w2, w3)은 제1, 제2, 및 제3 클록 라인들(114, 116, 118)에 의해 운송될 것으로 예상되는 제1, 제2, 및 제3 출력 전류 레벨들(각각, io1, io2, io3)에 정비례한다. 따라서, 제1 라인 폭(w1)은 제1 출력 전류 레벨(i01)에 정비례하고, 제2 라인 폭(w2)은 제2 출력 전류 레벨(i02)에 정비례하며, 제3 라인 폭(w3)은 제3 출력 전류 레벨(i03)에 정비례한다. 이 예시에서의 팬 아웃의 차이로 인하여, 제1, 제2 및 제3 출력 전류들(io1, io2, io3)은 상이할 것으로 예상되기 때문에, 제1, 제2 및 제3 라인 폭들(w1, w2, w3)은 상이하다. 도시된 예시에서, 제1 출력 전류(io1)는 제2 출력 전류(io2)보다 크고, 제1 라인 폭(w1)은 제2 라인 폭(w2)보다 클 것으로 예상되며, 제2 출력 전류(io2)는 제3 출력 전류(io3)보다 크고, 제2 라인 폭(w2)은 제3 라인 폭(w3)보다 클 것으로 예상된다. 이러한 라인 폭 차이는 출력 전류의 이러한 차이로 인한 일렉트로마이그레이션 문제를 완화시키는 동시에, 밀집된 라우팅이 달성가능하게 하는 데에 도움을 준다.
몇몇의 실시예들에서, 라인 폭들은 라인들이 경험할 것으로 예상되는 대응하는 출력 전류 레벨에 정비례하는데, 이는 주어진 클록 라인에 의해 운송될 것으로 예상되는 출력 전류가 증가함에 따라, 라인 폭이 또한 이에 대응하여 선형적으로 또는 이와 다르게 증가될 수 있음을 의미한다. 이와 반대로, 클록 라인에 의해 운송될 것으로 예상되는 출력 전류가 감소하면, 대응하는 라인 폭은 선형적으로 또는 이와 다르게 감소될 수 있다.
몇몇의 실시예들에서, 하위 금속층들(218, 220)은 IC 레이아웃에서의 디폴트 규칙 층들이며, 상위 금속층(222)에서의 라인들은 비 클록(non-clock) 금속 라인들과 같은 디폴트 규칙 라인들과, 클록 라인들과 같은 비 디폴트 규칙(NDR) 라인들의 혼합물을 포함할 수 있다. 상위 금속층(222)에서의 디폴트 규칙 라인들(예컨대, 비 클록 금속 라인들)은 상위 금속층(222)에서의 NDR 라인들(예컨대, 클록 라인들)의 두께와 동일한 두께들(t2)을 가질 수 있으며, 몇몇의 실시예들에서는, 자신들이 운송하는 출력 전류 레벨과는 독립적인 금속 라인 폭들을 가질 수 있다. 따라서, 설계 합성이 수행되는 방법에 따라, 상위 금속층(222)(예컨대, M3)은 "디폴트 규칙" M3 금속 라인들(예컨대, 각각, 다른 디폴트 규칙 M3 라인들의 폭과 동일하며, 이러한 라인들의 출력 전류와는 독립적인 폭(w4)을 가짐) 뿐만이 아니라, 라인 자신들이 운송할 것으로 예상되는 출력 전류 레벨에 따라 달라지는 상이한 라인 폭들(예컨대, 도 3에서의 w1, w2, w3)을 갖는 NDR M3 금속 라인들을 포함할 수 있다. 다른 실시예들에서, 이러한 디폴트 규칙 비 클록 금속 라인들은 또한, 클록 라인들과 마찬가지로, 이들이 운송하는 출력 구동 전류에 의존하는 금속 라인 폭들을 가질 수 있다.
도 1 내지 도 3을 클록 트리(100)와 관련하여 설명하고 도시하였지만, 본 발명개시를 클록 트리 구조물들에 적용함에 있어서 뚜렷한 장점들이 있으나, 본 발명개시는 이러한 적용으로 제한되지 않는다는 것을 알 것이다. 따라서, 도 4는 클록 트리 구조물에 적용될 수 있지만, 다른 동기 회로 및/또는 비동기 회로에도 적용가능한 집적 회로(400)의 몇몇의 실시예들을 도시한다. 집적 회로(400)는 제1 회로 엘리먼트(402), 제2 회로 엘리먼트(404) 및 제3 회로 엘리먼트(406)를 포함한다. 제1 금속 라인(408)은 제1 회로 엘리먼트(402)의 출력(out1)을 제2 회로 엘리먼트(404)의 입력(in2)에 결합시킨다. 제2 금속 라인(410)은 제2 회로 엘리먼트(404)의 출력(out2)을 제3 회로 엘리먼트(406)의 입력(in3)에 결합시키며, 제3 금속 라인(412)은 제3 회로 엘리먼트(406)의 출력(out3)에 결합된다.
제1, 제2, 및 제3 금속 라인들(각각, 408, 410, 412)은 자신들이 운송할 것으로 예상되는 제1, 제2, 및 제3 출력 전류 레벨들(각각, io1, i02, i03)에 의존하는 제1, 제2, 및 제3 라인 폭들(각각, w1, w2, w3)을 갖는다. 따라서, 제1 금속 라인(408)은 라인 폭 대 출력 전류 비(w/io)에 따라 제1 출력 전류 레벨(io1)에 정비례하는 제1 라인 폭(w1)을 갖는다. 따라서, 제2 금속 라인(410)은 제1 라인 폭(w1)과는 상이한 제2 라인 폭(w2)을 갖지만, 라인 폭 대 출력 전류 비(w/io)에 따라 제2 출력 전류 레벨(io2)에 정비례한다. 제3 금속 라인(412)은 제1 라인 폭(w1) 및 제2 라인 폭(w2)과는 상이한 제3 라인 폭(w3)을 갖지만, 라인 폭 대 출력 전류 비(w/io)에 따라 제3 출력 전류 레벨(io3)에 정비례한다.
설명의 편의상 그리고 이해를 용이하게 하기 위해, 제1 회로 엘리먼트(402)는 제1 인버터로서 도시되고, 제2 회로 엘리먼트(404)는 제2 인버터로서 도시되지만, 본 발명개시는 이들 회로 엘리먼트들에 대한 인버터들의 사용으로 제한되지 않는다. 제1 인버터는 제1 nmos 트랜지스터(414) 및 제1 pmos 트랜지스터(416)로 구성되며, 이 트랜지스터들의 게이트 전극들은 제1 입력 신호(in1)를 수신하고, 이 트랜지스터들의 소스/드레인 영역들은 제1 출력 신호(out1)를 전달한다. 설명의 편의상, 제1 nmos 트랜지스터(414)는 3/1의 폭 대 길이 비(wn1/ln1)를 갖는 것으로서 예시되는 반면에, 제1 pmos 트랜지스터(416)는 9/1의 wp1/lp1 비를 갖는 것으로서 예시되지만, w/l 비들은 구현예에 따라 광범위하게 달라질 수 있다.
제2 회로 엘리먼트(404)는 제2 nmos 트랜지스터(418) 및 제2 pmos 트랜지스터(420)로 구성된 제2 인버터이며, 이 트랜지스터들의 게이트 전극들은 제2 입력 신호(in2)를 수신하고, 이 트랜지스터들의 소스/드레인 영역들은 제2 출력 신호(out2)를 전달한다. 설명의 편의상, 제2 nmos 트랜지스터(418)는 2/1의 폭 대 길이 비(wn2/ln2)를 갖는 것으로서 예시되는 반면에, 제2 pmos 트랜지스터(420)는 6/1의 wp2/lp2 비를 갖는 것으로서 예시되지만, w/l 비들은 구현예에 따라 광범위하게 달라질 수 있다. 존재하는 w/l 비 때문에, 제2 출력 신호(out2)는 제1 출력 전류 레벨(io1)보다 작은 제2 출력 전류 레벨(io2)을 갖는다.
제3 회로 엘리먼트(406)는 제3 nmos 트랜지스터(422) 및 제3 pmos 트랜지스터(424)로 구성된 제3 인버터이며, 이 트랜지스터들의 게이트 전극들은 제3 입력 신호(in3)를 수신하고, 이 트랜지스터들의 소스/드레인 영역들은 제3 출력 신호(out3)를 전달한다. 설명의 편의상, 제3 nmos 트랜지스터(422)는 1/1의 폭 대 길이 비(wn3/ln3)를 갖는 것으로서 예시되는 반면에, 제3 pmos 트랜지스터(424)는 3/1의 wp3/lp3 비를 갖는 것으로서 예시되지만, w/l 비들은 구현예에 따라 광범위하게 달라질 수 있다. 존재하는 w/l 비 때문에, 제3 출력 신호(out3)는 제2 출력 전류 레벨(io2)보다 작은 제3 출력 전류 레벨(io3)을 갖는다.
몇몇의 실시예들에서, 제1 회로 엘리먼트(402)는 제1 클록 버퍼 회로(예컨대, 도 1에서의 제1 클록 버퍼 엘리먼트(108a))에 대응할 수 있고, 제2 회로 엘리먼트(404)는 제2 클록 버퍼 회로(예컨대, 도 1에서의 제2 클록 버퍼 엘리먼트(108c))에 대응할 수 있으며, 제3 회로 엘리먼트(406)는 제3 클록 버퍼 회로(예컨대, 도 1에서의 제3 클록 버퍼 엘리먼트(108g))에 대응할 수 있다. 또한, 제1, 제2, 및 제3 출력 전류들의 비(io1 / io2 / io3)는 각각의 클록 버퍼 엘리먼트들의 출력들에서의 팬 아웃의 비에 대응하도록 설정될 수 있다. 또한, 제1, 제2, 및 제3 라인 폭들의 비는 또한 출력 전류들의 비에 대응하고, 각각의 클록 버퍼 엘리먼트들의 출력들에서의 팬 아웃의 비에 대응할 수 있다.
도 5는 몇몇의 실시예들에 따른 흐름도(500)로서의 방법을 도시한다. 여기서는 개시된 방법(예컨대, 흐름도(500)에 의해 서술된 방법)을 일련의 동작들 또는 이벤트들로서 예시하고 설명하였지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 예시되고 및/또는 설명된 것 이외에 다른 순서로 발생할 수 있고 및/또는 이와 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 여기서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 예시된 동작들 모두가 필요한 것은 아닐 수 있고, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
동작(502)에서, 초기 회로 배열에 따라 복수의 셀들을 결합시키기 위해 초기 라우팅이 수행된다. 예를 들어, 몇몇의 실시예들에서, 복수의 셀들은 이들의 외곽 가장자리들이 이웃하는 셀들의 외곽 가장자리들에 접촉하도록 배열될 수 있으며, 복수의 셀들은 SPICE 네트리스트와 같은 전자 설계 사양에서 기술된 회로 배열을 달성하도록 결합된다. 전자 회로 설계 사양이 클록 트리에 대응하고 복수의 셀들이 복수의 클록 버퍼 엘리먼트들에 각각 대응하는 몇몇의 실시예들에서, 이러한 초기 라우팅을 클록 트리 합성(clock tree synthesis; CTS)이라고 부를 수 있다.
동작(504)에서, 본 방법은 초기 회로 배열 내에서 복수의 디폴트 규칙 라인들 및 복수의 비 디폴트 규칙(NDR) 라인들을 식별한다. 몇몇의 실시예들에서, 디폴트 규칙 라인들은 개별적인 셀들 내에 완전히 위치하는 폴리실리콘 라인들, 금속0 라인들, 금속1 라인들, 및 금속2 라인들과 같은, 하나 이상의 하위 금속층들에 대응할 수 있는 반면에, 비 디폴트 규칙 라인들은 상이한 셀들을 서로 결합시키기 위해 두 개 이상의 셀들 사이를 연장하는 금속3 라인들과 같은, 하나 이상의 상위 금속층들에 대응할 수 있다. 또한, 비 디폴트 규칙 라인들은 디폴트 규칙 라인들에 비해 타이밍 및/또는 클록 스큐에 대한 더 높은 민감도들을 갖는 라인들일 수 있는데, 이는 비 디폴트 규칙 라인들 상의 신호의 상승 및 하강 엣지들이 디폴트 규칙 라인들 상의 신호의 상승 및 하강 엣지들보다는 최대 허용 듀티 사이클에 더 가깝고, 몇몇의 경우들에서는 클록 라인들에 대응할 수 있음을 의미한다. 비 디폴트 규칙 라인들은 설계자 또는 소프트웨어 모듈이 비 디폴트 규칙 라인들에 부착하는 태그 또는 라벨에 따라 식별될 수 있다. 셀 식별자 인덱스(N)는 또한 블록(504)에서, N = 1과 같은 초기값으로 설정될 수 있다.
동작(506)에서, 초기 회로 배열에서 N번째 셀 내의 디폴트 규칙 라인들에 대한 제1 일렉트로마이그레이션 레벨이 결정된다. 그 다음, 디폴트 규칙 라인들의 라인 폭들은, 제1 일렉트로마이그레이션 레벨이 제1 일렉트로마이그레이션 임계값을 초과하는지의 여부에 기초하여 선택적으로 증가되어, 제1 수정된 회로 배열을 제공한다. 예를 들어, N번째 셀의 디폴트 규칙 라인을 구동하는 트랜지스터의 폭/길이 비가, 셀 출력 내의 하나 이상의 하위 금속층들 또는 폴리실리콘층과 같은, 디폴트 규칙 라인의 전류 운송 용량보다 큰 전류 레벨을 구동시킬 것으로 예상되는 경우, N번째 셀에 대한 일렉트로마이그레이션 레벨을 일렉트로마이그레이션 임계값 아래로 감소시키도록 N번째 셀 내의 디폴트 규칙 라인의 라인 폭은 증가될 수 있다. 몇몇의 실시예들에서, N번째 셀의 폴리실리콘층들 및/또는 하위 금속층들의 라인 폭들 만이 이 블록에서 조정되고, 하나 이상의 비 디폴트 규칙 라인들의 라인 폭들은 변경되지 않고 그대로 남겨진다(즉, 조정되지 않는다).
동작(508)에서, N번째 셀에 대한 제1 최대 커패시턴스 값(C1)은, 예컨대, N번째 셀에 대한 폴리실리콘층 및 하위 금속층들을 비롯한, 디폴트 규칙 라인들에 기초하여 계산된다. 따라서, 몇몇의 실시예들에서, 제1 최대 커패시턴스 값은 N번째 셀을 이웃하거나 인접한 셀들에 결합시키는 하나 이상의 비 디폴트 규칙 라인들 및/또는 상위 금속층들을 고려하지 않고/않거나, N번째 셀의 외부에 있는 다른 셀들의 기하학적 구조들을 고려하지 않는다.
동작(510)에서, 제1 수정된 회로 배열에서 비 디폴트 규칙 라인들에 대한 제2 일렉트로마이그레이션 레벨이 결정된다. 그 다음, 비 디폴트 규칙 라인들의 라인 폭들은, 제2 일렉트로마이그레이션 레벨이 제2 일렉트로마이그레이션 임계값을 초과하는지의 여부에 기초하여 선택적으로 증가되어, 제2 수정된 회로 배열을 제공한다. 예를 들어, 제2 일렉트로마이그레이션 레벨이 제2 미리 결정된 일렉트로마이그레이션 임계값을 초과하는 경우, 본 방법의 몇몇의 실시예들은 제2 일렉트로마이그레이션 레벨을 제2 미리 결정된 일렉트로마이그레이션 임계값 아래로 감소시키기 위해 비 디폴트 규칙 라인들의 모든 라인 폭들을 선택적으로 증가시킬 수 있다.
동작(512)에서, N번째 셀을 적어도 하나의 다른 셀에 결합시키는 비 디폴트 규칙 라인들의 부분들에 대한 제2 최대 커패시턴스(C2)가 계산된다. 제2 최대 커패시턴스 값은 제2 수정된 회로 배열 내의 다른 셀들에 대해서뿐만이 아니라, N번째 셀 내의 비 디폴트 규칙 라인들은 물론 디폴트 규칙 라인들의 기하학적 구조를 고려할 수 있다.
동작(514)에서, 본 방법은 C1 및 C2가 미리 결정된 관계를 준수하는지 여부를 결정한다. 몇몇의 실시예들에서, 본 방법은 C2가 C1보다 큰지 여부를 결정한다.
동작(516)에서, 본 방법은 미리 결정된 관계가 충족될 때 까지 N번째 셀에 대한 하나 이상의 비 디폴트 규칙 라인들의 기하학적 구조를 선택적으로 변경한다. 예를 들어, 몇몇의 실시예들에서, 본 방법은 하위 금속층들의 라인 폭들은 변경시키지 않으면서 셀의 출력에서 비 디폴트 규칙 라인에 대한 라인 폭을 선택적으로 변경시키는데, 이는 셀들 내에서 표준 라우팅을 유지하고 데이터 처리를 간소화시킨다.
예를 들어, C1과 C2가 미리 결정된 관계를 준수하지 않으면(즉, 동작 514에서 "아니오"), 본 방법은 미리 결정된 관계가 충족될 때 까지(예컨대, C2가 C1보다 클 때 까지) N번째 셀의 출력을 이웃하는 셀에 결합시키는 비 디폴트 규칙 라인의 기하학적 구조가 조정되는 동작(518)으로 진행한다. 예를 들어, C2가 C1보다 작으면, N번째 셀에 대한 비 디폴트 규칙 금속 라인의 폭은, C2가 C1보다 작을 때 까지 감소될 수 있다.
따라서, 단계(520)에서, C1 및 C2에 대한 미리 결정된 조건이 충족되도록 N번째 셀(N = 1)이 비 디폴트 규칙 라인에 대한 제1 변경된 라인 폭을 갖는 예시가 도시된다. 비 디폴트 규칙 라인에 대한 이러한 제1 라인 폭은 N번째 셀의 출력 전류에 기초될 수 있다.
이러한 방식으로 N=1 셀이 처리된 후, 본 방법은 동작(522)에서 N을 증가시키고, 본 방법은 동작(506)으로 되돌아가서, 다음 셀에 대해 동작들(506~514)을 반복하며, 동작(514)에서 다음 셀에 대한 C1 및 C2가 미리 결정된 관계를 준수하는지 여부를 결정한다.
다음 셀에 대한 C1과 C2가 미리 결정된 관계를 준수하면(즉, 동작 514에서 "예"), 다음 셀의 출력을 이웃하는 셀에 결합시키는 비 디폴트 규칙 라인의 기하학적 구조는 변경되지 않고 그대로 남겨진다(동작(524)). 예를 들어, 다음 셀에 대해 C2가 C1보다 크면, 다음 셀에 대한 비 디폴트 규칙 라인의 폭은 변경되지 않고 그대로 남겨진다.
따라서, 단계(526)에서, C1 및 C2에 대한 미리 결정된 조건이 충족되도록 다음 셀(N = 2)이 제2 비 디폴트 규칙 라인 폭을 갖는 예시가 도시된다. 제2 비 디폴트 규칙 라인에 대한 이러한 제2 비 디폴트 규칙 라인 폭은 N=2 셀의 출력 전류에 기초될 수 있다. 마찬가지 방식으로 추가적인 셀들이 처리된다.
도 6a~도 6c 내지 도 9a~도 9c를 참조하면, 설계 합성을 수행하기 위한 도 5의 방법의 몇몇의 실시예들을 예시하기 위한 일련의 도면들이 제공된다. 도 6a, 도 7a, 도 8a, 및 도 9a는 설계 합성의 다양한 스테이지들에서의 회로의 개략도를 도시하고, 도 6b, 도 7b, 도 8b, 및 도 9b는 설계 합성의 다양한 스테이지들에서의 회로의 (레이아웃) 평면도를 도시하며, 도 6c, 도 7c, 도 8c, 및 도 9c는 설계 합성의 다양한 스테이지들에서의 레이아웃의 단면도를 도시한다. 도 6a~도 6c 내지 도 9a~도 9c가 방법(500)과 관련하여 기술되지만, 도 6a~도 6c 내지 도 9a~도 9c는 방법(500)으로 제한되지 않으며, 대신에 독립적으로 존재할 수 있다는 것을 알 것이다. 마찬가지로, 방법(500)은 도 6a~도 6c 내지 도 9a~도 9c와 관련하여 기술되지만, 본 방법은 도 6a~도 6c 내지 도 9a~도 9c로 제한되지 않으며, 대신에 독립적으로 존재할 수 있다는 것을 알 것이다.
이제 동시에 설명되고, 예컨대, 도 5의 동작(502)에 대응할 수 있는 도 6a 내지 도 6c에서, 초기 회로 배열에 따라 동작가능하게 결합될 복수의 셀들이 제공된다. 도 6a 내지 도 6c의 예시에서, 셀들은 제1 인버터(602)와 제2 인버터(604)를 포함한다. 제1 인버터(602)는 제1 nmos 트랜지스터(606) 및 제1 pmos 트랜지스터(608)를 포함하는 반면에, 제2 인버터(604)는 제2 nmos 트랜지스터(610) 및 제2 pmos 트랜지스터(612)를 포함한다. 제1 nmos 트랜지스터(606)는 2/1의 폭 대 길이 비(Wn1/Ln1)를 갖고, 제1 pmos 트랜지스터(608)는 6/1의 Wp1/Lp1을 가져서, 제1 출력 전류가 제1 인버터의 출력(out1)으로부터 구동된다. 제2 nmos 트랜지스터(610)는 1/1의 폭 대 길이 비(Wn2/Ln2)를 갖고, 제2 pmos 트랜지스터(612)는 3/1의 Wp2/Lp2을 가져서, 제1 출력 전류보다 작은 제2 출력 전류가 동작 동안 제2 인버터의 출력(out2)으로부터 구동된다. 제1 출력(out1)은 제1 라인 폭(w1)을 갖는 제1 금속 라인(611)을 갖고; 제2 출력(out2)은 제1 라인 폭(w1)과 동일한 제2 라인 폭(w2)을 갖는 제2 금속 라인(615)을 갖는다.
도 6b 내지 도 6c에서 도시된 바와 같이, 인버터들은 단결정 실리콘 기판 또는 SOI 기판과 같은, 기판(614) 내 또는 그 위에 배열된다. 제1 nmos 트랜지스터(606)는, 제1 도전형(예를 들어, N+)으로 고도로 도핑되고, 제2 도전형(예를 들어, P-)을 갖는 경도핑 웰 영역(620) 내에 배열될 수 있는 제1 및 제2 소스/드레인 영역들(616, 618)을 포함한다. 제1 pmos 트랜지스터(608)는, 제2 도전형(예를 들어, P+)으로 고도로 도핑되고, 제1 도전형(예를 들어, N-)을 갖는 경도핑 웰 영역(626) 내에 배열될 수 있는 제3 및 제4 소스/드레인 영역들(622, 624)을 포함한다. 제2 nmos 트랜지스터(610)는, 제1 도전형(예를 들어, N+)의 제5 및 제6 소스/드레인 영역들(628, 630), 및 제2 도전형(예를 들어, P-)을 갖는 경도핑 웰 영역(632)을 포함하며, 제2 pmos 트랜지스터(612)는, 제2 도전형(예를 들어, P+)의 제7 및 제8 소스/드레인 영역들(634, 636), 및 제1 도전형(예를 들어, N-)을 갖는 경도핑 웰 영역(638)을 포함한다. 금속 또는 폴리실리콘으로 제조될 수 있는 제1 및 제2 게이트 전극들(640, 642)은 제1 및 제2 인버터들에 대한 데이터 입력 단자들로서 작용하고, 금속1 라인들(644) 및 금속2 라인들(646)은 트랜지스터들을 결합시켜서 인버터 기능을 달성한다. 제1 금속 라인(611) 및 제2 금속 라인(615)을 포함할 수 있는 금속3 라인들(648)은 인버터들을 서로 결합시킨다. 도 6b에서 도시된 바와 같이, 제1 금속 라인(611)은 도 6c에서 도시된 단면 평면으로부터 퇴거된다. 따라서, 제1 금속 라인(611)이 도 6c에서 도시된 단면 평면 상에 실제로 보이지 않더라도, 제1 금속 라인(611)은 도 6c에서 점선으로 그려져서 제1 인버터(602)의 out1와 제2 인버터(604)의 in2 간의 동작가능한 결합 및 층들(644, 646)의 높이들에 대한 제1 금속 라인(611)의 높이를 나타낸다. 동작 동안, 게이트 전극들 상의 전압은 고전압(VDD) 또는 저전압(GND)을 제1 및 제2 인버터들의 출력들에 선택적으로 결합시켜서, 출력은 입력의 논리적 반대를 나타낸다. 예를 들어, 인버터의 입력이 고전압인 경우 인버터의 출력은 저전압이 될 것이며, 그 반대로 인버터의 입력이 저전압인 경우 인버터의 출력은 고저전압이 될 것이다.
이제, 동시에 설명되는 도 7a 내지 도 7c는 제1 수정된 회로 배열을 도시하며, 이것은 예를 들어, 도 5의 참조번호 506에 대응할 수 있다. 도 7a 내지 도 7c의 예시에서, (도 6a 내지 도 6c에서 VDD를 pmos 트랜지스터들(608, 612)에 결합시키는 금속2 라인들(646a, 646b), 및 GND를 nmos 트랜지스터들(606, 610)에 결합시키는 금속2 라인들(646c, 646f)과 같은) 디폴트 규칙 라인들은 제1 일렉트로마이그레이션 임계값을 초과하는 일렉트로마이그레이션 레벨을 가질 수 있다. 따라서, 이러한 디폴트 규칙 라인들의 폭은 이전의 도 6a 내지 도 6c와 비교하여 도 7a 내지 도 7c의 제1 수정된 회로 배열에서 증가되었다. 예를 들어, 도 7b에서의 라인(646a')의 폭들은 도 6b에서의 라인(646s)에 비해 두 배가 되고, 도 7b에서의 라인(646d')의 폭은 도 6b에서의 라인(646d)에 비해 두 배가 되지만, 폭 변화에 대해 다른 배수들이 또한 이용될 수 있다. 몇몇의 실시예들에서, 상위 금속층들 및/또는 비 디폴트 규칙 층들은 이러한 셀내 일렉트로마이그레이션 검증 동안 조정되지 않는다. 다시, 도 7b에서의 제1 금속 라인(611)이 도 7c에서 도시된 단면 평면 상에 실제로 보이지 않더라도, 도 7b에서의 제1 금속 라인(611)은 도 7c에서 점선으로 그려져서 제1 인버터(602)의 out1와 제2 인버터(604)의 in2 간의 동작가능한 결합 및 층들(644, 646)의 높이들에 대한 제1 금속 라인(611)의 높이를 나타낸다.
이제, 동시에 설명되는 도 8a 내지 도 8c에서는 제2 수정된 회로 배열을 도시하며, 이것은 예를 들어, 도 5의 참조번호 510에 대응할 수 있다. 도 8a 내지 도 8c의 예시에서, 하나 이상의 비 디폴트 규칙 라인들(예를 들어, 도 6에서의 금속3 라인들(611, 615))은 제2 일렉트로마이그레이션 임계값을 초과하는 일렉트로마이그레이션 레벨을 가질 수 있고, 따라서 도 8a 내지 도 8c의 제2 수정된 회로 배열에서 이러한 비 디폴트 규칙 라인들(예를 들어, 도 8의 금속3 라인들(611', 615'))의 폭은 증가되었다. 몇몇의 실시예들에서, 도 8에서의 이들 NDR 라인들(611', 615')의 폭은 도 6에서의 제1 수정된 회로 배열보다 2 배 또는 3 배 크다. 예를 들어, 폭(w1', w2')은 도 6의 실시예와 비교하여 도 8의 실시예에서 3 배가 되었지만, 폭 변경에 관한 다른 배수들이 사용될 수 있다. 몇몇의 실시예들에서, 하위 금속층들 및/또는 디폴트 규칙 라인들은 이러한 셀간 일렉트로마이그레이션 검증 동안 조정되지 않는다. 다시, 도 8b에서의 NDR 라인(611')이 도 8c에서 도시된 단면 평면 상에 실제로 보이지 않더라도, 도 8b에서의 NDR 라인(611')은 도 8c에서 점선으로 그려져서 제1 인버터(602)의 out1와 제2 인버터(604)의 in2 간의 동작가능한 결합 및 층들(644, 646)의 높이들에 대한 NDR 라인(611')의 높이를 나타낸다.
이제 동시에 설명되고, 예컨대, 도 5의 동작(516)에 대응할 수 있는 도 9a 내지 도 9c에서, C1 및 C2에 대한 미리 결정된 관계가 충족될 때 까지, 셀의 출력을 다른 셀의 입력에 결합시키는 비 디폴트 규칙 라인의 기하학적 구조가 변경된다. 도 9a 내지 도 9c의 예시에서, 제2 비 디폴트 규칙 라인(615")의 폭이 선택적으로 감소되는데, 그 이유는 제2 비 디폴트 규칙 라인에 대해 기대되는 출력 전류가 주어지면 충분한 일렉트로마이그레이션 보호를 제공하기 위해 이전 폭(w2')이 필요했던 것보다 컸기 때문이다. 따라서, 제2 비 디폴트 규칙 라인(615")의 폭은 도 8b에서의 3배 폭(w2')인 것으로부터 도 9b에서의 2배 폭(w2")으로 감소되어, 다른 라우팅을 위한 공간을 확보하여 커패시턴스를 감소시킬 수 있다. 한편, 제1 비 디폴트 규칙 라인(611')에 대해 충분히 큰 출력 전류가 예상되기 때문에, 3배 넓은 라인 두께(w1')를 보장하도록, 제1 비 디폴트 규칙 라인(611')의 폭(w1')은 도 9b에서 변경되지 않은 채로 그대로 남겨진다. 몇몇의 실시예들에서, 하위 금속층들 및/또는 디폴트 규칙 라인들은 이러한 셀간 일렉트로마이그레이션 검증 동안 조정되지 않는다.
도 10을 참조하면, 셀 상호연결의 일렉트로마이그레이션 특성에 기초하여 라인 폭들을 조정하기 위한 공정 기반 시스템의 몇몇의 실시예들의 블록도(1000)가 도시된다. 따라서, 자동 배치 및 라우팅(auto-place-and-route) 툴, 합성 툴, 타이밍 검증 툴 등을 구동하는 컴퓨팅 시스템으로서 나타나라 수 있는 이 시스템은, 멘토 그래픽스사, 카던스 디자인 시스템사, 시놉시스사 등에 의한 전자 설계 자동화(electronic design automation; EDA) 툴들과 같은, 하나 이상의 범용 컴퓨터 또는 프로세서 기반 시스템에서 컴퓨터 프로그램 코드를 이용하여 전술한 방법들(예컨대, 도 5의 방법)을 이행할 수 있다.
도 10에 의해 도시된 바와 같이, 프로세서 기반 시스템은 범용 컴퓨터 플랫폼이며, 이것은 여기에서 논의된 공정들을 구현하는데 사용될 수 있다. 프로세서 기반 시스템은 데스크탑 컴퓨터, 워크스테이션, 랩톱 컴퓨터, 또는 특정 애플리케이션을 위해 맞춤화된 전용 유닛과 같은, 프로세싱 유닛(1002)을 포함할 수 있다. 또한, 프로세서 기반 시스템은 디스플레이(1004), 및 마우스, 키보드, 또는 프린터와 같은 하나 이상의 입출력(I/O) 디바이스들(1006)을 구비할 수 있다.
프로세싱 유닛(1002)은 중앙 처리 유닛(CPU)(1008), 메모리(1010), 대용량 저장 디바이스(1012), 비디오 아답터(1014), 버스(1018)에 연결된 I/O 인터페이스(1016)를 포함할 수 있다. 버스(1018)는 메모리 버스 또는 메모리 제어기, 주변 버스, 또는 비디오 버스를 비롯하여, 임의의 유형의 몇몇의 버스 아키텍처들 중 하나 이상일 수 있다. CPU(1008)는 임의의 유형의 전자 데이터 프로세서를 포함할 수 있고, 메모리(1010)는 SRAM(static random access memory), DRAM(dynamic random access memory) 또는 ROM(read-only memory)과 같은, 임의의 유형의 시스템 메모리를 포함할 수 있다. 대용량 저장 디바이스(1012)는 데이터, 프로그램, 및 다른 정보를 저장하고, 이러한 데이터, 프로그램, 및 다른 정보가 버스(1018)를 통해 액세스가능해지도록 구성된 임의의 유형의 저장 디바이스를 포함할 수 있다. 대용량 저장 디바이스(1012)는, 예를 들어, 하드 디스크 드라이브, 자기 디스크 드라이브, 또는 광 디스크 드라이브 중 하나 이상을 포함할 수 있다. 비디오 아답터(1014) 및 I/O 인터페이스(1016)는 외부 디바이스를 프로세싱 유닛(1002)에 결합하기 위한 인터페이스들을 제공한다. 외부 디바이스의 예는 비디오 아답터(1014), 및 I/O 인터페이스(1016)에 결합된 마우스, 키보드, 프린터 등과 같은 I/O 디바이스(1006)에 연결된 디스플레이(1004)를 포함한다. 다른 디바이스가 프로세싱 유닛(1002)에 결합될 수 있고, 추가적인 또는 더 적은 수의 인터페이스 카드들이 활용될 수 있다. 예를 들어, 직렬 인터페이스 카드(미도시됨)는 프린터에 직렬 인터페이스를 제공하는 데에 사용될 수 있다. 또한, 프로세싱 유닛(1002)은 근거리 통신망(LAN) 또는 광역 통신망(WAN)(1022)에 대한 유선 링크 및/또는 무선 링크일 수 있는 네트워크 인터페이스(1020)를 포함할 수 있다.
프로세서 기반 시스템은 다른 컴포넌트들을 포함할 수 있음을 알아야 한다. 예를 들어, 프로세서 기반 시스템은 전원 공급 장치, 케이블, 마더 보드, 착탈식 저장 매체, 케이스 등을 포함할 수 있다. 이러한 다른 컴포넌트들은, 표시되지 않았지만, 프로세서 기반 시스템의 일부로서 간주된다. 또한, 여기에 기술된 방법들은 CPU(1008)에 의해 실행되는 프로그램 코드에 의한 것과 같이, 프로세서 기반 시스템 상에서 구현될 수 있음을 알아야 한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 기판 상에 배치된 클록 트리(clock tree) 구조물에 있어서,
제1 라인 폭을 가지며, 상기 반도체 기판의 상부 표면으로부터 측정된 제1 높이에서 배열된 제1 클록 라인; 및
상기 제1 라인 폭과는 상이한 제2 라인 폭을 갖는 제2 클록 라인을 포함하며, 상기 제2 클록 라인은 상기 반도체 기판의 상기 상부 표면으로부터 측정된 제2 높이에서 배열되며, 상기 제2 높이는 상기 제1 높이와 동일한 것인, 클록 트리 구조물.
실시예 2. 실시예 1에 있어서, 상기 제1 라인 폭은 상기 제1 클록 라인에 대한 제1 전류 레벨에 정비례하며, 상기 제2 라인 폭은 상기 제2 클록 라인에 대한 제2 전류 레벨에 정비례한 것인, 클록 트리 구조물.
실시예 3. 실시예 1에 있어서, 상기 제2 라인 폭은 상기 제1 라인 폭의 정수배인 것인, 클록 트리 구조물.
실시예 4. 실시예 1에 있어서,
상기 제1 라인 폭 및 상기 제2 라인 폭 각각과는 상이한 제3 라인 폭을 갖는 제3 클록 라인을 더 포함하며, 상기 제3 클록 라인은 상기 반도체 기판의 상기 상부 표면으로부터 측정된 제3 높이에서 배열되며, 상기 제3 높이는 상기 제1 높이 및 상기 제2 높이 각각과 동일한 것인, 클록 트리 구조물.
실시예 5. 실시예 1에 있어서,
상기 반도체 기판 내 또는 상기 반도체 기판 상에 배치되며 제1 입력과 제1 출력을 갖는 제1 클록 버퍼 엘리먼트로서, 상기 제1 출력은 제1 출력 전류 레벨을 상기 제1 클록 라인에 전달하도록 구성된 것인, 상기 제1 클록 버퍼 엘리먼트; 및
상기 반도체 기판 내 또는 상기 반도체 기판 상에 배치되며 제2 입력과 제2 출력을 갖는 제2 클록 버퍼 엘리먼트로서, 상기 제2 입력은 상기 제1 클록 라인에 결합되며, 상기 제2 출력은 제2 출력 전류 레벨을 상기 제2 클록 라인에 전달하도록 구성되며, 상기 제2 출력 전류 레벨은 상기 제1 출력 전류 레벨보다 작은 것인, 상기 제2 클록 버퍼 엘리먼트를 더 포함하는 클록 트리 구조물.
실시예 6. 실시예 5에 있어서, 상기 제1 라인 폭은 라인 폭 비(line-width ratio)에 따라 상기 제2 라인 폭보다 크고, 상기 제1 출력 전류 레벨은 출력 전류 비(output-current ratio)에 따라 상기 제2 출력 전류 레벨보다 크며, 상기 출력 전류 비는 상기 라인 폭 비와 동일한 것인, 클록 트리 구조물.
실시예 7. 실시예 1에 있어서,
제1 하위 라인 폭을 가지며, 상기 반도체 기판의 상기 상부 표면과 상기 제1 클록 라인 사이에 있는 높이에서 배치된 제1 하위 금속 라인; 및
제2 하위 라인 폭을 가지며, 상기 높이에서 배치된 제2 하위 금속 라인을 더 포함하고,
상기 제1 클록 라인과 상기 제2 클록 라인 각각은 상기 반도체 기판의 상기 상부 표면에 대해 수직한 방향으로 측정된 제1 두께를 갖고, 상기 제1 하위 금속 라인과 상기 제2 하위 금속 라인은 상기 반도체 기판의 상기 상부 표면에 대해 수직한 방향으로 측정된 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 큰 것인, 클록 트리 구조물.
실시예 8. 집적 회로에 있어서,
반도체 기판;
상기 반도체 기판 내 또는 상기 반도체 기판 위에 배치되며, 제1 입력과 제1 출력을 갖는 제1 회로 엘리먼트로서, 상기 제1 출력은 제1 출력 전류 레벨을 갖는 것인, 상기 제1 회로 엘리먼트;
상기 제1 출력에 결합된 제1 금속 라인으로서, 상기 제1 금속 라인은 라인 폭 대 출력 전류 비에 따라 상기 제1 출력 전류 레벨에 정비례하는 제1 라인 폭을 갖는 것인, 상기 제1 금속 라인;
상기 반도체 기판 내 또는 상기 반도체 기판 상에 배치되며, 제2 입력 및 제2 출력을 갖는 제2 회로 엘리먼트로서, 상기 제2 출력은 상기 제1 출력 전류 레벨과는 상이한 제2 출력 전류 레벨을 갖는 것인, 상기 제2 회로 엘리먼트; 및
상기 제2 출력에 결합된 제2 금속 라인으로서, 상기 제2 금속 라인은, 상기 제1 라인 폭과는 상이하며 상기 라인 폭 대 출력 전류 비에 따라 상기 제2 출력 전류 레벨에 정비례하는 제2 라인 폭을 갖는 것인, 상기 제2 금속 라인을 포함하는 집적 회로.
실시예 9. 실시예 8에 있어서, 상기 제1 금속 라인은 상기 반도체 기판의 상부 표면으로부터 측정된 제1 높이에서 배열되고, 상기 제2 금속 라인은 상기 반도체 기판의 상기 상부 표면으로부터 측정된 제2 높이에서 배열되며, 상기 제2 높이는 상기 제1 높이와 동일한 것인, 집적 회로.
실시예 10. 실시예 9에 있어서,
제1 하위 라인 폭을 가지며, 상기 반도체 기판의 상기 상부 표면과 상기 제1 금속 라인 사이의 높이에서 배치된 제1 하위 금속 라인; 및
제2 하위 라인 폭을 가지며, 상기 반도체 기판의 상기 상부 표면과 상기 제2 금속 라인 사이의 높이에서 배치된 제2 하위 금속 라인을 더 포함하는 집적 회로.
실시예 11. 실시예 10에 있어서, 상기 제1 금속 라인과 상기 제2 금속 라인 각각은 상기 반도체 기판의 상기 상부 표면에 대해 수직한 방향으로 측정된 제1 두께를 갖고, 상기 제1 하위 금속 라인과 상기 제2 하위 금속 라인 각각은 상기 반도체 기판의 상기 상부 표면에 대해 수직한 방향으로 측정된 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 큰 것인, 집적 회로.
실시예 12. 실시예 8에 있어서, 상기 제1 라인 폭은 상기 제1 금속 라인에 대한 제1 일렉트로마이그레이션(electromigration) 조건에 비례하고, 상기 제2 라인 폭은 상기 제2 금속 라인에 대한 제2 일렉트로마이그레이션 조건에 비례하며, 상기 제2 일렉트로마이그레이션 조건은 상기 제1 일렉트로마이그레이션 조건과는 상이한 것인, 집적 회로.
실시예 13. 실시예 8에 있어서, 상기 제1 회로 엘리먼트는 제1 클록 버퍼 엘리먼트이고, 상기 제2 회로 엘리먼트는 제2 클록 버퍼 엘리먼트이며, 상기 제1 금속 라인은 상기 제1 클록 버퍼 엘리먼트의 상기 제1 출력을, 상기 제2 클록 버퍼 엘리먼트의 상기 제2 입력에 결합시키는 것인, 집적 회로.
실시예 14. 실시예 13에 있어서, 상기 제1 클록 버퍼 엘리먼트와 상기 제2 클록 버퍼 엘리먼트는,
상기 반도체 기판 내에 배열된 반도체 영역들을 포함한 트랜지스터들;
상기 트랜지스터들에 결합되며, 상기 제1 클록 버퍼 엘리먼트 및 상기 제2 클록 버퍼 엘리먼트와 동일한 라인 폭들을 갖는 금속 라인들을 포함한 하위 상호연결층들; 및
상기 하위 상호연결층들 위에 배열되고 상기 하위 상호연결층들에 결합된 상위 상호연결층들을 포함하며, 상기 제1 금속 라인과 상기 제2 금속 라인은 상기 상위 상호연결층들 내에 배열된 것인, 집적 회로.
실시예 15. 실시예 13에 있어서,
상기 제1 클록 버퍼 엘리먼트는, 상기 반도체 기판과 상기 제1 금속 라인 사이에 배치되며 제1 하위 금속 라인 폭을 갖는 제1 하위 금속 라인을 더 포함하고,
상기 제2 클록 버퍼 엘리먼트는, 상기 반도체 기판과 상기 제2 금속 라인 사이에 배치되며 제2 하위 금속 라인 폭을 갖는 제2 하위 금속 라인을 더 포함하며, 상기 제2 하위 금속 라인 폭은, 상기 제1 하위 금속 라인 폭과 동일하며, 상기 제1 라인 폭과 상기 제2 라인 폭 각각보다는 작은 것인, 집적 회로.
실시예 16, 실시예 15에 있어서, 상기 제1 하위 금속 라인과 상기 제2 하위 금속 라인은 디폴트 규칙(default-rule) 라인들이며, 상기 제1 금속 라인과 상기 제2 금속 라인은 비 디폴트 규칙(non-default-rule) 라인들인 것인, 집적 회로.
실시예 17. 방법에 있어서,
초기 회로 배열에 따라 복수의 셀들을 결합시키기 위해 초기 라우팅(initial routing)을 수행하는 단계;
상기 초기 회로 배열 내에서 복수의 디폴트 규칙 라인들 및 복수의 비 디폴트 규칙 라인들을 식별하는 단계;
상기 초기 회로 배열 내 제1 셀 내에서의 상기 디폴트 규칙 라인들에 대한 제1 일렉트로마이그레이션 레벨을 결정하고, 상기 제1 일렉트로마이그레이션 레벨이 제1 일렉트로마이그레이션 임계값을 초과하는지의 여부에 기초하여 상기 디폴트 규칙 라인들의 라인 폭들을 선택적으로 증가시켜서, 제1 수정된 회로 배열을 제공하는 단계;
상기 제1 수정된 회로 배열 내에서의 상기 비 디폴트 규칙 라인들에 대한 제2 일렉트로마이그레이션 레벨을 결정하고, 상기 제2 일렉트로마이그레이션 레벨이 제2 일렉트로마이그레이션 임계값을 초과하는지의 여부에 기초하여 상기 비 디폴트 규칙 라인들의 라인 폭들을 선택적으로 증가시켜서, 제2 수정된 회로 배열을 제공하는 단계; 및
상기 제2 수정된 회로 배열에서 상기 제1 셀과 적어도 하나의 다른 셀 사이의 제1 비 디폴트 규칙 라인의 라인 폭을 선택적으로 감소시키는 단계를 포함하는 방법.
실시예 18. 실시예 17에 있어서,
상기 제1 수정된 회로 배열의 N번째 셀에 대한 제1 최대 커패시턴스 값을 계산하는 단계;
상기 제2 수정된 회로 배열의 N번째 셀에 대한 제2 최대 커패시턴스 값을 계산하는 단계; 및
상기 제1 최대 커패시턴스 값이 상기 제2 최대 커패시턴스 값과의 미리 결정된 관계를 준수하는지 여부에 기초하여 상기 제1 비 디폴트 규칙 라인의 라인 폭을 선택적으로 감소시키는 단계를 더 포함하는 방법.
실시예 19. 실시예 18에 있어서, 상기 제2 최대 커패시턴스 값이 상기 제1 최대 커패시턴스 값보다 크면 상기 제1 비 디폴트 규칙 라인의 라인 폭은 변경되지 않은 채로 남고, 상기 제1 최대 커패시턴스 값이 상기 제2 최대 커패시턴스 값 이상이면 상기 제1 비 디폴트 규칙 라인의 라인 폭은 감소되는 것인 방법.
실시예 20. 실시예 17에 있어서, 상기 비 디폴트 규칙 라인들은 클록 라인들을 포함하며, 상기 디폴트 규칙 라인들은 비 클록 라인들을 포함한 것인 방법.

Claims (10)

  1. 반도체 기판 상에 배치된 클록 트리(clock tree) 구조물에 있어서,
    제1 라인 폭을 가지며, 상기 반도체 기판의 상부 표면으로부터 측정된 제1 높이에서 배열된 제1 클록 라인; 및
    상기 제1 라인 폭과는 상이한 제2 라인 폭을 갖는 제2 클록 라인
    을 포함하며,
    상기 제2 클록 라인은 상기 반도체 기판의 상기 상부 표면으로부터 측정된 제2 높이에서 배열되며,
    상기 제2 높이는 상기 제1 높이와 동일한 것인, 클록 트리 구조물.
  2. 제1항에 있어서,
    상기 제2 라인 폭은 상기 제1 라인 폭의 정수배인 것인, 클록 트리 구조물.
  3. 제1항에 있어서,
    상기 제1 라인 폭 및 상기 제2 라인 폭 각각과는 상이한 제3 라인 폭을 갖는 제3 클록 라인
    을 더 포함하며,
    상기 제3 클록 라인은 상기 반도체 기판의 상기 상부 표면으로부터 측정된 제3 높이에서 배열되며,
    상기 제3 높이는 상기 제1 높이 및 상기 제2 높이 각각과 동일한 것인, 클록 트리 구조물.
  4. 제1항에 있어서,
    상기 반도체 기판 내 또는 상기 반도체 기판 상에 배치되며 제1 입력과 제1 출력을 갖는 제1 클록 버퍼 엘리먼트로서, 상기 제1 출력은 제1 출력 전류 레벨을 상기 제1 클록 라인에 전달하도록 구성된 것인, 상기 제1 클록 버퍼 엘리먼트; 및
    상기 반도체 기판 내 또는 상기 반도체 기판 상에 배치되며 제2 입력과 제2 출력을 갖는 제2 클록 버퍼 엘리먼트로서, 상기 제2 입력은 상기 제1 클록 라인에 결합되며, 상기 제2 출력은 제2 출력 전류 레벨을 상기 제2 클록 라인에 전달하도록 구성되며, 상기 제2 출력 전류 레벨은 상기 제1 출력 전류 레벨보다 작은 것인, 상기 제2 클록 버퍼 엘리먼트
    를 더 포함하는 클록 트리 구조물.
  5. 제1항에 있어서,
    제1 하위 라인 폭을 가지며, 상기 반도체 기판의 상기 상부 표면과 상기 제1 클록 라인 사이에 있는 높이에서 배치된 제1 하위 금속 라인; 및
    제2 하위 라인 폭을 가지며, 상기 높이에서 배치된 제2 하위 금속 라인
    을 더 포함하고,
    상기 제1 클록 라인과 상기 제2 클록 라인 각각은 상기 반도체 기판의 상기 상부 표면에 대해 수직한 방향으로 측정된 제1 두께를 갖고,
    상기 제1 하위 금속 라인과 상기 제2 하위 금속 라인은 상기 반도체 기판의 상기 상부 표면에 대해 수직한 방향으로 측정된 제2 두께를 가지며,
    상기 제1 두께는 상기 제2 두께보다 큰 것인, 클록 트리 구조물.
  6. 집적 회로에 있어서,
    반도체 기판;
    상기 반도체 기판 내 또는 상기 반도체 기판 위에 배치되며, 제1 입력과 제1 출력을 갖는 제1 회로 엘리먼트로서, 상기 제1 출력은 제1 출력 전류 레벨을 갖는 것인, 상기 제1 회로 엘리먼트;
    상기 제1 출력에 결합된 제1 금속 라인으로서, 상기 제1 금속 라인은 라인 폭 대 출력 전류 비에 따라 상기 제1 출력 전류 레벨에 정비례하는 제1 라인 폭을 갖는 것인, 상기 제1 금속 라인;
    상기 반도체 기판 내 또는 상기 반도체 기판 상에 배치되며, 제2 입력 및 제2 출력을 갖는 제2 회로 엘리먼트로서, 상기 제2 출력은 상기 제1 출력 전류 레벨과는 상이한 제2 출력 전류 레벨을 갖는 것인, 상기 제2 회로 엘리먼트; 및
    상기 제2 출력에 결합된 제2 금속 라인
    을 포함하고,
    상기 제2 금속 라인은, 상기 제1 라인 폭과는 상이하며 상기 라인 폭 대 출력 전류 비에 따라 상기 제2 출력 전류 레벨에 정비례하는 제2 라인 폭을 갖는 것인, 집적 회로.
  7. 제6항에 있어서,
    상기 제1 금속 라인은 상기 반도체 기판의 상부 표면으로부터 측정된 제1 높이에서 배열되고,
    상기 제2 금속 라인은 상기 반도체 기판의 상기 상부 표면으로부터 측정된 제2 높이에서 배열되며,
    상기 제2 높이는 상기 제1 높이와 동일한 것인, 집적 회로.
  8. 제6항에 있어서,
    상기 제1 라인 폭은 상기 제1 금속 라인에 대한 제1 일렉트로마이그레이션(electromigration) 조건에 비례하고,
    상기 제2 라인 폭은 상기 제2 금속 라인에 대한 제2 일렉트로마이그레이션 조건에 비례하며,
    상기 제2 일렉트로마이그레이션 조건은 상기 제1 일렉트로마이그레이션 조건과는 상이한 것인, 집적 회로.
  9. 방법에 있어서,
    초기 회로 배열에 따라 복수의 셀들을 결합시키기 위해 초기 라우팅(initial routing)을 수행하는 단계;
    상기 초기 회로 배열 내에서 복수의 디폴트 규칙 라인들 및 복수의 비 디폴트 규칙 라인들을 식별하는 단계;
    상기 초기 회로 배열 내 제1 셀 내에서의 상기 디폴트 규칙 라인들에 대한 제1 일렉트로마이그레이션 레벨을 결정하고, 상기 제1 일렉트로마이그레이션 레벨이 제1 일렉트로마이그레이션 임계값을 초과하는지의 여부에 기초하여 상기 디폴트 규칙 라인들의 라인 폭들을 선택적으로 증가시켜서, 제1 수정된 회로 배열을 제공하는 단계;
    상기 제1 수정된 회로 배열 내에서의 상기 비 디폴트 규칙 라인들에 대한 제2 일렉트로마이그레이션 레벨을 결정하고, 상기 제2 일렉트로마이그레이션 레벨이 제2 일렉트로마이그레이션 임계값을 초과하는지의 여부에 기초하여 상기 비 디폴트 규칙 라인들의 라인 폭들을 선택적으로 증가시켜서, 제2 수정된 회로 배열을 제공하는 단계; 및
    상기 제2 수정된 회로 배열에서 상기 제1 셀과 적어도 하나의 다른 셀 사이의 제1 비 디폴트 규칙 라인의 라인 폭을 선택적으로 감소시키는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 제1 수정된 회로 배열의 N번째 셀에 대한 제1 최대 커패시턴스 값을 계산하는 단계;
    상기 제2 수정된 회로 배열의 N번째 셀에 대한 제2 최대 커패시턴스 값을 계산하는 단계; 및
    상기 제1 최대 커패시턴스 값이 상기 제2 최대 커패시턴스 값과의 미리 결정된 관계를 준수하는지 여부에 기초하여 상기 제1 비 디폴트 규칙 라인의 라인 폭을 선택적으로 감소시키는 단계
    를 더 포함하는 방법.
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