JP2002374235A

JP2002374235A - クロック分配回路及び分配方法並びにクロック供給回路

Info

Publication number: JP2002374235A
Application number: JP2001179142A
Authority: JP
Inventors: Riichi Yoshino; 利一吉野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-06-13
Filing date: 2001-06-13
Publication date: 2002-12-26
Anticipated expiration: 2021-06-13
Also published as: JP3539494B2

Abstract

(57)【要約】【課題】高速の双方向データ伝送において、伝送信号
の周波数及び伝送路の配線長に制限されないデータ伝送
回路に用いられるクロック分配回路及び分配方法並びに
クロック供給回路を提供することを目的とする。【解決手段】本発明のクロック分配回路及び分配方法
並びにクロック供給回路は、第１のクロック線の長さと
第２のクロック線の長さとがほぼ等しく、且つ、第１の
ＰＬＬ回路のフィードバックループの長さと第２のＰＬ
Ｌ回路のフィードバックループの長さとの差が伝送路の
長さにほぼ等しくなる様に配線長制御されてなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路間を接続する
伝送路を介して双方向にデータの伝送を行うデータ伝送
回路にクロックを分配するクロック分配回路及び分配方
法並びにクロック供給回路に関し、特に、高速なデータ
を伝送するデータ伝送回路にクロックを分配するクロッ
ク分配回路及び分配方法並びにクロック供給回路に関す
る。

【０００２】

【従来の技術】従来から、データ伝送回路が伝送するデ
ータの伝送タイミングをとる手段として、係るデータ伝
送回路に一定の間隔でクロックを分配するクロック分配
回路が広く用いられている。そのような従来のクロック
分配回路につき、図面を参照して以下に説明する。図５
は、従来のデータ伝送回路に用いられるクロック分配回
路を示す回路構成図である。

【０００３】図５に示すように、従来のクロック分配回
路は、伝送路長がＬであるデータ配線２０３を介して接
続された回路Ａ２０１及び回路Ｂ２０２に接続された方
向制御部２０４及びクロック供給回路２０５から構成さ
れる。方向制御部２０４は、回路Ａ２０１及び回路Ｂ２
０２に接続された制御配線と、回路Ａ２０１及び回路Ｂ
２０２の伝送の方向を制御する制御機能とを備える。ク
ロック供給回路２０５は、回路Ａ２０１及び回路Ｂ２０
２に接続されたクロック配線Ｌ１、Ｌ２と、クロック配
線Ｌ１、Ｌ２に同じタイミングでクロックを出力するク
ロック供給機能とを備える。図５に示すように、従来の
クロック分配回路は、伝送路長がＬであるデータ配線２
０３を介して接続された回路Ａ２０１及び回路Ｂ２０２
に接続され、回路Ａ２０１及び回路Ｂ２０２の伝送の方
向を制御する方向制御部２０４と、回路Ａ２０１及び回
路Ｂ２０２にそれぞれクロック配線Ｌ１、Ｌ２を介して
接続され、クロック配線Ｌ１、Ｌ２に同じタイミングで
クロックを出力するクロック供給回路２０５とから構成
される。

【０００４】次に、上述のクロック分配回路を用いたク
ロック分配方法の動作につき、図６を参照して以下に説
明する。なお、ここでは回路Ａ２０１から回路Ｂ２０２
にデータを伝送する場合について説明する。他方、回路
Ｂ２０２から回路Ａ２０１にデータを伝送する場合につ
いては、前記回路Ａ２０１から回路Ｂ２０２にデータを
伝送する場合と同様な動作をするため説明を省略する。
図６は、回路Ａ２０１及び回路Ｂ２０２に入力されるク
ロック及び回路Ａ２０１から回路Ｂ２０２へ伝送される
データを示すタイミング図である。図６の縦軸はそれぞ
れ、回路Ａ２０１に入力されるクロック、回路Ａ２０１
から出力されるデータ、回路Ｂ２０２に入力されるデー
タ及び回路Ｂ２０２に入力されるクロックの波形を表
し、横軸は時間（ｔ０、ｔ１、ｔ２、ｔ３・・・・）を
表す。

【０００５】まず、方向制御部２０４がデータ伝送方向
を回路Ａ２０１から回路Ｂ２０２への方向に制御し、ク
ロック供給回路２０５がクロックを出力する。（クロッ
クの出力）次に、前記クロックを入力した回路Ａ２０１は、係るク
ロックが立ち上がるタイミングを契機として、回路Ａ２
０１の内部素子を介してデータを出力する。図６に示す
ように、係るデータの出力には、回路Ａ２０１の内部素
子を介することによる素子遅延時間（以下ｔｐｄＡとす
る。）が含まれるため、回路Ａ２０１にてクロックが立
ち上がるタイミングと比較するとｔｐｄＡ分タイミング
が遅れている。（回路Ａ２０１によるデータの出力）次に、回路Ａ２０１から出力されたデータは、データ配
線２０３を介して回路Ｂ２０２によって入力される。図
６に示すように、係るデータの入力には、データ配線２
０３を介することによる配線遅延時間（以下ｔｐｄＬと
する。）が含まれるため、回路Ａから出力されたデータ
のタイミングと比較するとｔｐｄＬ分タイミングが遅れ
ている。（回路Ｂ２０２によるデータの入力）さらに、前記クロックを入力した回路Ｂ２０２は、係る
クロックが立ち上がるタイミングを契機として、回路Ｂ
２０２がデータの取り込みを行う。図６に示すように、
回路Ｂ２０２にてクロックが立ち上がるタイミングは、
回路Ａ２０１にてクロックが立ち上がるタイミングを基
準とするとクロック配線の配線遅延時間（以下ｔｓｋｅ
ｗとする。）分タイミングが遅れている。（回路Ｂ２０
２によるデータの取り込み）

【０００６】

【発明が解決しようとする課題】上述のように、データ
は、回路の素子遅延時間、データ配線の配線遅延時間及
びクロック配線遅延時間等の影響を受けながら送信側の
回路Ａから受信側の回路Ｂに伝送される。なかでも、デ
ータ伝送にとってデータ配線の配線遅延時間による影響
がもっとも大きいが、従来のクロック周波数は低い帯域
であったため、前記データ配線遅延時間はクロックの周
期と比較して十分短かく、受信側の回路Ｂのデータの取
り込みに悪影響を及ぼす程のものではなかった。しか
し、近年のクロックの高速化による高速データ伝送の要
求が高くなり、クロックの周期に対して伝送路の配線遅
延時間を無視することができなくなってきている。すな
わち、配線遅延時間による伝送データの遅れによって、
受信側の回路Ｂのデータの取り込みが的確に行われない
場合が想定される。

【０００７】本発明は上述の問題に鑑みてなされたもの
であり、高速の双方向データ伝送において、伝送信号の
周波数及び伝送路の配線長に制限されないデータ伝送回
路に用いられるクロック分配回路及び分配方法並びにク
ロック供給回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】前記課題を解決する本出
願第１の発明のクロック分配回路は、伝送路を介して相
互に接続され、双方向にデータの伝送を行う第１の伝送
回路及び第２の伝送回路にクロックを分配するクロック
分配回路であって、出力したクロックを回帰させるフィ
ードバックループを備え、外部から供給されたクロック
と前記フィードバックループを回帰させたクロックとの
位相を合わせ、係る位相を合わせたクロックを出力する
第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つの
ＰＬＬ回路に接続され、データの伝送方向を制御する方
向制御部から入力される制御信号に基づいて、入力され
た２つのクロックのうち一のクロックを出力する第１の
セレクター回路及び第２のセレクター回路とを備えるク
ロック供給回路と、前記第１の伝送回路と前記第１のセ
レクター回路とを接続する第１のクロック配線と、前記
第２の伝送回路と前記第２のセレクター回路とを接続す
る第２のクロック配線とを備え、前記第１のクロック線
の長さと前記第２のクロック線の長さとがほぼ等しく、
前記第１のＰＬＬ回路のフィードバックループの長さと
第２のＰＬＬ回路のフィードバックループの長さとの差
が、前記伝送路の長さにほぼ等しいことを特徴とする。

【０００９】したがって、本出願第１の発明のクロック
分配回路によれば、第１のクロック線の長さと第２のク
ロック線の長さとがほぼ等しく、且つ、第１のＰＬＬ回
路のフィードバックループの長さと第２のＰＬＬ回路の
フィードバックループの長さとの差が伝送路の長さにほ
ぼ等しくなる様に配線長制御され、制御信号に基づいて
入力された２つのクロックのうち一のクロックを出力す
る第１のセレクター回路及び第２のセレクター回路が設
けられているので、送信側の伝送回路に分配されるクロ
ックは、受信側の伝送回路に分配されるクロックと比較
して、データが伝送路を伝播する時間進んだ位相とする
ことができる。すなわち、データ伝送路の配線長がいく
ら長くなっても受信側の伝送回路に分配されるクロック
とデータの位相関係に伝送路の配線遅延の影響がなく、
伝送周波数が伝送路の配線長に依存されないので、高速
データに対しても的確にデータ伝送を行うことができ
る。

【００１０】本出願第２の発明のクロック分配回路は、
伝送路を介して相互に接続され、双方向にデータの伝送
を行う第１の伝送回路及び第２の伝送回路にクロックを
分配するクロック分配回路であって、外部から供給され
たクロックの伝送路であって、２つに分岐された第1の
クロック伝送路及び第2のクロック伝送路と、前記２つ
のクロック伝送路に接続され、データの伝送方向を制御
する方向制御部から入力される制御信号に基づいて、入
力された２つのクロックのうち一のクロックを出力する
第１のセレクター回路及び第２のセレクター回路と、前
記第１の伝送回路と前記第１のセレクター回路とを接続
する第１のクロック配線と、前記第２の伝送回路と前記
第２のセレクター回路とを接続する第２のクロック配線
と、第１の伝送回路及び第２の伝送回路に接続され、一
方の伝送回路から出力されたデータが他方の伝送回路に
入力されるまでの時間を計測する計測手段と、前記計測
手段によって計測された時間に基づいて、クロックを遅
延させる遅延ロックループ回路とを備え、前記遅延ロッ
クループ回路が、前記第１のクロック伝送路及び第２の
クロック伝送路のうち、どちらか一方に配置されたこと
を特徴とする。

【００１１】したがって、本出願第２の発明のクロック
分配回路によれば、計測手段によって計測された時間に
基づいてクロックを遅延させる遅延ロックループ回路
が、第１のクロック伝送路及び第２のクロック伝送路の
うちどちらか一方に配置され、制御信号に基づいて入力
された２つのクロックのうち一のクロックを出力する第
１のセレクター回路及び第２のセレクター回路が設けら
れているので、送信側の伝送回路に分配されるクロック
は、受信側の伝送回路に分配されるクロックと比較し
て、データが伝送路を伝播する時間進んだ位相とするこ
とができる。すなわち、データ伝送路の配線長がいくら
長くなっても受信側の伝送回路に分配されるクロックと
データの位相関係に伝送路の配線遅延の影響がなく、伝
送周波数が伝送路の配線長に依存されないので、高速デ
ータに対しても的確にデータ伝送を行うことができる。

【００１２】本出願第３の発明のクロック分配方法は、
伝送路を介して相互に接続され、双方向にデータの伝送
を行う第１の伝送回路及び第２の伝送回路にクロックを
分配するクロック分配回路を用いたクロック分配方法で
あって、前記クロック分配回路が、出力したクロックを
回帰させるフィードバックループを備えた第１のＰＬＬ
回路及び第２のＰＬＬ回路と、前記２つのＰＬＬ回路に
接続された第１のセレクター回路及び第２のセレクター
回路とを備えるクロック供給回路と、前記第１の伝送回
路と前記第１のセレクター回路とを接続する第１のクロ
ック配線と、前記第２の伝送回路と前記第２のセレクタ
ー回路とを接続する第２のクロック配線とを備え、前記
第１のクロック線の長さと前記第２のクロック線の長さ
とがほぼ等しく、前記第１のＰＬＬ回路のフィードバッ
クループの長さと第２のＰＬＬ回路のフィードバックル
ープの長さとの差が、前記伝送路の長さにほぼ等しく設
定されてなり、外部から供給されたクロックと前記フィ
ードバックループを回帰させたクロックとの位相を合わ
せ、係る位相を合わせたクロックを前記第１のＰＬＬ回
路及び第２のＰＬＬ回路にて出力するステップと、デー
タの伝送方向を制御する方向制御部から入力される制御
信号に基づいて、入力された２つのクロックのうち一の
クロックを前記第１のセレクター回路及び第２のセレク
ター回路にて出力するステップとからなることを特徴と
する。

【００１３】したがって、本出願第３の発明のクロック
分配方法によれば、外部から供給されたクロックと配線
長制御されたフィードバックループを回帰させたクロッ
クとの位相を合わせ、係る位相を合わせたクロックを第
１のＰＬＬ回路及び第２のＰＬＬ回路にて出力し、デー
タの伝送方向を制御する方向制御部から入力される制御
信号に基づいて、入力された２つのクロックのうち一の
クロックを前記第１のセレクター回路及び第２のセレク
ター回路にて出力するので、送信側の伝送回路に分配さ
れるクロックは、受信側の伝送回路に分配されるクロッ
クと比較して、データが伝送路を伝播する時間進んだ位
相とすることができる。すなわち、データ伝送路の配線
長がいくら長くなっても受信側の伝送回路に分配される
クロックとデータの位相関係に伝送路の配線遅延の影響
がなく、伝送周波数が伝送路の配線長に依存されないの
で、高速データに対しても的確にデータ伝送を行うこと
ができる。

【００１４】本出願第４の発明のクロック分配方法は、
伝送路を介して相互に接続され、双方向にデータの伝送
を行う第１の伝送回路及び第２の伝送回路にクロックを
分配するクロック分配回路を用いたクロック分配方法で
あって、前記クロック分配回路が、外部から供給された
クロックの伝送路であって２つに分岐された第1のクロ
ック伝送路及び第2のクロック伝送路と、前記２つのク
ロック伝送路に接続された第１のセレクター回路及び第
２のセレクター回路と、前記第１の伝送回路と前記第１
のセレクター回路とを接続する第１のクロック配線と、
前記第２の伝送回路と前記第２のセレクター回路とを接
続する第２のクロック配線と、第１の伝送回路及び第２
の伝送回路に接続された計測手段と、前記第１のクロッ
ク伝送路及び第２のクロック伝送路のうち、どちらか一
方に配置された遅延ロックループ回路とを備え、一方の
伝送回路から出力されたデータが他方の伝送回路に入力
されるまでの時間を前記計測手段にて計測するステップ
と、前記計測手段によって計測された時間に基づいて、
クロックを前記遅延ロックループ回路にて遅延させるス
テップと、データの伝送方向を制御する方向制御部から
入力される制御信号に基づいて、入力された２つのクロ
ックのうち一のクロックを前記第１のセレクター回路及
び第２のセレクター回路にて出力するステップとからな
ることを特徴とする。

【００１５】したがって、本出願第４の発明のクロック
分配方法によれば、一方の伝送回路から出力されたデー
タが他方の伝送回路に入力されるまでの時間を計測手段
にて計測し、計測手段によって計測された時間に基づい
て、クロックを遅延ロックループ回路にて遅延させ、デ
ータの伝送方向を制御する方向制御部から入力される制
御信号に基づいて、入力された２つのクロックのうち一
のクロックを第１のセレクター回路及び第２のセレクタ
ー回路にて出力するので、送信側の伝送回路に分配され
るクロックは、受信側の伝送回路に分配されるクロック
と比較して、データが伝送路を伝播する時間進んだ位相
とすることができる。すなわち、データ伝送路の配線長
がいくら長くなっても受信側の伝送回路に分配されるク
ロックとデータの位相関係に伝送路の配線遅延の影響が
なく、伝送周波数が伝送路の配線長に依存されないの
で、高速データに対しても的確にデータ伝送を行うこと
ができる。

【００１６】本出願第５の発明のクロック供給回路は、
伝送路を介して相互に接続され、双方向にデータの伝送
を行う第１の伝送回路及び第２の伝送回路のそれぞれに
接続されたクロック配線にクロックを供給するクロック
供給回路であって、出力したクロックを回帰させるフィ
ードバックループを備え、外部から供給されたクロック
と前記フィードバックループを回帰させたクロックとの
位相を合わせ、係る位相を合わせたクロックを出力する
第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つの
ＰＬＬ回路に接続され、データの伝送方向を制御する方
向制御部から入力される制御信号に基づいて、入力され
た２つのクロックのうち一のクロックを出力する第１の
セレクター回路及び第２のセレクター回路とを備え、前
記第１のＰＬＬ回路のフィードバックループの長さと第
２のＰＬＬ回路のフィードバックループの長さとの差
が、前記伝送路の長さにほぼ等しいことを特徴とする。

【００１７】したがって、本出願第５の発明のクロック
供給回路によれば、第１のＰＬＬ回路のフィードバック
ループの長さと第２のＰＬＬ回路のフィードバックルー
プの長さとの差が伝送路の長さにほぼ等しくなる様に配
線長制御され、制御信号に基づいて入力された２つのク
ロックのうち一のクロックを出力する第１のセレクター
回路及び第２のセレクター回路が設けられているので、
送信側の伝送回路に供給されるクロックは、受信側の伝
送回路に供給されるクロックと比較して、データが伝送
路を伝播する時間進んだ位相とすることができる。すな
わち、データ伝送路の配線長がいくら長くなっても受信
側の伝送回路に供給されるクロックとデータの位相関係
に伝送路の配線遅延の影響がなく、伝送周波数が伝送路
の配線長に依存されないので、高速データに対しても的
確にデータ伝送を行うことができる。

【００１８】本出願第６の発明のクロック供給回路は、
伝送路を介して相互に接続され、双方向にデータの伝送
を行う第１の伝送回路及び第２の伝送回路のそれぞれに
接続されたクロック配線にクロックを供給するクロック
供給回路であって、外部から供給されたクロックの伝送
路であって、２つに分岐された第1のクロック伝送路及
び第2のクロック伝送路と、前記２つのクロック伝送路
に接続され、データの伝送方向を制御する方向制御部か
ら入力される制御信号に基づいて、入力された２つのク
ロックのうち一のクロックを出力する第１のセレクター
回路及び第２のセレクター回路と、第１の伝送回路及び
第２の伝送回路に接続され、一方の伝送回路から出力さ
れたデータが他方の伝送回路に入力されるまでの時間を
計測する計測手段と、前記計測手段によって計測された
時間に基づいて、クロックを遅延させる遅延ロックルー
プ回路とを備え、前記遅延ロックループ回路が、前記第
１のクロック伝送路及び第２のクロック伝送路のうち、
どちらか一方に配置されたことを特徴とする。

【００１９】したがって、本出願第６の発明のクロック
供給回路によれば、計測手段によって計測された時間に
基づいてクロックを遅延させる遅延ロックループ回路
が、第１のクロック伝送路及び第２のクロック伝送路の
うちどちらか一方に配置され、制御信号に基づいて入力
された２つのクロックのうち一のクロックを出力する第
１のセレクター回路及び第２のセレクター回路が設けら
れているので、送信側の伝送回路に供給されるクロック
は、受信側の伝送回路に供給されるクロックと比較し
て、データが伝送路を伝播する時間進んだ位相とするこ
とができる。すなわち、データ伝送路の配線長がいくら
長くなっても受信側の伝送回路に供給されるクロックと
データの位相関係に伝送路の配線遅延の影響がなく、伝
送周波数が伝送路の配線長に依存されないので、高速デ
ータに対しても的確にデータ伝送を行うことができる。

【００２０】

【発明の実施の形態】以下に本発明の一実施の形態のク
ロック分配回路につき図面を参照して説明する。以下は
本発明の一実施形態であって本発明を限定するものでは
ない。

【００２１】（実施の形態１）まず、本発明の実施の形
態１のクロック分配回路の構成について、図１を参照し
て説明する。図１は、本発明の実施の形態１のデータ伝
送回路に用いられるクロック分配回路を示す回路構成図
である。

【００２２】本実施の形態１のクロック分配回路は、以
下の環境で実現する。図１に示すように、本発明のクロ
ック分配回路は、伝送路長がＬであるデータ配線１０３
を介して接続された回路Ａ１０１及び回路Ｂ１０２に接
続された方向制御部１０４及びクロック供給回路１０５
から構成される。方向制御部１０４は、回路Ａ１０１、
回路Ｂ１０２及びクロック供給回路１０５に接続された
制御配線と、回路Ａ１０１及び回路Ｂ１０２の伝送の方
向を制御する制御機能とを備える。クロック供給回路１
０５は、クロックＣＬＫが供給され、２つのＰＬＬ回路
（ＰＬＬ１、ＰＬＬ２）と、回路Ａ１０１及び回路Ｂ１
０２にそれぞれ配線長制御されて接続されたクロック配
線Ｌ１、Ｌ２と、同じく配線長制御されたＰＬＬ回路の
フィードバックループＬａ、Ｌｂと、方向制御部１０４
からの指示に基づいて出力クロックの切替えを行うセレ
クター回路（ＳＥＬ１、ＳＥＬ２）とを備える。また、
配線長制御された配線の配線長は、クロック配線Ｌ１＝
クロック配線Ｌ２、ＰＬＬ１のフィードバックループＬ
ａ−ＰＬＬ２のフィードバックループＬｂ＝データ配線
長Ｌ（ＰＬＬ１のフィードバックループＬａ＝データ配
線長Ｌ＋ＰＬＬ２のフィードバックループＬｂ）を満足
するように設定する。

【００２３】また、ＰＬＬ１及びＰＬＬ２には共通のク
ロックが供給され、ＰＬＬ１にはフィードバックループ
Ｌａを介してＰＬＬ１へ戻され、ＰＬＬ２にはフィード
バックループＬｂによりＰＬＬ２へ戻される。ＰＬＬ１
及びＰＬＬ２はそれぞれ共通に供給されたクロックＣＬ
Ｋとフィードバックループにより戻されたクロックとの
位相を合わせるように動作を行う。一方、ＰＬＬ１及び
ＰＬＬ２の出力はそれぞれＳＥＬ１及びＳＥＬ２に入力
され、ＳＥＬ１及びＳＥＬ２は方向制御部１０４からの
指示が回路Ａ１０１から回路Ｂ１０２への伝送指示であ
った場合には、ＰＬＬ１からの出力をクロック配線Ｌ１
へ出力し、ＰＬＬ２からの出力をクロック配線Ｌ２へ出
力する。また、方向制御部１０４からの指示が回路Ｂ１
０２から回路Ａ１０１への伝送支持であった場合には、
ＰＬＬ１からの出力をクロック配線Ｌ２へ出力し、ＰＬ
Ｌ２からの出力をクロック配線Ｌ２へ出力する。なお、
ＰＬＬ、セレクター回路は、当業者にとってよく知られ
ており、また本発明とは直接関係しないので、その詳細
な構成は省略する。

【００２４】次に、上述のデータ伝送回路に用いられる
クロック分配回路の動作につき、図面を参照して以下に
説明する。まず、回路Ａ１０１から回路Ｂ１０２にデー
タを伝送する場合について図１及び図２を参照して説明
する。図２は、回路Ａ１０１及び回路Ｂ１０２に入力さ
れるクロック及び回路Ａ１０１から回路Ｂ１０２へ伝送
されるデータを示すタイミング図である。図２の縦軸は
それぞれ、回路Ａ１０１に入力されるクロック、回路Ａ
１０１から出力されるデータ、回路Ｂ１０２に入力され
るデータ及び回路Ｂ１０２に入力されるクロックの波形
を表し、横軸は時間（ｔ０、ｔ１、ｔ２、ｔ３・・・
・）を表す。

【００２５】図１に示すように、フィードバックループ
配線Ｌａ、Ｌｂの配線長を、Ｌａ−Ｌｂ＝Ｌ（Ｌａ＝Ｌ
＋Ｌｂ）と設定することにより、ＰＬＬ１の出力クロッ
クはＰＬＬ２の出力クロックよりも常に伝送路Lを信号
が進む時間（以下ｔｐｄLとする。）分位相が進んだク
ロックとなる。一方、方向制御部１０４がデータ伝送方
向を回路Ａ１０１から回路Ｂ１０２への方向に制御する
と共に、ＳＥＬ１の出力がＰＬＬ１の出力、ＳＥＬ２の
出力がＰＬＬ２の出力となるようにＳＥＬ１及びＳＥＬ
２を制御する。したがって、クロック配線Ｌ１、Ｌ２の
配線長がＬ１＝Ｌ２であることから回路A１０１、及び
回路B１０２へ入力されるクロックは回路Aに入力される
クロックが回路Bへ入力されるクロックに対して伝送路
Ｌを信号が進む時間（以下ｔｐｄLという。）分位相が
進んだクロックとなる。

【００２６】伝送されるデータは回路A１０１に入力さ
れたクロックから回路Aの素子遅延時間（以下ｔｐｄＡ
という。）後、回路A１０１のデータ出力部から出力さ
れ、更にｔｐｄL時間後に回路B１０２の入力部に到達す
る。回路B１０２へ到達したデータは、回路A１０１がデ
ータ出力したクロックよりｔｐｄＡ+ｔｐｄＬ時間位相
が遅れているが回路Ｂ１０２の入力クロックも回路Ａ１
０１がデータ出力したクロックよりｔｐｄＬ分位相が遅
れているため、回路Ｂ１０２でのクロックとデータの位
相関係は回路Ａ１０１出力時と同様にクロックの立ち上
がりよりｔｐｄＡ時間データの位相が遅れたタイミング
となる。データ取り込み自体は次のクロックで回路Ｂ１
０２へ取り込まれるためホールド時間、セットアップ時
間は共に満足した伝送となる。

【００２７】次に、回路Ｂ１０２から回路Ａ１０１にデ
ータを伝送する場合について図１及び図３を参照して説
明する。図３は、回路Ａ１０１及び回路Ｂ１０２に入力
されるクロック及び回路Ｂ１０２から回路Ａ１０１へ伝
送されるデータを示すタイミング図である。図３の縦軸
はそれぞれ、回路Ｂ１０２に入力されるクロック、回路
Ｂ１０２から出力されるデータ、回路Ａ１０１に入力さ
れるデータ及び回路Ａ１０１に入力されるクロックの波
形を表し、横軸は時間（ｔ０、ｔ１、ｔ２、ｔ３・・・
・）を表す。

【００２８】まず、方向制御部１０４がデータ伝送方向
を回路Ｂ１０２から回路Ａ１０１への方向に制御すると
共に、ＳＥＬ１の出力がＰＬＬ２の出力、ＳＥＬ２の出
力がＰＬＬ１の出力となるようにＳＥＬ１及びＳＥＬ２
を制御する。したがって、クロック配線Ｌ１、Ｌ２の配
線長がＬ１＝Ｌ２であることから回路A１０１、及び回
路B１０２へ入力されるクロックは回路Ｂに入力される
クロックが回路Ａへ入力されるクロックに対してｔｐｄ
L分位相が進んだクロックとなる。

【００２９】伝送されるデータは回路Ｂ１０２に入力さ
れたクロックから回路Ｂ１０２の素子遅延時間（以下ｔ
ｐｄＢとする。）後、回路Ｂ１０２のデータ出力部から
出力され、更にｔｐｄL時間後に回路Ａ１０１の入力部
に到達する。回路Ａ１０１へ到達したデータは、回路Ｂ
１０２がデータ出力したクロックよりｔｐｄＢ+ｔｐｄ
Ｌ時間位相が遅れているが回路Ａ１０１の入力クロック
も回路Ｂ１０２がデータ出力したクロックよりｔｐｄＬ
分位相が遅れているため、回路Ａ１０１でのクロックと
データの位相関係は回路Ｂ１０２出力時と同様にクロッ
クの立ち上がりのｔｐｄＢ時間後からデータが存在する
ことになる。データ取り込み自体は次のクロックで回路
Ａ１０１へ取り込まれるためホールド時間、セットアッ
プ時間は共に満足した伝送となる。

【００３０】従って回路Ａ１０１から回路Ｂ１０２への
伝送、及び回路Ｂ１０２から回路Ａ１０１への伝送それ
ぞれの方向の伝送に対して送信出力のクロック、データ
の位相関係をそのまま受信回路のクロック、データの位
相関係として伝送することができるため、周波数、及び
伝送路の配線長に依存しない高速データ伝送を実現する
ことが可能となる。

【００３１】（実施の形態２）次に、本発明の実施の形
態２のクロック分配回路の構成について、図４を参照し
て説明する。図４は、本発明の実施の形態２のデータ伝
送回路に用いられるクロック分配回路を示す回路構成図
である。本発明の実施の形態２のクロック分配回路の構
成につき、実施の形態１と異なる構成について以下に説
明する。

【００３２】実施の形態１のクロック分配回路では、回
路Ａ１０１及び回路Ｂ１０２の２つの出力クロック間に
伝送路の配線長相当の位相差を与える回路構成として、
クロック供給回路１０５が、２つのＰＬＬ回路と、配線
長制御されたＰＬＬ回路のフィードバックループＬａ、
Ｌｂを備えていた。これに対し、実施の形態２のクロッ
ク分配回路では、クロック供給回路１１５が、回路Ａ１
０１及び回路Ｂ１０２の入出力部に接続され、回路Ａ１
０１から出力されたデータが回路Ｂ１０２に入力される
までの時間及び回路Ｂ１０２から出力されたデータが回
路Ａ１０１に入力されるまでの時間を計測する計測手段
１１７と、計測手段１１７によって計測された時間に基
づいて、クロックをその時間分遅延させる遅延ロックル
ープ回路１１８とを備える。従って、このクロック供給
回路１１５を用いたデータ伝送回路の動作タイミング図
も図２及び図３のようになる。即ち、伝送クロックの周
波数、伝送線路の配線長に依存されない高速双方向デー
タ伝送を行うことができる。

【００３３】

【発明の効果】したがって、本発明のクロック分配回路
によれば、第１のクロック線の長さと第２のクロック線
の長さとがほぼ等しく、且つ、第１のＰＬＬ回路のフィ
ードバックループの長さと第２のＰＬＬ回路のフィード
バックループの長さとの差が伝送路の長さにほぼ等しく
なる様に配線長制御され、制御信号に基づいて入力され
た２つのクロックのうち一のクロックを出力する第１の
セレクター回路及び第２のセレクター回路が設けられて
いるので、送信側の伝送回路に分配されるクロックは、
受信側の伝送回路に分配されるクロックと比較して、デ
ータが伝送路を伝播する時間進んだ位相とすることがで
きる。すなわち、データ伝送路の配線長がいくら長くな
っても受信側の伝送回路に分配されるクロックとデータ
の位相関係に伝送路の配線遅延の影響がなく、伝送周波
数が伝送路の配線長に依存されないので、高速データに
対しても的確にデータ伝送を行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のデータ伝送回路に用
いられるクロック分配回路を示す回路構成図である。

【図２】本発明の実施の形態１のクロック分配回路を
データ伝送回路に用いた場合における回路Ａ及び回路Ｂ
に入力されるクロック及び回路Ａから回路Ｂへ伝送され
るデータを示すタイミング図である。

【図３】本発明の実施の形態１のクロック分配回路を
データ伝送回路に用いた場合における回路Ａ及び回路Ｂ
に入力されるクロック及び回路Ｂから回路Ａへ伝送され
るデータを示すタイミング図である。

【図４】本発明の実施の形態２のデータ伝送回路に用
いられるクロック分配回路を示す回路構成図である。

【図５】従来のデータ伝送回路に用いられるクロック
分配回路を示す回路構成図である。

【図６】従来のクロック分配回路をデータ伝送回路に
用いた場合における回路Ａ及び回路Ｂに入力されるクロ
ック及び回路Ａから回路Ｂへ伝送されるデータを示すタ
イミング図である。

【符号の説明】

１０１・・・回路Ａ１０２・・・回路Ｂ１０３・・・データ配線１０４・・・方向制御部１０５、１１５・・・クロック供給回路１１７・・・計測手段１１８・・・遅延ロックループ回路ＰＬＬ１、ＰＬＬ２・・・ＰＬＬ回路ＳＥＬ１、ＳＥＬ２・・・セレクター回路Ｌａ・・・ＰＬＬ１のフィードバックループＬｂ・・・ＰＬＬ２のフィードバックループＬ・・・データ配線の長さＣＬＫ・・・供給されるクロックｔｐｄＡ・・・回路Ａの素子遅延時間ｔｐｄＢ・・・回路Ｂの素子遅延時間ｔｐｄＬ・・・データ配線遅延時間

Claims

【特許請求の範囲】

【請求項１】伝送路を介して相互に接続され、双方向
にデータの伝送を行う第１の伝送回路及び第２の伝送回
路にクロックを分配するクロック分配回路であって、出
力したクロックを回帰させるフィードバックループを備
え、外部から供給されたクロックと前記フィードバック
ループを回帰させたクロックとの位相を合わせ、係る位
相を合わせたクロックを出力する第１のＰＬＬ回路及び
第２のＰＬＬ回路と、前記２つのＰＬＬ回路に接続さ
れ、データの伝送方向を制御する方向制御部から入力さ
れる制御信号に基づいて、入力された２つのクロックの
うち一のクロックを出力する第１のセレクター回路及び
第２のセレクター回路とを備えるクロック供給回路と、
前記第１の伝送回路と前記第１のセレクター回路とを接
続する第１のクロック配線と、前記第２の伝送回路と前
記第２のセレクター回路とを接続する第２のクロック配
線とを備え、前記第１のクロック線の長さと前記第２の
クロック線の長さとがほぼ等しく、前記第１のＰＬＬ回
路のフィードバックループの長さと第２のＰＬＬ回路の
フィードバックループの長さとの差が、前記伝送路の長
さにほぼ等しいことを特徴とするクロック分配回路。
【請求項２】伝送路を介して相互に接続され、双方向
にデータの伝送を行う第１の伝送回路及び第２の伝送回
路にクロックを分配するクロック分配回路であって、外
部から供給されたクロックの伝送路であって、２つに分
岐された第1のクロック伝送路及び第2のクロック伝送路
と、前記２つのクロック伝送路に接続され、データの伝
送方向を制御する方向制御部から入力される制御信号に
基づいて、入力された２つのクロックのうち一のクロッ
クを出力する第１のセレクター回路及び第２のセレクタ
ー回路と、前記第１の伝送回路と前記第１のセレクター
回路とを接続する第１のクロック配線と、前記第２の伝
送回路と前記第２のセレクター回路とを接続する第２の
クロック配線と、第１の伝送回路及び第２の伝送回路に
接続され、一方の伝送回路から出力されたデータが他方
の伝送回路に入力されるまでの時間を計測する計測手段
と、前記計測手段によって計測された時間に基づいて、
クロックを遅延させる遅延ロックループ回路とを備え、
前記遅延ロックループ回路が、前記第１のクロック伝送
路及び第２のクロック伝送路のうち、どちらか一方に配
置されたことを特徴とするクロック分配回路。
【請求項３】伝送路を介して相互に接続され、双方向
にデータの伝送を行う第１の伝送回路及び第２の伝送回
路にクロックを分配するクロック分配回路を用いたクロ
ック分配方法であって、前記クロック分配回路が、出力
したクロックを回帰させるフィードバックループを備え
た第１のＰＬＬ回路及び第２のＰＬＬ回路と、前記２つ
のＰＬＬ回路に接続された第１のセレクター回路及び第
２のセレクター回路とを備えるクロック供給回路と、前
記第１の伝送回路と前記第１のセレクター回路とを接続
する第１のクロック配線と、前記第２の伝送回路と前記
第２のセレクター回路とを接続する第２のクロック配線
とを備え、前記第１のクロック線の長さと前記第２のク
ロック線の長さとがほぼ等しく、前記第１のＰＬＬ回路
のフィードバックループの長さと第２のＰＬＬ回路のフ
ィードバックループの長さとの差が、前記伝送路の長さ
にほぼ等しく設定されてなり、外部から供給されたクロ
ックと前記フィードバックループを回帰させたクロック
との位相を合わせ、係る位相を合わせたクロックを前記
第１のＰＬＬ回路及び第２のＰＬＬ回路にて出力するス
テップと、データの伝送方向を制御する方向制御部から
入力される制御信号に基づいて、入力された２つのクロ
ックのうち一のクロックを前記第１のセレクター回路及
び第２のセレクター回路にて出力するステップとからな
ることを特徴とするクロック分配方法。
【請求項４】伝送路を介して相互に接続され、双方向
にデータの伝送を行う第１の伝送回路及び第２の伝送回
路にクロックを分配するクロック分配回路を用いたクロ
ック分配方法であって、前記クロック分配回路が、外部
から供給されたクロックの伝送路であって２つに分岐さ
れた第1のクロック伝送路及び第2のクロック伝送路と、
前記２つのクロック伝送路に接続された第１のセレクタ
ー回路及び第２のセレクター回路と、前記第１の伝送回
路と前記第１のセレクター回路とを接続する第１のクロ
ック配線と、前記第２の伝送回路と前記第２のセレクタ
ー回路とを接続する第２のクロック配線と、第１の伝送
回路及び第２の伝送回路に接続された計測手段と、前記
第１のクロック伝送路及び第２のクロック伝送路のう
ち、どちらか一方に配置された遅延ロックループ回路と
を備え、一方の伝送回路から出力されたデータが他方の
伝送回路に入力されるまでの時間を前記計測手段にて計
測するステップと、前記計測手段によって計測された時
間に基づいて、クロックを前記遅延ロックループ回路に
て遅延させるステップと、データの伝送方向を制御する
方向制御部から入力される制御信号に基づいて、入力さ
れた２つのクロックのうち一のクロックを前記第１のセ
レクター回路及び第２のセレクター回路にて出力するス
テップとからなることを特徴とするクロック分配方法。
【請求項５】伝送路を介して相互に接続され、双方向
にデータの伝送を行う第１の伝送回路及び第２の伝送回
路のそれぞれに接続されたクロック配線にクロックを供
給するクロック供給回路であって、出力したクロックを
回帰させるフィードバックループを備え、外部から供給
されたクロックと前記フィードバックループを回帰させ
たクロックとの位相を合わせ、係る位相を合わせたクロ
ックを出力する第１のＰＬＬ回路及び第２のＰＬＬ回路
と、前記２つのＰＬＬ回路に接続され、データの伝送方
向を制御する方向制御部から入力される制御信号に基づ
いて、入力された２つのクロックのうち一のクロックを
出力する第１のセレクター回路及び第２のセレクター回
路とを備え、前記第１のＰＬＬ回路のフィードバックル
ープの長さと第２のＰＬＬ回路のフィードバックループ
の長さとの差が、前記伝送路の長さにほぼ等しいことを
特徴とするクロック供給回路。
【請求項６】伝送路を介して相互に接続され、双方向
にデータの伝送を行う第１の伝送回路及び第２の伝送回
路のそれぞれに接続されたクロック配線にクロックを供
給するクロック供給回路であって、外部から供給された
クロックの伝送路であって、２つに分岐された第1のク
ロック伝送路及び第2のクロック伝送路と、前記２つの
クロック伝送路に接続され、データの伝送方向を制御す
る方向制御部から入力される制御信号に基づいて、入力
された２つのクロックのうち一のクロックを出力する第
１のセレクター回路及び第２のセレクター回路と、第１
の伝送回路及び第２の伝送回路に接続され、一方の伝送
回路から出力されたデータが他方の伝送回路に入力され
るまでの時間を計測する計測手段と、前記計測手段によ
って計測された時間に基づいて、クロックを遅延させる
遅延ロックループ回路とを備え、前記遅延ロックループ
回路が、前記第１のクロック伝送路及び第２のクロック
伝送路のうち、どちらか一方に配置されたことを特徴と
するクロック供給回路。