JP2009246484A - バーニア遅延回路、それを用いた時間デジタル変換器および試験装置 - Google Patents

Abstract

【課題】高精度にキャリブレーションが可能なバーニア遅延回路を提供する。
【解決手段】リングオシレータ１０は、入力されたバイアス信号ＳｂｉａｓＧに応じた周波数で発振する。バイアス信号調節部１２は、リングオシレータ１０の発振周波数が、所定の基準周波数と一致するように、帰還によりリングオシレータ１０に対するバイアス信号ＳｂｉａｓＧを生成する。個別バイアス回路１４は、Ｎ個の第２可変遅延素子Ｄ２_１〜Ｄ２_Ｎごとに設けられた複数のバイアス回路ＢＩＡＳ_１〜ＢＩＡＳ_Ｎを備える。各バイアス回路ＢＩＡＳ_１〜ＢＩＡＳ_Ｎは、バイアス信号Ｓｂｉａｓ２Ａ_１〜Ｓｂｉａｓ２Ａ_Ｎを個別に調節可能に構成される。
【選択図】図２

Description

本発明は、バーニア遅延回路に関し、特に遅延時間を調節する技術に関する。

第１の信号（以下、スタート信号という）と第２の信号（ストップ信号）の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換器（Time to Digital Converter、以下ＴＤＣという）が知られている。高時間分解能を有するＴＤＣとして、バーニア遅延回路を利用した方式が提案されている。

図１は、バーニア遅延回路２００を用いたＴＤＣ３００の構成を示す図である。ＴＤＣ３００は、バーニア遅延回路２００と、プライオリティエンコーダ１００を備える。バーニア遅延回路２００は、スタート信号Ｓｓｔａｒｔとストップ信号Ｓｓｔｏｐを受け、時間差に応じた位置でビットが変化するサーモメータコードＴＣを生成する。バーニア遅延回路２００は、第１遅延回路２１０と、第２遅延回路２２０と、サーモメータラッチＴＬ０〜ＴＬＮを備える。

第１遅延回路２１０は、多段接続されたＮ個の第１遅延素子Ｄ１を含み、スタート信号Ｓｓｔａｒｔに、１段ごとに第１所定量ｔ１の遅延を与え、異なる遅延が付与された（Ｎ＋１）個の遅延スタート信号ＳＡ_０〜ＳＡ_Ｎを出力する。同様に第２遅延回路２２０は、多段接続されたＮ個の第２遅延素子Ｄ２を含み、ストップ信号Ｓｓｔｏｐに１段ごとに第２所定量の遅延を与え、異なる遅延が付与された（Ｎ＋１）個の遅延ストップ信号ＳＢ０〜ＳＢＮを出力する。

第１所定量ｔ１の遅延は、第２所定量ｔ２よりも長く設定される。第１遅延回路２１０、第２遅延回路２２０内の遅延素子を１段通過するごとに、スタート信号Ｓｓｔａｒｔとストップ信号Ｓｓｔｏｐの時間差は、Δｔ＝（ｔ１−ｔ２）だけ小さくなる。スタート信号Ｓｓｔａｒｔとストップ信号Ｓｓｔｏｐの初期の時間差がτである場合、（τ／Δｔ）段の遅延素子を経由した段階で、２つの信号のエッジのタイミングは逆転する。

ｊ段目（０≦ｊ≦Ｎ）のサーモメータラッチＴＬｊは、ｊ段目から出力される遅延ストップ信号ＳＢｊを、ｊ段目から出力される遅延スタート信号ＳＡｊでラッチする。本明細書においては、便宜的に１段目よりひとつ前を０段目という。つまり、０段目のサーモメータラッチＴＬ０は、遅延される前のスタート信号と、遅延される前のストップ信号を受ける。

その結果、ストップ信号Ｓｓｔｏｐがスタート信号Ｓｓｔａｒｔに追いつくまでは、サーモメータラッチＴＬの出力は０となり、追いついたところから先は１となる。かくして、（Ｎ＋１）個のサーモメータラッチＴＬ０〜ＴＬＮによりラッチされたデータが、サーモメータコードＴＣ［０：Ｎ］として出力される。サーモメータコードの名称は、あるビットを境として値が１から０（または０から１）に切り替わることが、温度計に似ていることにちなんでいる。

なお、スタート信号Ｓｓｔａｒｔにストップ信号Ｓｓｔｏｐが追いつかなかった場合、サーモメータコードＴＣは全ビットが０となり、スタート信号Ｓｓｔａｒｔよりもストップ信号Ｓｓｔｏｐが先に入力された場合、全ビットが１となる。

米国特許第４，４９４，０２１号明細書 国際公開第０３／３６７９６号パンフレット

図１のＴＤＣでは、バーニア遅延回路２００における第１所定量ｔ１と第２所定量ｔ２の差分Δｔ＝（ｔ１−ｔ２）が、分解能を与える。したがって、プロセスばらつき、あるいは温度や電源電圧にともなって第１遅延素子Ｄ１、第２遅延素子の遅延量にばらつきや変動が生ずると、所望の分解能が得られないという問題が生ずる。

また、バーニア遅延回路はＴＤＣに限らずに利用可能であるが、その他のアプリケーションにおいても、時間差分Δｔは一定であることが望まれる。

本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、高精度にキャリブレーションが可能なバーニア遅延回路の提供にある。

本発明のある態様は、第１信号と第２信号に異なる多段遅延を与えるバーニア遅延回路に関する。このバーニア遅延回路は、入力信号に対しバイアス信号に応じた遅延を与える複数の第１可変遅延素子が多段接続されて構成される第１遅延回路と、入力信号に対しバイアス信号に応じた遅延を与える複数の第２可変遅延素子が多段接続されて構成される第２遅延回路と、リングオシレータと、バイアス信号調節部と、個別バイアス回路と、を備える。第１遅延回路は、第１信号に対して第１可変遅延素子１段ごとに第１所定量の遅延を与え、異なる遅延が付与された複数の第１遅延信号を出力する。第２遅延回路は、第２信号に対して第２可変遅延素子１段ごとに第２所定量の遅延を与え、異なる遅延が付与された複数の第２遅延信号を出力する。リングオシレータは、バイアス信号に応じた周波数で発振する。バイアス信号調節部は、リングオシレータの周波数が、基準周波数と一致するように帰還によりリングオシレータに対するバイアス信号を調節する。個別バイアス回路は、複数の第２可変遅延素子それぞれに個別に与えるべき複数のバイアス信号を生成する。このバーニア遅延回路は、複数の第１可変遅延素子に対して、少なくともバイアス信号調節部により生成されたバイアス信号を供給し、複数の第２可変遅延素子それぞれに対して、バイアス信号調節部により生成されたバイアス信号に個別バイアス回路により生成された個別に与えるべきバイアス信号を重畳した合成バイアス信号を供給する。

バーニア遅延回路では、各段において、第１可変遅延素子による第１遅延量ｔ１と、第２可変遅延素子による第２遅延量ｔ２それぞれの絶対的な精度が求められるのではなく、２つの遅延量の差（以下、差分遅延という）Δｔ＝（ｔ１−ｔ２）を一定に保つ必要がある。したがって、バイアス信号調節部からのバイアス信号によって、温度変動や電源電圧変動による遅延量ｔ１、ｔ２をキャンセルしつつ、個別バイアス回路によって各段ごとの差分遅延Δｔを目標値に設定することができため、高精度なキャリブレーションが可能となる。

ある態様のバーニア遅延回路は、複数の第１可変遅延素子に共通に与えるべきバイアス信号を生成する共通バイアス回路をさらに備えてもよい。バーニア遅延回路は、複数の第１可変遅延素子に対して、バイアス信号調節部により生成されたバイアス信号に共通バイアス回路により生成されたバイアス信号を重畳した合成バイアス信号を供給してもよい。

この場合、共通バイアス回路によって、第１可変遅延素子の遅延調節範囲のセンター値、すなわち、差分遅延Δｔのセンター値を調節できる。

ある態様のバーニア遅延回路では、第１遅延回路から出力される複数の第１遅延信号を受け、いずれかを選択出力する第１タップセレクタと、第２遅延回路から出力される複数の第２遅延信号を受け、いずれかを選択出力する第２タップセレクタと、第１タップセレクタの出力信号と第２タップセレクタの出力信号を受け、いずれかを選択出力するループ切替セレクタと、第１信号およびループ入力切替セレクタからの信号を受け、いずれかを第１遅延回路に選択出力する第１入力セレクタと、第２信号およびループ入力切替セレクタからの信号を受け、いずれかを第２遅延回路に選択出力する第２入力セレクタと、ループ入力切替セレクタの出力信号の周期を測定する周波数カウンタと、をさらに備えてもよい。このバーニア遅延回路は、第１遅延回路を含むループが第１の発振器を形成し、第２遅延回路を含むループが第２の発振器を形成するよう構成される。

第１、第２の発振器を構成するために、ループ切替セレクタの出力を反転するインバータをさらに備えてもよい。
この態様によれば、第１遅延回路内の第１可変遅延素子を含む第１発振器の周期と、第２遅延回路内の第２可変遅延素子を含む第２発振器の周期を測定することができる。タップセレクタによってタップ位置を切りかえることにより、各ループに含まれる遅延素子の段数を任意に切りかえられるため、遅延素子１段分の遅延量を測定でき、調節が可能となる。

ある態様のバーニア遅延回路は、第１、第２タップセレクタ、ループ入力切替セレクタ、第１、第２入力セレクタを制御する制御部をさらに備えてもよい。制御部は、第１入力セレクタによりループ入力切替セレクタからの信号を選択し、ループ入力切替セレクタにより第１タップセレクタの出力信号を選択し、第１タップセレクタにより０段目のタップを選択し、周波数カウンタにより周期ＴＡ_０を測定するステップと、第２入力セレクタによりループ入力切替セレクタからの信号を選択し、ループ入力切替セレクタにより第２タップセレクタの出力信号を選択し、第２タップセレクタにより０段目のタップを選択し、周波数カウンタにより周期ＴＢ_０を測定するステップと、を実行する。さらに、制御部は、第１入力セレクタによりループ入力切替セレクタからの信号を選択し、ループ入力切替セレクタにより第１タップセレクタの出力信号を選択し、第１タップセレクタによりｉ段目（１≦ｉ≦Ｎ）のタップを選択した状態で、周波数カウンタにより周期ＴＡ_ｉを測定するステップと、周期ＴＡ_ｉと周期ＴＡ_０の差分ΔＴＡ_ｉを計算するステップと、第２入力セレクタによりループ入力切替セレクタからの信号を選択し、ループ入力切替セレクタにより第２タップセレクタの出力信号を選択し、第２タップセレクタによりｉ段目のタップを選択した状態で、周波数カウンタにより周期ＴＢ_ｉを測定するステップと、周期ＴＢ_ｉと周期ＴＢ_０の差分ΔＴＢ_ｉを計算するステップと、所定の差分遅延をΔｔとするとき、差分ΔＴＡ_ｉと差分ΔＴＢ_ｉの差が、
ΔＴＡ_ｉ−ΔＴＢ_ｉ＝Δｔ×ｉ
を満たすように、第２遅延回路のｉ段目の第２可変遅延素子に対して個別バイアス回路が与えるべきバイアス信号を調節するステップと、をｉを１ずつ増加させながら繰り返し実行してもよい。

ある態様のバーニア遅延回路は、第１可変遅延素子および第２可変遅延素子のペアに対応づけられた、複数のラッチをさらに備えてもよい。各ラッチは、対応する第２可変遅延素子の入力信号を、対応する第１可変遅延素子の入力信号を用いてラッチしてもよい。

本発明の別の態様は、スタート信号とストップ信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換器に関する。この時間デジタル変換器は、スタート信号が第１信号として、ストップ信号が第２信号として入力されるバーニア遅延回路と、バーニア遅延回路から出力されるサーモメータコードを符号化するエンコーダと、を備える。
この態様によると、バーニア遅延回路において、各段ごとの差分遅延Δｔを目標値に一定に保つことができるため、高精度な時間分解能を実現できる。

本発明のさらに別の態様は、試験装置である。この装置は、上述の時間デジタル変換器を備える。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、高精度にキャリブレーションが可能なバーニア遅延回路が提供される。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

（第１の実施の形態）
図２は、第１の実施の形態に係るバーニア遅延回路２００ａの構成を示すブロック図である。図２のバーニア遅延回路２００ａは、図１のＴＤＣ３００に好適に利用できる。ＴＤＣ３００は、自動試験装置（ＡＴＥ：Automatic Test Equipment）、タイムインターバルアナライザ、ジッタ測定器などの試験装置に搭載される。

図２のバーニア遅延回路２００ａは、スタート信号（第１信号）Ｓｓｔａｒｔとストップ信号（第２信号）Ｓｓｔｏｐを受け、２つの信号に異なる多段遅延を与える。

バーニア遅延回路２００は、第１遅延回路２１０、第２遅延回路２２０、リングオシレータ１０、バイアス信号調節部１２、個別バイアス回路１４、共通バイアス回路１６を備える。

第１遅延回路２１０は、多段接続された複数Ｎ個（Ｎは自然数）の第１可変遅延素子Ｄ１_１〜Ｄ１_Ｎを含む。各可変遅延素子Ｄ１_１〜Ｄ１_Ｎは、入力信号に対しバイアス信号Ｓｂｉａｓ１_１〜Ｓｂｉａｓ１_Ｎに応じた遅延を与える。第１遅延回路２１０は、スタート信号Ｓｓｔａｒｔに対して、第１可変遅延素子１段ごとに第１所定量ｔ１の遅延を与える。ｉ段目（０≦ｉ≦Ｎ）の可変遅延素子Ｄ１の出力端子にはタップＴＰ_ｉが設けられており、各タップＴＰ_０〜ＴＰ_Ｎから異なる遅延が付与された複数の遅延スタート信号ＳＡ_０〜ＳＡ_Ｎを出力する。０段目は、１段目の入力、つまり遅延を受けないステージに対応する。

第２遅延回路２２０は、多段接続された複数Ｎ個の第２可変遅延素子Ｄ２_１〜Ｄ２_Ｎを含む。各可変遅延素子Ｄ２_１〜Ｄ２_Ｎは、入力信号に対しバイアス信号Ｓｂｉａｓ２_１〜Ｓｂｉａｓ２_Ｎに応じた遅延を与える。第２遅延回路２２０は、ストップ信号Ｓｓｔｏｐに対して、第２可変遅延素子１段ごとに第２所定量ｔ２の遅延を与える。ｉ段目（０≦ｉ≦Ｎ）の可変遅延素子Ｄ２の出力端子にはタップＴＰ_ｉが設けられており、各タップＴＰ_０〜ＴＰ_Ｎから異なる遅延が付与された複数の遅延ストップ信号ＳＢ_０〜ＳＢ_Ｎを出力する。

リングオシレータ１０は、入力されたバイアス信号ＳｂｉａｓＧに応じた周波数で発振する。バイアス信号調節部１２は、リングオシレータ１０の発振周波数が、所定の基準周波数と一致するように、帰還によりリングオシレータ１０に対するバイアス信号ＳｂｉａｓＧを生成する。バイアス信号調節部１２は、帰還制御部１２ａと、バイアス回路１２ｂを含む。バイアス回路１２ｂは、バイアス信号ＳｂｉａｓＧを生成する。帰還制御部１２ａは、基準周波数とリングオシレータ１０の発振周波数が一致するように、バイアス回路１２ｂを制御する。バイアス信号調節部１２は公知の技術を用いて構成することができる。

個別バイアス回路１４は、Ｎ個の第２可変遅延素子Ｄ２_１〜Ｄ２_Ｎごとに設けられた複数のバイアス回路ＢＩＡＳ_１〜ＢＩＡＳ_Ｎを備える。ｉ段目（１≦ｉ≦Ｎ）のバイアス回路ＢＩＡＳ_ｉは、対応する第２可変遅延素子Ｄ２_ｉに与えるべきバイアス信号Ｓｂｉａｓ２Ａ_ｉを生成する。各バイアス回路ＢＩＡＳ_１〜ＢＩＡＳ_Ｎは、バイアス信号Ｓｂｉａｓ２Ａ_１〜Ｓｂｉａｓ２Ａ_Ｎを個別に調節可能に構成される。

共通バイアス回路１６は、複数の第１可変遅延素子Ｄ１_１〜Ｄ１_Ｎに共通に与えるべきバイアス信号ＳｂｉａｓＣを生成する。
複数の第１可変遅延素子Ｄ１_１〜Ｄ１_Ｎには、少なくともバイアス信号調節部１２により生成されたバイアス信号ＳｂｉａｓＧが供給される。本実施の形態では、バイアス信号調節部１２により生成されたバイアス信号ＳｂｉａｓＧに、共通バイアス回路１６により生成されたバイアス信号ＳｂｉａｓＣを重畳した合成バイアス信号が供給される。

ｉ段目の第２可変遅延素子Ｄ２_ｉには、合成バイアス信号Ｓｂｉａｓ２_ｉが供給される。合成バイアス信号Ｓｂｉａｓ２_ｉは、バイアス信号調節部１２により生成されたバイアス信号ＳｂｉａｓＧに、個別バイアス回路１４により生成されたバイアス信号Ｓｂｉａｓ２Ａ_ｉを重畳して生成される。

第１可変遅延素子Ｄ１、第２可変遅延素子Ｄ２としては、特許文献２に開示される回路が利用可能である。図３は、２つのバイアス信号に応じた遅延を付与する可変遅延素子５０の構成を示す回路図である。第１カレントミラー回路ＣＭ１は、第１バイアス信号ＳｂｉａｓＡに応じたバイアス電流Ｉａ１を生成し、第２カレントミラー回路ＣＭ２は、第２バイアス信号ＳｂｉａｓＢに応じたバイアス電流Ｉａ２を生成する。２つのバイアス電流Ｉａ１、Ｉａ２が合成され、インバータ５２（２段接続されているため、バッファとして機能する）の高電位側の端子に供給される。同様に、インバータ５２の低電位側にも、２つの電流源が設けられている。第１バイアス信号ＳｂｉａｓＡに応じたバイアス電流Ｉｂ１と第２バイアス信号ＳｂｉａｓＢに応じたバイアス信号Ｉｂ２が合成され、インバータ５２の低電位側の端子から引き抜かれる。

図４は、図３の可変遅延素子にバイアス信号を供給するバイアス回路の構成を示す回路図である。図４のバイアス回路６０も、特許文献２に開示されている。バイアス回路６０は、基準電流源６２、トランジスタＭ_０〜Ｍ_ｋ（ｋは２以上の整数）、スイッチＳＷ_１〜ＳＷ_ｋ、トランジスタＭｏｕｔを含む。基準トランジスタＭ_０は基準電流源６２の経路上に設けられる。トランジスタＭ_１〜Ｍ_ｋは、基準トランジスタＭ_０とゲートおよびソースがそれぞれ共通に接続され、カレントミラー回路を構成する。スイッチＳＷ_１〜ＳＷ_ｋは、トランジスタＭ_１〜Ｍ_ｋの経路上に設けられる。出力トランジスタＭｏｕｔには、トランジスタＭ_１〜Ｍ_ｋに流れる電流の和電流が流れ、出力トランジスタＭｏｕｔのゲートにバイアス信号ＢＩＡＳｏｕｔが発生する。

基準トランジスタＭ_０のサイズをＴｒとすると、ｉ段目（１≦ｉ≦ｋ）のトランジスタＭ_ｉのサイズは、２^ｉ×Ｔｒに設定される。スイッチＳＷ_１〜ＳＷ_ｋのオン、オフを個別に制御することにより、バイアス信号ＢＩＡＳｏｕｔを制御できる。なお、図４以外のバイアス回路を用いてもよい。

図５は、可変遅延素子の別の構成を示す回路図である。可変遅延素子７０は、トランジスタ７２〜９０を含む。トランジスタ７２、７４、８８、９０はＮチャンネルＭＯＳＦＥＴであり、トランジスタ７６、７８、８０、８２、８４、８６はＰチャンネルＭＯＳＦＥＴである。

トランジスタ７２のゲートには、バイアス信号ＳｂｉａｓＡが、トランジスタ７４のゲートにはバイアス信号ＳｂｉａｓＢが入力される。トランジスタ７２、７６、８０はカレントミラー回路を構成し、バイアス信号ＳｂｉａｓＡに応じた電流Ｉ１を生成する。同様に、トランジスタ７４、７８、８２はカレントミラー回路を構成し、バイアス信号ＳｂｉａｓＢに応じた電流Ｉ２を生成する。トランジスタ７２、７６、８４はカレントミラー回路を構成し、バイアス信号ＳｂｉａｓＡに応じた電流Ｉ３を生成する。トランジスタ７４、７８、８６はカレントミラー回路を構成し、バイアス信号ＳｂｉａｓＢに応じた電流Ｉ４を生成する。

トランジスタ８０、８２、８８は１段目のインバータを構成し、トランジスタ８４、８６、９０は、２段目のインバータを構成する。トランジスタ８０、８２は、トランジスタ８８の負荷として機能し、トランジスタ８８はバイアス信号ＳｂｉａｓＡに応じてバイアスされる。また、トランジスタ８４、８６は、トランジスタ９０の負荷として機能し、バイアス信号ＳｂｉａｓＢに応じてバイアスされる。

図５の可変遅延素子７０によれば、入力信号ｉｎに対して、バイアス信号ＳｂｉａｓＡ、ＳｂｉａｓＢに応じた遅延を与えることができる。図５の可変遅延素子７０は、図３の可変遅延素子５０に比べて、縦積みされるトランジスタの段数が少ないため、低電圧で動作可能であるという利点を有する。近年、半導体集積回路の電源電圧は低下する傾向にあるため、図５の可変遅延素子７０は有用である。

以上が実施の形態に係るバーニア遅延回路２００ａの構成である。一般に、バーニア遅延回路では、各段において、第１可変遅延素子Ｄ１による第１遅延量ｔ１と、第２可変遅延素子Ｄ２による第２遅延量ｔ２の差分遅延Δｔを一定に保つ必要がある。

実施の形態に係るバーニア遅延回路２００ａでは、個別バイアス回路１４によって各段の第２遅延量ｔ２_ｉを個別に調節できるため、各段ごとの差分遅延Δｔ_ｉ＝ｔ１_ｉ−ｔ２_ｉをキャリブレーションできる。さらに、バイアス信号調節部１２からのバイアス信号ＳｂｉａｓＧによって、温度変動や電源電圧変動による遅延量ｔ１、ｔ２の変動をキャンセルすることができる。そのため、高精度なキャリブレーションが可能となる。

バーニア遅延回路２００ａでは、第１遅延回路２１０と第２遅延回路２２０に同じバイアス信号ＳｂｉａｓＧを与えている。もし第１遅延回路２１０、第２遅延回路２２０それぞれに対してリング発振器を設け、第１遅延回路２１０、第２遅延回路２２０のバイアスを帰還制御した場合、２つのリング発振器に相関が小さい場合、差分遅延Δｔ_ｉ＝ｔ１_ｉ−ｔ２_ｉが変動してしまう。これに対して、実施の形態に係るバーニア遅延回路２００によれば、共通のバイアス信号ＳｂａｉｓＧを与えることにより、２つの第１遅延回路２１０と第２遅延回路２２０の遅延量の相関を高めることができる。

また、共通バイアス回路１６を設けることにより、第１可変遅延素子Ｄ１の遅延調節範囲のセンター値、すなわち、差分遅延Δｔのセンター値を調節できる。なお、第１可変遅延素子Ｄ１や第２可変遅延素子Ｄ２の遅延調節範囲が十分に広い場合、共通バイアス回路１６を設けなくてもよい。

（第２の実施の形態）
第２の実施の形態に係るバーニア遅延回路２００ｂは、第１の実施の形態に係るバーニア遅延回路２００ａに加えて、差分遅延Δｔを好適にキャリブレーションするための機能を備える。

図６は、第２の実施の形態に係るバーニア遅延回路２００ｂの構成を示す回路図である。なお、図６では、リングオシレータ１０およびバイアス信号調節部１２を図示していない。

バーニア遅延回路２００ｂは、図２のバーニア遅延回路２００ａの構成に加えて、第１タップセレクタ２０、第２タップセレクタ２２、ループ入力切替セレクタ２４、周波数カウンタ２６、インバータ２８、第１入力セレクタ３０、第２入力セレクタ３２、制御部３４を備える。

第１タップセレクタ２０は、第１遅延回路２１０から出力される複数の遅延スタート信号ＳＡ_０〜ＳＡ_Ｎを受け、いずれかを選択出力する。第２タップセレクタ２２は、第２遅延回路２２０から出力される複数の第２遅延信号ＳＢ_０〜ＳＢ_Ｎを受け、いずれかを選択出力する。

ループ入力切替セレクタ２４は、第１タップセレクタ２０の出力信号と第２タップセレクタ２２の出力信号を受け、いずれかを選択出力する。第１入力セレクタ３０は、スタート信号Ｓｓｔａｒｔおよびループ入力切替セレクタ２４からの信号を受け、いずれかを第１遅延回路２１０に選択出力する。第２入力セレクタ３２は、ストップ信号Ｓｓｔｏｐおよびループ入力切替セレクタ２４からの信号を受け、いずれかを第２遅延回路２２０に選択出力する。

周波数カウンタ２６は、ループ入力切替セレクタ２４の出力信号の周期を測定する。

バーニア遅延回路２００ｂは、第１遅延回路２１０を含むループが第１の発振器を形成し、第２遅延回路２２０を含むループが第２の発振器を形成するよう構成される。つまり、第１遅延回路２１０の入力信号として、第１遅延回路２１０の出力信号が論理反転された信号が帰還入力されればよい。同様に、第２遅延回路２２０の入力信号として、第２遅延回路２２０の出力信号が論理反転された信号が帰還入力されればよい。

第１遅延回路２１０、第２遅延回路２２０をそれぞれループ発振器として動作させるために、ループ入力切替セレクタ２４の出力を反転するインバータ２８が設けられる。
なお、インバータ２８の位置は、図６の位置に限定されない。第１タップセレクタ２０の出力を反転するインバータ、第２タップセレクタ２２の出力を反転するインバータを設けてもよい。

この構成とすれば、ループ入力切替セレクタ２４により第１タップセレクタ２０の出力を選択し、第１入力セレクタ３０によりインバータ２８の出力を選択すると、第１遅延回路２１０を含む第１発振器が構成できる。この発振周波数は、第１遅延回路２１０の遅延時間に応じて、つまり第１タップセレクタ２０により選択したタップの位置に応じて変化する。したがって、タップ位置を順に変化させることにより、第１遅延回路２１０内の第１可変遅延素子Ｄ１_１〜Ｄ１_Ｎそれぞれの遅延量ｔ１_１〜ｔ１_Ｎを測定できる。第２遅延回路２２０側についても同様に、第２可変遅延素子Ｄ２_１〜Ｄ２_Ｎそれぞれの遅延量ｔ２_１〜ｔ２_Ｎを測定できる。したがって、１段目から順に差分遅延Δｔ_ｉ＝ｔ１_ｉ−ｔ２_ｉを計算し、キャリブレーションが可能となる。

以下、好適なキャリブレーション方法について説明する。制御部３４は、第１タップセレクタ２０、第２タップセレクタ２２、ループ入力切替セレクタ２４、第１入力セレクタ３０、第２入力セレクタ３２の動作を制御する。

バーニア遅延回路２００ｂは、以下の手順によってキャリブレーションを実行する。

ステップ１．
第１入力セレクタ３０によりループ入力切替セレクタ２４からの信号を選択し、ループ入力切替セレクタ２４により第１タップセレクタ２０の出力信号を選択する。第１タップセレクタにより０段目のタップＴＰ_０を選択する。この状態で第１の発振器の周期ＴＡ_０を周波数カウンタ２６により測定する。

ステップ２．
第２入力セレクタ３２によりループ入力切替セレクタ２４からの信号を選択し、ループ入力切替セレクタ２４により第２タップセレクタ２２の出力信号を選択する。第２タップセレクタ２２により０段目のタップＴＰ_０、つまり遅延ストップ信号ＳＢ_０を選択する。この状態で第２の発振器の周期ＴＢ_０を周波数カウンタ２６により測定する。

続いて、以下のステップ３．〜ステップ７．をｉを１からＮまで１づつ増加させながら実行する。

ステップ３．
第１入力セレクタ３０によりループ入力切替セレクタ２４からの信号を選択し、ループ入力切替セレクタ２４により第１タップセレクタ２０の出力信号を選択する。第１タップセレクタ２０によりｉ段目のタップＴＰ_ｉを選択する。この状態で、第１発振器の周期ＴＡ_ｉを周波数カウンタ２６により測定する。

ステップ４．
周期ＴＡ_ｉと周期ＴＡ_０の差分ΔＴＡ_ｉ＝（ＴＡ_ｉ−ＴＡ_０）を計算する。

ステップ５．
第２入力セレクタ３２によりループ入力切替セレクタ２４からの信号を選択し、ループ入力切替セレクタ２４により第２タップセレクタ２２の出力信号を選択する。第２タップセレクタ２２によりｉ段目のタップＴＰ_ｉを選択する。この状態で、第２発振器の周期ＴＢ_ｉを周波数カウンタ２６により測定する。

ステップ６．
周期ＴＢ_ｉと周期ＴＢ_０の差分ΔＴＢ_ｉ＝（ＴＢ_ｉ−ＴＢ_０）を計算する。

ステップ７．
所定の差分遅延をΔｔとするとき、差分ΔＴＡ_ｉと差分ΔＴＢ_ｉの差が、
ΔＴＡ_ｉ−ΔＴＢ_ｉ＝Δｔ×ｉ
を満たすように、第２遅延回路２２０のｉ段目の第２可変遅延素子Ｄ２_ｉに対して個別バイアス回路１４が与えるべきバイアス信号を調節する。

以上の手順により、すべての段の差分遅延Δｔを好適にキャリブレーションできる。なお、各ステップは処理に支障をきさない範囲において変更してもよい。

図６の第１タップセレクタ２０や第２タップセレクタ２２のような多入力セレクタにおいて、タップごとに異なるスキューが発生すると、キャリブレーションの精度が悪化する。図７は、図６のバーニア遅延回路２００ｂの第１タップセレクタ２０、第２タップセレクタ２２として利用可能なセレクタの構成を示す回路図である。

図７のセレクタ９２は、遅延回路２１０（２２０）の１段目からＮ段目の可変遅延素子ごとに設けられたセレクタＳＥＬ_１〜ＳＥＬ_Ｎと、ＯＲゲート９４を備える。
ｉ段目のセレクタＳＥＬ_ｉには、０段目のタップＴＰ_０からの遅延信号ＳＡ_０と、ｉ段目のタップＴＰ_ｉからの遅延信号ＳＡ_ｉが入力される。ＯＲゲート９４には、各セレクタＳＥＬ_１〜ＳＥＬ_Ｎの出力が入力される。

ステップ４．およびステップ６．で計算する差分ΔＴＡ_ｉおよびΔＴＢ_ｉは、０段目のタップＴＰ_０の信号を基準とした相対的な時間差である。したがって、各セレクタＳＥＬ_ｉにおいて、基準となるタップＴＰ_０から信号ＳＡ_０と、ｉ段目のタップＴＰ_ｉからの信号ＳＡ_ｉは、同じ遅延を受けてＯＲゲートに出力される。その結果、ΔＴＡ_ｉおよびΔＴＢ_ｉのスキューを低減することができ、キャリブレーションの精度を高めることができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、バーニア遅延回路２００の用途としてＴＤＣ３００を説明したが、本発明はこれに限定されず、高精度な相対遅延が必要な様々な用途に利用可能である。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

バーニア遅延回路を用いたＴＤＣの構成を示す図である。 第１の実施の形態に係るバーニア遅延回路の構成を示すブロック図である。 ２つのバイアス信号に応じた遅延を付与する可変遅延素子の構成を示す回路図である。 図３の可変遅延素子にバイアス信号を供給するバイアス回路の構成を示す回路図である。 可変遅延素子の別の構成を示す回路図である。 第２の実施の形態に係るバーニア遅延回路の構成を示す回路図である。 図６のバーニア遅延回路の第１タップセレクタ、第２タップセレクタとして利用可能なセレクタの構成を示す回路図である。

符号の説明

１００…プライオリティエンコーダ、１０…リングオシレータ、１２…バイアス信号調節部、１４…個別バイアス回路、１６…共通バイアス回路、２０…第１タップセレクタ、２２…第２タップセレクタ、２４…ループ入力切替セレクタ、２６…周波数カウンタ、２８…インバータ、３０…第１入力セレクタ、３２…第２入力セレクタ、３４…制御部、Ｄ１…第１可変遅延素子、Ｄ２…第２可変遅延素子、２００…バーニア遅延回路、２１０…第１遅延回路、２２０…第２遅延回路、３００…ＴＤＣ、ＴＬ…サーモメータラッチ、ＴＣ…サーモメータコード。

Claims (7)

1. 第１信号と第２信号に異なる多段遅延を与えるバーニア遅延回路であって、
   入力信号に対しバイアス信号に応じた遅延を与える複数の第１可変遅延素子が多段接続されて構成され、前記第１信号に対して第１可変遅延素子１段ごとに第１所定量の遅延を与え、異なる遅延が付与された複数の第１遅延信号を出力する第１遅延回路と、
   入力信号に対しバイアス信号に応じた遅延を与える複数の第２可変遅延素子が多段接続されて構成され、前記第２信号に対して第２可変遅延素子１段ごとに第２所定量の遅延を与え、異なる遅延が付与された複数の第２遅延信号を出力する第２遅延回路と、
   バイアス信号に応じた周波数で発振するリングオシレータと、
   前記リングオシレータの周波数が、基準周波数と一致するように帰還により前記リングオシレータに対するバイアス信号を調節するバイアス信号調節部と、
   前記複数の第２可変遅延素子それぞれに個別に与えるべき複数のバイアス信号を生成する個別バイアス回路と、
   を備え、
   前記複数の第１可変遅延素子に対して、少なくとも前記バイアス信号調節部により生成されたバイアス信号を供給し、
   前記複数の第２可変遅延素子それぞれに対して、前記バイアス信号調節部により生成されたバイアス信号に前記個別バイアス回路により生成された個別に与えるべきバイアス信号を重畳した合成バイアス信号を供給することを特徴とするバーニア遅延回路。
2. 前記複数の第１可変遅延素子に共通に与えるべきバイアス信号を生成する共通バイアス回路をさらに備え、
   前記複数の第１可変遅延素子に対して、前記バイアス信号調節部により生成されたバイアス信号に前記共通バイアス回路により生成されたバイアス信号を重畳した合成バイアス信号を供給することを特徴とする請求項１に記載のバーニア遅延回路。
3. 前記第１遅延回路から出力される複数の第１遅延信号を受け、いずれかを選択出力する第１タップセレクタと、
   前記第２遅延回路から出力される複数の第２遅延信号を受け、いずれかを選択出力する第２タップセレクタと、
   前記第１タップセレクタの出力信号と前記第２タップセレクタの出力信号を受け、いずれかを選択出力するループ入力切替セレクタと、
   前記第１信号および前記ループ入力切替セレクタからの信号を受け、いずれかを前記第１遅延回路に選択出力する第１入力セレクタと、
   前記第２信号および前記ループ入力切替セレクタからの信号を受け、いずれかを前記第２遅延回路に選択出力する第２入力セレクタと、
   前記ループ入力切替セレクタの出力信号の周期を測定する周波数カウンタと、
   をさらに備え、
   前記第１遅延回路を含むループが第１の発振器を形成し、前記第２遅延回路を含むループが第２の発振器を形成するよう構成されることを特徴とする請求項１または２に記載のバーニア遅延回路。
4. 前記第１、第２タップセレクタ、前記ループ入力切替セレクタ、前記第１、第２入力セレクタを制御する制御部をさらに備え、
   前記制御部は、
   前記第１入力セレクタにより前記ループ入力切替セレクタからの信号を選択し、前記ループ入力切替セレクタにより前記第１タップセレクタの出力信号を選択し、前記第１タップセレクタにより０段目のタップを選択した状態で、前記周波数カウンタにより周期ＴＡ_０を測定するステップと、
   前記第２入力セレクタにより前記ループ入力切替セレクタからの信号を選択し、前記ループ入力切替セレクタにより前記第２タップセレクタの出力信号を選択し、前記第２タップセレクタにより０段目のタップを選択した状態で、前記周波数カウンタにより周期ＴＢ_０を測定するステップと、
   を実行し、さらに、
   前記第１入力セレクタにより前記ループ入力切替セレクタからの信号を選択し、前記ループ入力切替セレクタにより前記第１タップセレクタの出力信号を選択し、前記第１タップセレクタによりｉ段目（１≦ｉ≦Ｎ）のタップを選択した状態で、周波数カウンタにより周期ＴＡ_ｉを測定するステップと、
   周期ＴＡ_ｉと周期ＴＡ_０の差分ΔＴＡ_ｉを計算するステップと、
   前記第２入力セレクタにより前記ループ入力切替セレクタからの信号を選択し、前記ループ入力切替セレクタにより前記第２タップセレクタの出力信号を選択し、前記第２タップセレクタによりｉ段目のタップを選択した状態で、前記周波数カウンタにより周期ＴＢ_ｉを測定するステップと、
   周期ＴＢ_ｉと周期ＴＢ_０の差分ΔＴＢ_ｉを計算するステップと、
   所定の差分遅延をΔｔとするとき、前記差分ΔＴＡ_ｉと前記差分ΔＴＢ_ｉの差が、
   ΔＴＡ_ｉ−ΔＴＢ_ｉ＝Δｔ×ｉ
   を満たすように、前記第２遅延回路のｉ段目の前記第２可変遅延素子に対して前記個別バイアス回路が与えるべきバイアス信号を調節するステップと、
   をｉを１ずつ増加させながら繰り返し実行することを特徴とする請求項３に記載のバーニア遅延回路。
5. 前記第１可変遅延素子および前記第２可変遅延素子のペアに対応づけられた、複数のラッチをさらに備え、
   各ラッチは、対応する前記第２可変遅延素子の入力信号を、対応する前記第１可変遅延素子の入力信号を用いてラッチすることを特徴とする請求項１から４のいずれかに記載のバーニア遅延回路。
6. スタート信号とストップ信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換器であって、
   前記スタート信号が第１信号として、前記ストップ信号が第２信号として入力される請求項５に記載のバーニア遅延回路と、
   前記バーニア遅延回路から出力されるサーモメータコードを符号化するエンコーダと、
   を備えることを特徴とする時間デジタル変換器。
7. 請求項６に記載の時間デジタル変換器を備えることを特徴とする試験装置。

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