JP5989239B2 - 信号処理装置 - Google Patents

Description

本発明は、有線または無線通信装置などに用いられ、マンチェスタ符号化された受信信号を処理する信号処理装置に関する。

従来、マンチェスタ符号化された受信信号を処理する信号処理装置としては、例えば特許文献１に示されるような装置があった。この装置は、マンチェスタ符号化された受信信号から波形歪み等の受信状態を推定する状態推定回路と、受信信号を用いて再生クロックを生成するクロック再生回路とを設けると共に、クロック再生回路の基準信号となるリファレンスを用意し、状態推定回路から出力される波形情報とクロック再生回路から出力される再生クロックに基づいて、リファレンスまたはサンプル点を修正し、１データあたり複数個のサンプル点から受信信号とリファレンスとの相関を求め、その相関値に基づいて判定結果を出力するようにしたものである。

特開平１１−８８４４７号公報

上記のような従来の装置では、１データあたり複数個のサンプルのデータ検出を行うことで、雑音や干渉等による判定結果の誤り率を小さくすることができる。しかしながら、１データあたり複数のサンプル点の情報を得るにあたり、クロック再生回路の基準信号となるリファレンスが必要なため、低消費電力化が困難であるという問題があった。

この発明は上記のような課題を解決するためになされたもので、判定結果の誤り率を小さくすることができると共に、低消費電力化を実現することのできる信号処理装置を得ることを目的とする。

この発明に係る信号処理装置は、マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がる第１のクロックを生成する第１のクロック生成回路と、受信信号の各データの遷移点からαＴとは異なるβＴ（０．５＜β＜１．０）遅れたタイミングで立ち上がる第２のクロックを生成する第２のクロック生成回路と、第１のクロックおよび第２のクロックに基づいて、受信信号の第１および第２の検出結果を出力するデータ検出回路と、第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えたものである。

この発明の信号処理装置は、リファレンスを用いずに２つのタイミングの異なるクロックを生成し、受信信号を異なる２点でサンプリングするようにしたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。

この発明の実施の形態１による信号処理装置を示す構成図である。 この発明の実施の形態１による信号処理装置の信号波形を示す説明図である。 この発明の実施の形態１による信号処理装置の単パルス生成回路を備えたクロック生成回路を示す構成図である。 この発明の実施の形態１による信号処理装置の単パルス生成回路を備えたクロック生成回路を用いた場合の信号波形を示す説明図である。 この発明の実施の形態２による信号処理装置の信号波形を示す説明図である。 この発明の実施の形態３による信号処理装置を示す構成図である。 この発明の実施の形態３による信号処理装置の信号波形を示す説明図である。 この発明の実施の形態４による信号処理装置の信号波形を示す説明図である。 この発明の実施の形態５による信号処理装置を示す構成図である。 この発明の実施の形態５による信号処理装置の信号波形を示す説明図である。 この発明の実施の形態６による信号処理装置のクロック生成回路を示す構成図である。 この発明の実施の形態６による信号処理装置の信号波形を示す説明図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、この発明の実施の形態１に係る信号処理装置の構成図である。
図１において、信号処理装置は、マンチェスタ符号化された０と１のデータで構成する受信信号が入力される入力端子１１と、入力端子１１に入力された受信信号を用いてそれぞれクロック１（第１のクロック）およびクロック２（第２のクロック）を生成する第１，第２のクロック生成回路２１，２２と、第１，第２のクロック生成回路２１，２２から出力されるクロック１，２に基づいて検出結果１，２（第１，第２の検出結果）を出力するデータ検出回路３１と、検出結果１，２から受信信号の判定結果を出力する判定回路４１と、判定結果を出力する出力端子５１とを備える。

第１のクロック生成回路２１は、デューティ比５０％のマンチェスタ符号化された周期Ｔの受信信号の各データの中心（データが、“０”の場合：１／０の遷移点、“１”の場合：０／１の遷移点）からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がるクロック１を生成する。なお、ここではデューティ比５０％のマンチェスタ符号を用いているが、マンチェスタ符号のデューティ比は５０％以外であってもよい。

第２のクロック生成回路２２は、受信信号の各データの中心からβＴ（０．５＜β＜１．０）遅れたタイミングで立ち上がるクロック２を生成する。
データ検出回路３１では、クロック１および２を用いて、それぞれの立ち上がりエッジで受信信号をサンプリングし、検出結果１および２を出力する。
ここで、第１のクロック生成回路２１および第２のクロック生成回路２２で生成するクロックの立ち上がるタイミングのαおよびβを異なる値にすることで、受信信号をタイミングが異なる２点でサンプリングすることができる。

図２は、クロックの立ち上がるタイミングα＝０．６、β＝０．８とした場合の、受信信号，クロック１，クロック２，検出結果１，検出結果２の信号の時間波形例である。
ここでは、デューティ比５０％のマンチェスタ符号化された周期Ｔの受信信号として、回路初期化信号および３ビットのデータ（１００）を用いている。
各データの中心の遷移点から、クロック１は０．６Ｔ、クロック２は０．８Ｔ遅れたタイミングで立ち上がるクロックを生成する。このとき、クロック１および２はマンチェスタ符号の各データの前半部をサンプリングするので、３ビットのデータ“１００”の反転した“０１１”を検出結果１，２として出力する。なお、図中、受信信号における黒丸で示す位置がサンプリング箇所を示している（後述する図４、図５、図７、図８、図１０、図１２も同様である）。

判定回路４１において、検出結果１，２の結果より受信信号を判定し、その判定結果を出力端子５１から出力する。

このように実施の形態１では、リファレンスを用いずに２つのタイミングの異なるクロックを生成し、受信信号を異なる２点でサンプリングすることで、低消費電力化を実現すると共に判定結果の誤り率を小さくできる。

なお、上記例では、第１のクロック生成回路２１で生成するクロック１のタイミングを０．５＜α＜１．０、第２のクロック生成回路２２で生成するクロック２のタイミングを０．５＜β＜１．０としたが、第１のクロック生成回路２１で生成するクロック１のタイミングを０．０＜α＜０．５、第２のクロック生成回路２２で生成するクロック２のタイミングを０．０＜β＜０．５としてもよい。このように構成した場合は、クロック１およびクロック２はマンチェスタ符号の後半部をサンプリングするので、３ビットのデータ“１００”と同じ“１００”を検出結果１，２として出力する。
この場合も、判定回路４１において、検出結果１，２の結果に基づいて受信信号を判定し、その判定結果を出力端子５１から出力する。従って、上記例と同様な効果を得ることができる。

次に、実施の形態１における第１，第２のクロック生成回路２１，２２の構成例として、単パルス生成回路によるクロック生成回路を用いた場合について説明する。
図３に、単パルス生成回路を備えたクロック生成回路の構成の一例を示す。図３において、クロック生成回路は、スイッチ制御信号に応じて、入力される受信信号の出力経路を切り替えるスイッチ２４と、スイッチ２４の第１の出力の反転した値を出力する第１のインバータ２５と、スイッチ２４の第２の出力および第１のインバータ２５からの出力に同期して、所定の時間幅のパルスを出力する単パルス生成回路２６と、単パルス生成回路２６の出力の反転した値をクロックとして出力する第２のインバータ２７と、第２のインバータ２７が出力するクロックに同期して、入力される受信信号をサンプリング処理し、スイッチ制御信号を生成するスイッチ制御回路２３から構成される。

スイッチ２４は、スイッチ制御回路２３からのスイッチ制御信号に応じて出力経路を選択する。
ここで、スイッチ制御回路２３からのスイッチ制御信号が“０”の場合、スイッチ２４は単パルス生成回路２６に接続する経路となり、スイッチ制御回路２３からのスイッチ制御信号が“１”の場合、スイッチ２４は第１のインバータ２５に接続する経路となる。
第１のインバータ２５は、入力値の反転した値を単パルス生成回路２６に出力する。単パルス生成回路２６は、入力信号の立ち上がりエッジ毎に、所定の時間幅のパルスを１回出力する。
第２のインバータ２７は、単パルス生成回路２６からの出力を反転し、クロックとしてクロック生成回路の外部およびスイッチ制御回路２３に出力する。
スイッチ制御回路２３は、クロックの立ち上がりに同期して、受信信号のサンプリングを行い、サンプリング時の“０”または“１”の値をスイッチ２４に出力する。

本構成により、マンチェスタ符号を受信信号として用いることで、各データの中心の立ち上がりまたは立ち下がりに同期して単パルスが生成され、反転した単パルスをクロックとして生成することが可能となる。

図４は、単パルス生成回路を備えたクロック生成回路を用いた場合の、受信信号，単パルス１，クロック１，単パルス２，クロック２，検出結果１，検出結果２の信号の時間波形例である。
ここでは、受信信号として、周期Ｔでデューティ比５０％のマンチェスタ符号の回路初期化信号および３ビットのデータ（１００）を用い、パルス幅α＝０．６，パルス幅β＝０．８としている。また、スイッチ制御回路２３の初期状態は“０”である。

図４において、回路初期化信号のデータの中心において、スイッチ制御回路２３の出力は“０”であるため、立ち上がり（０／１のデータ遷移点）のタイミングで０．６Ｔの単パルス１および０．８Ｔの単パルス２を生成する。生成された単パルス１および単パルス２は、第２のインバータ２７で反転し、クロック１および２を出力する。このとき、クロック１および２は、受信信号の３ビットの最初のデータ“１”の前半部をサンプリングし、検出結果１および２に出力する。

次に、３ビットの最初のデータ“１”の中心において、スイッチ制御回路２３の出力は“０”であるため、立ち上がりのタイミングで０．６Ｔの単パルス１および０．８Ｔの単パルス２を生成し、前記と同様にクロック１および２は受信信号の３ビットの２番目のデータ“０”の前半部をサンプリングし、検出結果１および２に出力する。このとき、サンプリングした値は“１”となるため、スイッチ制御回路２３の出力が“０”から“１”に切り替わる。

その後、３ビットの２番目のデータ“０”の中心において、スイッチ制御回路２３の出力は“１”であるため、スイッチ２４の出力が第１のインバータ２５を接続した経路に切り替わる。ここで、受信信号“０”の中心である立ち下がり（１／０のデータ遷移点）は第１のインバータ２５により反転され、立ち上がり信号が単パルス生成回路２６に入力され、立ち上がりのタイミングで０．６Ｔの単パルス１および０．８Ｔの単パルス２を生成し、前記と同様にクロックが生成される。生成されたクロックは受信信号の３ビットの３番目のデータ“０”の前半部をサンプリングし、検出結果１および２として出力する。

以上のように、各データの中心の立ち上がりまたは立ち下がりのタイミングでパルス幅０．６Ｔの単パルス１およびパルス幅０．８Ｔの単パルス２を生成し、生成されたパルスを反転し、クロックとして出力し、出力されたクロックにより、各データ信号の異なる２点をサンプリングすることが可能となる。

また、実施の形態１では２つのクロック生成回路を用いた場合について説明したが、３つ以上を用いた場合でも同様に改善効果が得られる。なお、この場合、第１のクロックまたは第２のクロックの少なくとも一方が複数のクロックとなる。

以上説明したように、実施の形態１の信号処理装置によれば、マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がる第１のクロックを生成する第１のクロック生成回路と、受信信号の各データの遷移点からαＴとは異なるβＴ（０．５＜β＜１．０）遅れたタイミングで立ち上がる第２のクロックを生成する第２のクロック生成回路と、第１のクロックおよび第２のクロックに基づいて、受信信号の第１および第２の検出結果を出力するデータ検出回路と、第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。

また、実施の形態１の信号処理装置によれば、マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０＜α＜０．５）遅れたタイミングで立ち上がる第１のクロックを生成する第１のクロック生成回路と、受信信号の各データの遷移点からαＴとは異なるβＴ（０＜β＜０．５）遅れたタイミングで立ち上がる第２のクロックを生成する第２のクロック生成回路と、第１のクロックおよび第２のクロックに基づいて、受信信号の第１および第２の検出結果を出力するデータ検出回路と、第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。

実施の形態２．
実施の形態２は、第１のクロック生成回路２１および第２のクロック生成回路２２におけるクロックのタイミングを実施の形態１とは異なるようにしたものであり、図面上の構成は図１と同様であるため、図１の構成を用いて説明する。

即ち、実施の形態２の第１のクロック生成回路２１は、デューティ比５０％のマンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がる第１のクロックを生成する。また、第２のクロック生成回路２２は、受信信号の各データの遷移点からβＴ（０＜β＜０．５）遅れたタイミングで立ち上がる第２のクロックを生成する。これ以外の構成については実施の形態１と同様であるため、ここでの説明は省略する。

図５は、実施の形態２に係る信号処理装置における信号の時間波形例を示す図である。実施の形態１の第２のクロック生成回路２２で生成するクロックのタイミングを０．０＜β＜０．５としている点が実施の形態１における１番目の例と異なっている。
ここでは、第１のクロック生成回路２１で生成するクロック１のタイミングを０．５＜α＜１．０、第２のクロック生成回路２２で生成するクロック２のタイミングを０．０＜β＜０．５とすることで、クロック１はマンチェスタ符号の前半部を、クロック２はマンチェスタ符号の後半部をサンプリングすることができる。

図５は、実施の形態２において、α＝０．７５、β＝０．２５とした場合の、受信信号，クロック１，クロック２，検出結果１，検出結果２の信号の時間波形例を示す。
受信信号は、図２と同様にデューティ比５０％のマンチェスタ符号を用いた回路初期化信号および３ビットのデータ（１００）を用いている。
各データの中心の遷移点からクロック１は０．７５Ｔ、クロック２は０．２５Ｔ遅れたタイミングで立ち上がるクロックを生成する。
このとき、クロック１はマンチェスタ符号の前半部をサンプリングするので、３ビットのデータ“１００”の反転した“０１１”を検出結果１として出力する。一方、クロック２はマンチェスタ符号の後半部をサンプリングするので、３ビットのデータ“１００”と同じ“１００”を検出結果２として出力する。
判定回路４１は、検出結果１，２の結果に基づいて受信信号を判定し、その判定結果を出力端子５１から出力する。

このように実施の形態２によれば、リファレンスを用いずに２つのタイミングの異なるクロックを生成し、マンチェスタ符号化された受信信号の前半部及び後半部の２点をサンプリングすることで、低消費電力化を実現すると共に判定結果の誤り率を小さくすることができる。

なお、実施の形態２でも２つのクロック生成回路を用いた場合について述べたが、３つ以上を用いた場合でも同様に改善効果が得られる。

以上説明したように、実施の形態２の信号処理装置によれば、マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がる第１のクロックを生成する第１のクロック生成回路と、受信信号の各データの遷移点からβＴ（０＜β＜０．５）遅れたタイミングで立ち上がる第２のクロックを生成する第２のクロック生成回路と、第１のクロックおよび第２のクロックに基づいて、受信信号の第１および第２の検出結果を出力するデータ検出回路と、第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。

実施の形態３．
図６は、この発明の実施の形態３に係る信号処理装置の構成図である。
図６において、信号処理装置は、マンチェスタ符号化された受信信号が入力される入力端子１１と、受信信号を用いてクロックを生成するクロック生成回路２１と、クロック生成回路２１から出力されるクロック１に遅延を与える遅延回路６１と、クロック生成回路２１から出力されるクロック１および遅延回路６１で生成されたクロック２に基づいて検出結果１，２を出力するデータ検出回路３１と、検出結果１，２から判定結果を出力する判定回路４１と、判定結果を出力する出力端子５１とを備える。

クロック生成回路２１は、受信信号の各データの中心からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がるクロック１を生成する。遅延回路６１は、クロック生成回路２１から出力されるクロック１に所定の遅延時間γＴ（０＜γ＜１．０−α）を与える。ここで、クロック生成回路２１から出力されるクロック１に遅延回路６１を用いて遅延時間を与えたクロックを生成することで、受信信号を異なる２点でサンプリングすることができる。従って、クロック生成回路を一つで実施の形態１と同様の効果を得ることができる。

図７は、実施の形態３の信号処理装置における、受信信号，クロック１，クロック２，検出結果１，検出結果２の信号の時間波形例である。
ここでは、受信信号として、デューティ比５０％のマンチェスタ符号を用いた回路初期化信号および３ビットのデータ（１００）を用い、受信信号の周期をＴ、クロックの立ち上がるタイミングα＝０．６、遅延時間γ＝０．２としている。

クロック生成回路２１は、各データの中心の遷移点から０．６Ｔ遅れたタイミングで立ち上がるクロック１を生成する。遅延回路６１において、クロック１に０．２Ｔの遅延を与えることで、クロック１と異なるタイミングでクロック２が立ち上がる。
このとき、クロック１および２は、マンチェスタ符号の前半部をサンプリングするので、３ビットのデータ“１００”の反転した“０１１”を検出結果１および２として出力する。
判定回路４１は、検出結果１，２の結果に基づいて受信信号を判定し、その判定結果を出力端子５１から出力する。

このように実施の形態３では、リファレンスを用いずに２つのタイミングの異なるクロックを生成し、受信信号をタイミングの異なる２点でサンプリングすることで、低消費電力化を実現すると共に判定結果の誤り率を小さくできる。

なお、上記例では、クロック１のタイミングを０．５＜α＜１．０、クロック２のタイミングを０＜γ＜１．０−αとしたが、クロック生成回路２１の立ち上がるタイミングαＴおよび遅延回路６１の遅延時間γＴを、０．０＜α＜０．５および０＜γ＜０．５−αとしてもよい。この場合、クロック１およびクロック２は、マンチェスタ符号の後半部をサンプリングするので、３ビットのデータ“１００”と同じ“１００”を検出結果１および２として出力することになる。
また、この場合も、判定回路４１は、検出結果１，２の結果に基づいて受信信号を判定し、その判定結果を出力端子５１から出力する。従って、このような構成であっても同様な効果を得ることができる。

また、図３に示すクロック生成回路を、実施の形態３におけるクロック生成回路２１に用いることで実施の形態１と同様な効果が得られる。

なお、図６では遅延回路を一つ用いてクロックを生成する例について説明したが、遅延回路を２つ以上用いて、２つ以上のクロックを生成する場合でも同様な効果が得られる。すなわち、この場合は、第２のクロックが複数生成されることになる。

以上説明したように、実施の形態３の信号処理装置によれば、マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がる第１のクロックを生成するクロック生成回路と、クロック生成回路で生成された第１のクロックに遅延時間γＴ（０＜γ＜１．０−α）を与え、第２のクロックを生成する遅延回路と、第１および第２のクロックに基づいて、受信信号の第１および第２の検出結果を出力するデータ検出回路と、第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。

また、実施の形態３の信号処理装置によれば、マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０＜α＜０．５）遅れたタイミングで立ち上がる第１のクロックを生成するクロック生成回路と、クロック生成回路で生成された第１のクロックに遅延時間γＴ（０＜γ＜０．５−α）を与え、第２のクロックを生成する遅延回路と、第１および第２のクロックに基づいて、受信信号の第１および第２の検出結果を出力するデータ検出回路と、第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。

実施の形態４．
実施の形態４は、実施の形態３における遅延回路６１の遅延時間γＴを実施の形態３とは異なるようにしたものであり、図面上の構成は図６と同様であるため、図６の構成を用いて以下説明する。

すなわち、実施の形態４の遅延回路６１は、クロック生成回路で生成された第１のクロックに遅延時間γＴ（１．０−α＜γ＜１．５−α）を与え、第２のクロックを生成するようにしたものである。これ以外の構成については実施の形態３と同様であるため、ここでの説明は省略する。

図８は、実施の形態４の信号処理装置における信号の時間波形例を示す図である。実施の形態３における遅延回路６１の遅延時間γＴを、１．０−α＜γ＜１．５−αとしている点が実施の形態３とは異なる。
ここでは、クロック生成回路２１で生成するクロック１のタイミングを０．５＜α＜１．０、遅延回路６１の遅延時間γＴを１．０−α＜γ＜１．５−αとすることで、クロック１はマンチェスタ符号の前半部を、クロック２はマンチェスタ符号の後半部をサンプリングすることができる。

図８は、実施の形態４において、α＝０．７５、γ＝０．５とした場合の、受信信号，クロック１，クロック２，検出結果１，検出結果２の信号の時間波形例を示す。
受信信号は、実施の形態３の図７と同様にデューティ比５０％のマンチェスタ符号を用いた回路初期化信号および３ビットのデータ（１００）を用いている。

各データの中心の遷移点から、クロック１は０．７５Ｔ遅れたタイミングでクロック１を生成し、マンチェスタ符号の前半部をサンプリングするので、３ビットのデータ“１００”の反転した“０１１”を検出結果１として出力する。一方、クロック２はクロック１から０．５Ｔの遅延があるため、マンチェスタ符号の後半部をサンプリングするので、３ビットのデータ“１００”と同じ“１００”を検出結果２として出力する。
判定回路４１は、検出結果１，２の結果に基づいて受信信号を判定し、その判定結果を出力端子５１から出力する。

このように実施の形態４では、リファレンスを用いずに２つのタイミングの異なるクロックを生成し、マンチェスタ符号化された受信信号の前半部及び後半部の２点をサンプリングすることで、低消費電力化を実現すると共に判定結果の誤り率を小さくできる。

なお、上記例では、クロック１のタイミングを０．５＜α＜１．０としたが、クロック生成回路２１の立ち上がるタイミングαＴを、０．０＜α＜０．５としてもよい。このようにした場合、クロック１はマンチェスタ符号の後半部をサンプリングするので、３ビットのデータ“１００”と同じ“１００”を検出結果として出力する。一方、クロック２はマンチェスタ符号の後半部をサンプリングするので、３ビットのデータ“１００”の反転した“０１１”を検出結果２として出力する。
この場合も、判定回路４１は、検出結果１，２の結果に基づいて受信信号を判定し、その判定結果を出力端子５１から出力する。従って、このような構成であっても同様の効果を得ることができる。

なお、実施の形態４においても一つの遅延回路６１を用いた場合について説明したが、２つ以上を用いた場合でも同様に改善効果が得られる。

以上説明したように、実施の形態４の信号処理装置によれば、デューティ比５０％のマンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がる第１のクロックを生成するクロック生成回路と、クロック生成回路で生成された第１のクロックに遅延時間γＴ（１．０−α＜γ＜１．５−α）を与え、第２のクロックを生成する遅延回路と、第１および第２のクロックに基づいて、受信信号の第１および第２の検出結果を出力するデータ検出回路と、第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。

また、実施の形態４の信号処理装置によれば、マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０＜α＜０．５）遅れたタイミングで立ち上がる第１のクロックを生成するクロック生成回路と、クロック生成回路で生成された第１のクロックに遅延時間γＴ（１．０−α＜γ＜１．５−α）を与え、第２のクロックを生成する遅延回路と、第１および第２のクロックに基づいて、受信信号の第１および第２の検出結果を出力するデータ検出回路と、第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。

実施の形態５．
図９は、この発明の実施の形態５に係る信号処理装置の構成図である。
図９において、信号処理装置は、マンチェスタ符号化された受信信号が入力される入力端子１１と、受信信号を用いてクロック１を生成する第１のクロック生成回路２１と、第１のクロック生成回路２１から出力されるクロック１に基づいて検出結果１を出力する第１のデータ検出回路３２と、受信信号および検出結果１を用いてクロック２を生成する第２のクロック生成回路２２ａと、第２のクロック生成回路２２ａから出力されるクロック２に基づいて検出結果２を出力する第２のデータ検出回路３３と、検出結果１，２から判定結果を出力する判定回路４１と、判定回路４１の判定結果を出力する出力端子５１を備える。

第１のクロック生成回路２１は、受信信号の各データの中心（データが、“０”の場合：１／０の遷移点、“１”の場合：０／１の遷移点）からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がるクロック１を生成する。第２のクロック生成回路２２ａは、第１のデータ検出回路３２からの検出結果１に応じて、受信信号の各データの中心からβＴ（０．０＜β＜０．５）のタイミングで立ち上がるクロック２を生成する。このとき、第１のクロック生成回路２１で生成されるクロック１はデータの前半部で立ち上がり、第２のクロック生成回路２２ａで生成するクロック２はデータの後半部で立ち上がるため、受信信号を異なる２点でサンプリングすることができる。

なお、第２のクロック生成回路２２ａの詳細については、実施の形態６で説明する。
また、本実施の形態では、第１のクロック生成回路２１では、受信信号の各データの中心の遷移点を検出し、立ち上がりまたは立ち下がりでクロックを生成する判定を行う必要があるが、第２のクロック生成回路２２ａでは不要となる。

図１０は、実施の形態５に係る信号処理装置における受信信号，クロック１，クロック２の信号の時間波形例である。
ここでは、受信信号として、マンチェスタ符号を用いた回路初期化信号および３ビットのデータ（１００）を用い、受信信号の周期をＴ、クロックの立ち上がるタイミングをα＝０．７５，β＝０．２５としている。

各データの中心の遷移点から、クロック１は０．７５Ｔ、クロック２は０．２５Ｔ遅れたタイミングで立ち上がるクロックを生成する。このとき、クロック１はマンチェスタ符号の各データの前半部をサンプリングするので、３ビットのデータ“１００”の反転した“０１１”を検出結果１に、クロック２はマンチェスタ符号の各データの後半部をサンプリングするので、３ビットのデータ“１００”と同じ“１００”を検出結果２として出力する。
判定回路４１は、検出結果１，２の結果に基づいて受信信号を判定し、その判定結果を出力端子５１から出力する。

このように実施の形態５では、リファレンスを用いずに２つのタイミングの異なるクロックを生成し、マンチェスタ符号化された受信信号の前半部及び後半部の２点をサンプリングすることで、低消費電力化を実現すると共に判定結果の誤り率を小さくできる。

以上説明したように、実施の形態５の信号処理装置によれば、マンチェスタ符号化された受信信号の各データの遷移点からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がる第１のクロックを生成する第１のクロック生成回路と、第１のクロックに基づいて、受信信号の第１の検出結果を出力する第１のデータ検出回路と、第１の検出結果を用いて、受信信号の各データの遷移点からβＴ（０＜β＜０．５）遅れたタイミングで立ち上がる第２のクロックを生成する第２のクロック生成回路と、第２のクロックに基づいて、受信信号の第２の検出結果を出力する第２のデータ検出回路と、第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えたので、判定結果の誤り率を小さくできると共に、低消費電力化を実現することができる。

実施の形態６．
実施の形態６は、実施の形態５における第１のクロック生成回路２１として、図３に示したクロック生成回路を用い、第２のクロック生成回路２２ａとして、図１１に示すクロック生成回路を用いた例である。

図１１の第２のクロック生成回路２２ａの構成は、図３に示すクロック生成回路におけるスイッチ制御回路２３に代えて、第１のデータ検出回路３２から出力される検出結果１をスイッチ２４に入力するように構成したものである。その他の構成は図３と同様であるため、対応する部分に同一符号を付してその説明を省略する。

第１のクロック生成回路２１は、図３に示すクロック生成回路において、パルス幅αＴ（０．５＜α＜１．０）の単パルス１を生成する単パルス生成回路２６を備える。
第２のクロック生成回路２２ａは、検出結果１に応じて、スイッチ２４の経路が切り替わり、パルス幅βＴ（０．０＜β＜０．５）の単パルス２を生成する単パルス生成回路２６を備える。

ここで、図３および図１１に示すクロック生成回路は、受信信号にマンチェスタ符号を用いることで、各データの中心での立ち上がりまたは立ち下がりに同期して単パルス１または２を生成し、生成されたパルスを反転し、クロック１または２として出力する。

このとき、第１のクロック生成回路２１で生成されるクロック１は受信信号のデータの前半部で立ち上がり、第２のクロック生成回路２２ａで生成するクロック２は受信信号のデータの後半部で立ち上がるため、受信信号をタイミングが異なる２点でサンプリングすることができる。

図１２は、実施の形態６に係る信号処理装置における、受信信号，単パルス１，クロック１，単パルス２，クロック２，検出結果１，検出結果２の信号の時間波形例である。
ここでは、受信信号として、デューティ比５０％のマンチェスタ符号を用いた回路初期化信号および３ビットのデータ（１００）を用い、受信信号の周期をＴ、パルス幅α＝０．７５、パルス幅β＝０．２５としている。
各データの中心の立ち上がりまたは立ち下がりのタイミングでパルス幅０．７５Ｔの単パルス１を生成し、生成されたパルスを反転し、クロック１として出力する。出力されたクロック１により検出結果１を得る。
単パルス２は、検出結果１が“０”の場合、受信信号の立ち上がりで０．２５Ｔの単パルス２を生成し、検出結果１が“１”の場合、受信信号の立ち下がりで０．２５Ｔの単パルス２を生成し、生成されたパルスを反転し、クロック２として出力する。出力されたクロック２により検出結果２を得る。

このように実施の形態６では、リファレンスを用いずに２つのタイミングの異なるクロックを生成し、マンチェスタ符号化された受信信号の前半部及び後半部の２点をサンプリングすることで、低消費電力化を実現すると共に判定結果の誤り率を小さくできる。

以上説明したように、実施の形態６の信号処理装置によれば、第２のクロック生成回路は、第１の検出結果に応じて入力される受信信号の出力経路を第１の出力と第２の出力とに切り替えるスイッチと、スイッチの第１の出力に接続された第１のインバータと、スイッチの第２の出力および第１のインバータからの出力に同期して、所定の時間幅のパルスを出力する単パルス生成回路と、単パルス生成回路の出力の反転した値を第２のクロックとして出力する第２のインバータとを備えたので、実施の形態５の信号処理装置の効果を実現するための第２のクロック生成回路を提供することができる。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

この発明に係る信号処理装置は、リファレンスを用いずに２つのタイミングの異なるクロックを生成し、受信信号を異なる２点でサンプリングすることで、判定結果の誤り率を小さくして、低消費電力化できるので、有線または無線通信装置などに用いるのに好適なものである。

１１ 入力端子、２１ 第１のクロック生成回路、２２，２２ａ 第２のクロック生成回路、２３ スイッチ制御回路、２４ スイッチ、２５ 第１のインバータ、２６ 単パルス生成回路、２７ 第２のインバータ、３１ データ検出回路、３２ 第１のデータ検出回路、３３ 第２のデータ検出回路、４１ 判定回路、５１ 出力端子、６１ 遅延回路。

Claims (9)

1. マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がる第１のクロックを生成する第１のクロック生成回路と、
   前記第１のクロック生成回路に対して並列に設けられ、前記受信信号の各データの遷移点から前記αＴとは異なるβＴ（０．５＜β＜１．０）遅れたタイミングで立ち上がる第２のクロックを生成する第２のクロック生成回路と、
   前記第１のクロックおよび前記第２のクロックに基づいて、前記受信信号の第１および第２の検出結果を出力するデータ検出回路と、
   前記第１および第２の検出結果を基に受信信号の判定を行う判定回路と
   を備えた信号処理装置。
2. マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０＜α＜０．５）遅れたタイミングで立ち上がる第１のクロックを生成する第１のクロック生成回路と、
   前記第１のクロック生成回路に対して並列に設けられ、前記受信信号の各データの遷移点から前記αＴとは異なるβＴ（０＜β＜０．５）遅れたタイミングで立ち上がる第２のクロックを生成する第２のクロック生成回路と、
   前記第１のクロックおよび前記第２のクロックに基づいて、前記受信信号の第１および第２の検出結果を出力するデータ検出回路と、
   前記第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。
3. マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がる第１のクロックを生成する第１のクロック生成回路と、
   前記第１のクロック生成回路に対して並列に設けられ、前記受信信号の各データの遷移点からβＴ（０＜β＜０．５）遅れたタイミングで立ち上がる第２のクロックを生成する第２のクロック生成回路と、
   前記第１のクロックおよび前記第２のクロックに基づいて、前記受信信号の第１および第２の検出結果を出力するデータ検出回路と、
   前記第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。
4. マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がる第１のクロックを生成するクロック生成回路と、
   互いに並列に設けられ、前記クロック生成回路で生成された第１のクロックに遅延時間γＴ（０＜γ＜１．０−α）を与え、第２のクロックを生成する複数の遅延回路と、
   前記第１および第２のクロックに基づいて、前記受信信号の第１および第２の検出結果を出力するデータ検出回路と、
   前記第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。
5. マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０＜α＜０．５）遅れたタイミングで立ち上がる第１のクロックを生成するクロック生成回路と、
   互いに並列に設けられ、前記クロック生成回路で生成された第１のクロックに遅延時間γＴ（０＜γ＜０．５−α）を与え、第２のクロックを生成する複数の遅延回路と、
   前記第１および第２のクロックに基づいて、前記受信信号の第１および第２の検出結果を出力するデータ検出回路と、
   前記第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。
6. マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がる第１のクロックを生成するクロック生成回路と、
   互いに並列に設けられ、前記クロック生成回路で生成された第１のクロックに遅延時間γＴ（１．０−α＜γ＜１．５−α）を与え、第２のクロックを生成する複数の遅延回路と、
   前記第１および第２のクロックに基づいて、前記受信信号の第１および第２の検出結果を出力するデータ検出回路と、
   前記第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。
7. マンチェスタ符号化された周期Ｔの受信信号の各データの遷移点からαＴ（０＜α＜０．５）遅れたタイミングで立ち上がる第１のクロックを生成するクロック生成回路と、
   互いに並列に設けられ、前記クロック生成回路で生成された第１のクロックに遅延時間γＴ（１．０−α＜γ＜１．５−α）を与え、第２のクロックを生成する複数の遅延回路と、
   前記第１および第２のクロックに基づいて、前記受信信号の第１および第２の検出結果を出力するデータ検出回路と、
   前記第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。
8. マンチェスタ符号化された受信信号の各データの遷移点からαＴ（０．５＜α＜１．０）遅れたタイミングで立ち上がる第１のクロックを生成する第１のクロック生成回路と、
   前記第１のクロックに基づいて、前記受信信号の第１の検出結果を出力する第１のデータ検出回路と、
   前記第１のクロック生成回路に対して並列に設けられ、前記第１の検出結果を用いて、前記受信信号の各データの遷移点からβＴ（０＜β＜０．５）遅れたタイミングで立ち上がる第２のクロックを生成する第２のクロック生成回路と、
   前記第２のクロックに基づいて、前記受信信号の第２の検出結果を出力する第２のデータ検出回路と、
   前記第１および第２の検出結果を基に受信信号の判定を行う判定回路とを備えた信号処理装置。
9. 前記第２のクロック生成回路は、
   前記第１の検出結果に応じて入力される受信信号の出力経路を第１の出力と第２の出力とに切り替えるスイッチと、
   前記スイッチの前記第１の出力に接続された第１のインバータと、
   前記スイッチの前記第２の出力および前記第１のインバータからの出力に同期して、所定の時間幅のパルスを出力する単パルス生成回路と、
   前記単パルス生成回路の出力の反転した値を前記第２のクロックとして出力する第２のインバータとを備えたことを特徴とする請求項８記載の信号処理装置。

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