JP2000193934A - 表示装置 - Google Patents
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Abstract
(57)【要約】
【課題】 製造条件の変動などによりＴＦＴの特性が低
下しても、常に良好な表示品位とコントラストを維持
し、画面内の表示が均一な液晶表示装置を提供すること
を目的とする。 【解決手段】 遅延時間が異なる２以上の遅延回路を並
列した遅延調節回路を設け、ＴＦＴの特性を検出して、
クロック信号の遅延時間を適宜調節することによって、
映像信号を供給するアナログスイッチのタイミングを調
整し、画面内において均一でゴーストのない画像表示を
可能とすることができる。また、外部のコントローラの
タイミング調整範囲が少なくても、ガラス基板上でタイ
ミング調整ができるため、コントローラの設計上余裕が
確保できる。
下しても、常に良好な表示品位とコントラストを維持
し、画面内の表示が均一な液晶表示装置を提供すること
を目的とする。 【解決手段】 遅延時間が異なる２以上の遅延回路を並
列した遅延調節回路を設け、ＴＦＴの特性を検出して、
クロック信号の遅延時間を適宜調節することによって、
映像信号を供給するアナログスイッチのタイミングを調
整し、画面内において均一でゴーストのない画像表示を
可能とすることができる。また、外部のコントローラの
タイミング調整範囲が少なくても、ガラス基板上でタイ
ミング調整ができるため、コントローラの設計上余裕が
確保できる。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置に関す
る。さらに詳しくは、本発明は、基板上に画素回路と共
に駆動回路が集積化された液晶表示装置などの表示装置
において、集積化されたスイッチング素子の特性の低下
などによる表示不良を解決することができる表示装置に
関する。
る。さらに詳しくは、本発明は、基板上に画素回路と共
に駆動回路が集積化された液晶表示装置などの表示装置
において、集積化されたスイッチング素子の特性の低下
などによる表示不良を解決することができる表示装置に
関する。
【０００２】
【従来の技術】液晶表示装置に代表される表示装置は、
その薄型、軽量、低消費電力などの特長を活かして、ワ
ープロやパーソナルコンピュータ（パーソナルＯＡ機
器）、或いはパーソナルテレビ用のディスプレイデバイ
スとして多く利用されるようになっている。また、プロ
ジェクタ用のディスプレイデバイスとしても利用されつ
つある。
その薄型、軽量、低消費電力などの特長を活かして、ワ
ープロやパーソナルコンピュータ（パーソナルＯＡ機
器）、或いはパーソナルテレビ用のディスプレイデバイ
スとして多く利用されるようになっている。また、プロ
ジェクタ用のディスプレイデバイスとしても利用されつ
つある。
【０００３】ＯＡ機器用のディスプレイデバイスなどに
利用される液晶表示装置に対しては、高品位な画像表示
を低廉に実現することが要求され、薄膜トランジスタ
（ＴＦＴ：Thin Film Transistor）素子を用いた液晶表
示装置が主流となりつつある。ＴＦＴ素子を用いた液晶
表示装置は、大きく分けて、アモルファスシリコン（ａ
−Ｓｉ）ＴＦＴ素子を用いた液晶表示装置と、ポリシリ
コン（ｐ−Ｓｉ）ＴＦＴ素子を用いた液晶表示装置とに
分類される。アモルファスシリコンＴＦＴ素子を用いた
液晶表示装置においては、駆動回路はガラス基板の外部
に配置される。これに対して、ポリシリコンＴＦＴ素子
を用いた液晶表示装置の場合には、駆動回路をガラス基
板に内蔵できる。ポリシリコンＴＦＴ素子を用いた液晶
表示装置は、小型サイズのものから大型サイズのものに
移行しつつあり、大型化に伴い面内の表示均一性、高品
位表示が要求されている。
利用される液晶表示装置に対しては、高品位な画像表示
を低廉に実現することが要求され、薄膜トランジスタ
（ＴＦＴ：Thin Film Transistor）素子を用いた液晶表
示装置が主流となりつつある。ＴＦＴ素子を用いた液晶
表示装置は、大きく分けて、アモルファスシリコン（ａ
−Ｓｉ）ＴＦＴ素子を用いた液晶表示装置と、ポリシリ
コン（ｐ−Ｓｉ）ＴＦＴ素子を用いた液晶表示装置とに
分類される。アモルファスシリコンＴＦＴ素子を用いた
液晶表示装置においては、駆動回路はガラス基板の外部
に配置される。これに対して、ポリシリコンＴＦＴ素子
を用いた液晶表示装置の場合には、駆動回路をガラス基
板に内蔵できる。ポリシリコンＴＦＴ素子を用いた液晶
表示装置は、小型サイズのものから大型サイズのものに
移行しつつあり、大型化に伴い面内の表示均一性、高品
位表示が要求されている。
【０００４】
【発明が解決しようとする課題】ポリシリコンＴＦＴ素
子を用いた液晶表示装置は、駆動回路をガラス基板に内
蔵できるためモジュールを低コストに小型スリム化でき
るという利点を有する一方で、ガラス基板上に映像信号
等の配線を設けるため、信号の「遅延」や「なまり」な
どが発生しやすいという問題があった。
子を用いた液晶表示装置は、駆動回路をガラス基板に内
蔵できるためモジュールを低コストに小型スリム化でき
るという利点を有する一方で、ガラス基板上に映像信号
等の配線を設けるため、信号の「遅延」や「なまり」な
どが発生しやすいという問題があった。
【０００５】さらに、ガラス基板上にＴＦＴ素子を形成
する際の製造条件の変動などによって、ＴＦＴ素子の特
性にばらつきが生ずることがある。例えば、ＴＦＴを形
成するポリシリコンの形成条件や不純物量の変動などに
より、ポリシリコン層の移動度やキャリア濃度が変動し
て、ＴＦＴの応答特性に「ばらつき」が生ずることがあ
る。このような特性のばらつきが、ひとつのパネル内に
おいて生じた場合は、表示画像が不均一になるという問
題が生ずる。
する際の製造条件の変動などによって、ＴＦＴ素子の特
性にばらつきが生ずることがある。例えば、ＴＦＴを形
成するポリシリコンの形成条件や不純物量の変動などに
より、ポリシリコン層の移動度やキャリア濃度が変動し
て、ＴＦＴの応答特性に「ばらつき」が生ずることがあ
る。このような特性のばらつきが、ひとつのパネル内に
おいて生じた場合は、表示画像が不均一になるという問
題が生ずる。
【０００６】また、ＴＦＴ特性のばらつきがパネル間に
おいて生ずることもある。すなわち、同一の製造工程を
経て複数の液晶表示装置を製造した場合に、製造条件が
変動してＴＦＴ素子の応答特性などが所期の目標値に達
しないパネルが生ずることがある。このようなＴＦＴ素
子の特性のばらつきが生ずると、映像（Ｖｉｄｅｏ）信
号を信号電極に送る駆動回路のアナログ・スイッチの動
作タイミングに「ずれ」が生ずる。この結果として、ゴ
ーストが観測されたり、コントラストが低下してしまう
といった問題があった。
おいて生ずることもある。すなわち、同一の製造工程を
経て複数の液晶表示装置を製造した場合に、製造条件が
変動してＴＦＴ素子の応答特性などが所期の目標値に達
しないパネルが生ずることがある。このようなＴＦＴ素
子の特性のばらつきが生ずると、映像（Ｖｉｄｅｏ）信
号を信号電極に送る駆動回路のアナログ・スイッチの動
作タイミングに「ずれ」が生ずる。この結果として、ゴ
ーストが観測されたり、コントラストが低下してしまう
といった問題があった。
【０００７】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は、常に良好な表示品位とコントラ
ストを維持し、画面内の表示が均一な液晶表示装置を提
供することにある。
のであり、その目的は、常に良好な表示品位とコントラ
ストを維持し、画面内の表示が均一な液晶表示装置を提
供することにある。
【０００８】
【課題を解決するための手段】すなわち、本発明の表示
装置は、基板と、前記基板上に設けられ、複数の表示画
素のそれぞれを制御する複数の薄膜スイッチング素子を
有する画素回路と、前記基板上に設けられ、薄膜スイッ
チング素子を有し、外部から供給されるクロック信号に
基づいて前記画素回路に映像信号を供給する映像信号駆
動回路と、を備え、前記映像信号駆動回路は、前記クロ
ック信号の遅延時間を調節する遅延調節回路を有するこ
とを特徴とし、製造条件の変動などにより薄膜スイッチ
ング素子の特性が低下しても、クロック信号の遅延時間
を調節して良好な画像表示を維持することができる。
装置は、基板と、前記基板上に設けられ、複数の表示画
素のそれぞれを制御する複数の薄膜スイッチング素子を
有する画素回路と、前記基板上に設けられ、薄膜スイッ
チング素子を有し、外部から供給されるクロック信号に
基づいて前記画素回路に映像信号を供給する映像信号駆
動回路と、を備え、前記映像信号駆動回路は、前記クロ
ック信号の遅延時間を調節する遅延調節回路を有するこ
とを特徴とし、製造条件の変動などにより薄膜スイッチ
ング素子の特性が低下しても、クロック信号の遅延時間
を調節して良好な画像表示を維持することができる。
【０００９】また、本発明の望ましい実施の形態とし
て、前記遅延調節回路は、第１の遅延時間を生ずる第１
の遅延回路と、前記第１の遅延時間とは異なる第２の遅
延時間を生ずる第２の遅延回路と、を有し、前記第１の
遅延回路と前記第２の遅延回路のいずれかを介して前記
クロック信号を伝達するものとして構成されたことを特
徴とする。
て、前記遅延調節回路は、第１の遅延時間を生ずる第１
の遅延回路と、前記第１の遅延時間とは異なる第２の遅
延時間を生ずる第２の遅延回路と、を有し、前記第１の
遅延回路と前記第２の遅延回路のいずれかを介して前記
クロック信号を伝達するものとして構成されたことを特
徴とする。
【００１０】さらに、前記基板上に設けられた薄膜スイ
ッチング素子を有するダミー回路をさらに備え、前記ダ
ミー回路の出力信号を評価することにより前記第１の遅
延回路と前記第２の遅延回路のいずれを用いるかを決定
することができるようにしたことを特徴とする。
ッチング素子を有するダミー回路をさらに備え、前記ダ
ミー回路の出力信号を評価することにより前記第１の遅
延回路と前記第２の遅延回路のいずれを用いるかを決定
することができるようにしたことを特徴とする。
【００１１】
【発明の実施の形態】本発明によれば、ＴＦＴ特性のば
らつきがあってもＴＦＴの特性を検出し、クロック信号
の遅延時間を適宜調節するという独特の構成を採用する
ことによって、映像信号を供給するアナログスイッチの
タイミングを調整し、画面内において均一でゴーストの
ない画像表示を可能とする。
らつきがあってもＴＦＴの特性を検出し、クロック信号
の遅延時間を適宜調節するという独特の構成を採用する
ことによって、映像信号を供給するアナログスイッチの
タイミングを調整し、画面内において均一でゴーストの
ない画像表示を可能とする。
【００１２】また、外部のコントローラのタイミング調
整範囲が少なくても、ガラス基板上でタイミング調整が
できるため、コントローラの設計上余裕が確保できる。
従って、ＴＦＴの特性のばらつきがあっても画面内で均
一且つゴーストのない液晶表示装置を提供することがで
きる。
整範囲が少なくても、ガラス基板上でタイミング調整が
できるため、コントローラの設計上余裕が確保できる。
従って、ＴＦＴの特性のばらつきがあっても画面内で均
一且つゴーストのない液晶表示装置を提供することがで
きる。
【００１３】以下、図面を参照しつつ本発明の実施の形
態について詳細に説明する。図１は、本発明の液晶表示
装置の要部構成を表す概念図である。すなわち、ガラス
基板１０１の上には、画素回路１と、走査電極駆動回路
２と、映像信号駆動回路３とが設けられている。
態について詳細に説明する。図１は、本発明の液晶表示
装置の要部構成を表す概念図である。すなわち、ガラス
基板１０１の上には、画素回路１と、走査電極駆動回路
２と、映像信号駆動回路３とが設けられている。
【００１４】画素回路１においては、信号線１０２、ゲ
ート線１０３、補助容量（Ｃｓ）線１０８がマトリクス
状に配線され、これらの交差箇所に薄膜トランジスタ素
子１０４、液晶表示素子１０６、補助容量（Ｃｓ）１０
７が設けられている。
ート線１０３、補助容量（Ｃｓ）線１０８がマトリクス
状に配線され、これらの交差箇所に薄膜トランジスタ素
子１０４、液晶表示素子１０６、補助容量（Ｃｓ）１０
７が設けられている。
【００１５】走査電極駆動回路２は、外部のコントロー
ラ２０１から供給されるタイミング信号に基づいて各ゲ
ート線１０３に走査線駆動信号を供給する。
ラ２０１から供給されるタイミング信号に基づいて各ゲ
ート線１０３に走査線駆動信号を供給する。
【００１６】映像信号駆動回路３は、アナログスイッチ
（ＡＳＷ）１１０とシフトレジスタ（Ｓ／Ｒ）１１１と
遅延調節回路（ＤＲＡ）１１２とを有し、それぞれは、
信号線１０２に接続されている。外部のコントローラ２
０１からは、スタート信号（ＳＴＵ）と、タイミング信
号であるクロック信号（ＣＫＵ）及びその反転信号（／
ＣＫＵ）が供給される。これらの信号によってシフトレ
ジスタ（Ｓ／Ｒ）１１１が制御され、映像信号（Ｖｉｄ
ｅｏ）はアナログスイッチ（ＡＳＷ）１１０によって各
信号線１０２に順次左から右へスキャンして供給され
る。
（ＡＳＷ）１１０とシフトレジスタ（Ｓ／Ｒ）１１１と
遅延調節回路（ＤＲＡ）１１２とを有し、それぞれは、
信号線１０２に接続されている。外部のコントローラ２
０１からは、スタート信号（ＳＴＵ）と、タイミング信
号であるクロック信号（ＣＫＵ）及びその反転信号（／
ＣＫＵ）が供給される。これらの信号によってシフトレ
ジスタ（Ｓ／Ｒ）１１１が制御され、映像信号（Ｖｉｄ
ｅｏ）はアナログスイッチ（ＡＳＷ）１１０によって各
信号線１０２に順次左から右へスキャンして供給され
る。
【００１７】図２は、映像信号駆動回路の要部を表す概
念図である。すなわち、同図（ａ）は、本発明の映像信
号駆動回路１の一部を表す。また、同図（ｂ）は、比較
例として従来の映像信号駆動回路の一部を表す。
念図である。すなわち、同図（ａ）は、本発明の映像信
号駆動回路１の一部を表す。また、同図（ｂ）は、比較
例として従来の映像信号駆動回路の一部を表す。
【００１８】また、図３は、図２に表したそれぞれの映
像信号駆動回路における信号のタイミング・チャートで
ある。すなわち、図３（ａ）は図２（ａ）に表した本発
明の回路のタイミング・チャートであり、図３（ｂ）は
図２（ｂ）に表した従来の回路のタイミング・チャート
である。
像信号駆動回路における信号のタイミング・チャートで
ある。すなわち、図３（ａ）は図２（ａ）に表した本発
明の回路のタイミング・チャートであり、図３（ｂ）は
図２（ｂ）に表した従来の回路のタイミング・チャート
である。
【００１９】まず従来の映像信号駆動回路について説明
すると、図２（ｂ）に表したように、クロック信号（Ｃ
ＫＵ）は、シフトレジスタ（Ｓ／Ｒ）に直接入力され、
信号の遅延をなるべく小さくするように配線が施されて
いた。この構成においては、外部のコントローラからシ
フトレジスタ１１１にスタート信号（ＳＴＵ）が供給さ
れ、クロック信号のタイミングによりアナログスイッチ
（ＡＳＷ）１１０がオンする。そして、映像信号が所定
の信号線１０２に供給される。
すると、図２（ｂ）に表したように、クロック信号（Ｃ
ＫＵ）は、シフトレジスタ（Ｓ／Ｒ）に直接入力され、
信号の遅延をなるべく小さくするように配線が施されて
いた。この構成においては、外部のコントローラからシ
フトレジスタ１１１にスタート信号（ＳＴＵ）が供給さ
れ、クロック信号のタイミングによりアナログスイッチ
（ＡＳＷ）１１０がオンする。そして、映像信号が所定
の信号線１０２に供給される。
【００２０】しかし、シフトレジスタ１１１やアナログ
スイッチ１１０を構成するＴＦＴの応答特性に応じて、
アナログスイッチ１１０がオンするタイミングと外部か
ら映像信号が供給されるタイミングとがずれることがあ
る。このようなタイミングの「ずれ」が生ずると、前述
したように、表示画像の不均一やゴーストなどが発生す
る。特に、製造条件の変動によってＴＦＴの応答特性が
低下すると、タイミングの「ずれ」が生じやすくなる。
スイッチ１１０を構成するＴＦＴの応答特性に応じて、
アナログスイッチ１１０がオンするタイミングと外部か
ら映像信号が供給されるタイミングとがずれることがあ
る。このようなタイミングの「ずれ」が生ずると、前述
したように、表示画像の不均一やゴーストなどが発生す
る。特に、製造条件の変動によってＴＦＴの応答特性が
低下すると、タイミングの「ずれ」が生じやすくなる。
【００２１】これに対して、本発明によれば、図２
（ａ）に表したように、クロック（ＣＫＵ）信号は、遅
延調節回路（ＤＲＡ）１１２を介してシフトレジスタ１
１１に供給される。遅延調節回路（ＤＲＡ）１１２にお
いては、第１の遅延回路１１２Ａと第２の遅延回路１１
２Ｂとが並列に設けられ、これらのいずれかが選択して
用いられるようにされている。第１の遅延回路１１２Ａ
と第２の遅延回路１１２Ｂとは、入力したクロック信号
をそれぞれ異なる時間だけ遅延させて出力する。例え
ば、後に詳述するように、第１の遅延回路１１２Ａとし
ては所定の遅延時間が得られるようにバッファ・アンプ
を配列したものを用い、第２の遅延回路１１２Ｂとして
は遅延時間が最短となるような配線経路のみとすること
ができる。
（ａ）に表したように、クロック（ＣＫＵ）信号は、遅
延調節回路（ＤＲＡ）１１２を介してシフトレジスタ１
１１に供給される。遅延調節回路（ＤＲＡ）１１２にお
いては、第１の遅延回路１１２Ａと第２の遅延回路１１
２Ｂとが並列に設けられ、これらのいずれかが選択して
用いられるようにされている。第１の遅延回路１１２Ａ
と第２の遅延回路１１２Ｂとは、入力したクロック信号
をそれぞれ異なる時間だけ遅延させて出力する。例え
ば、後に詳述するように、第１の遅延回路１１２Ａとし
ては所定の遅延時間が得られるようにバッファ・アンプ
を配列したものを用い、第２の遅延回路１１２Ｂとして
は遅延時間が最短となるような配線経路のみとすること
ができる。
【００２２】本発明においては、このような遅延調節回
路１１２を設け、製造されたＴＦＴの特性に応じて上記
２系統のうちのいずれかを選択する。すなわち、クロッ
ク信号の遅延時間を適宜調節することより、アナログス
イッチ１１０がオンするタイミングと映像信号が供給さ
れるタイミングとを合わせることができる。
路１１２を設け、製造されたＴＦＴの特性に応じて上記
２系統のうちのいずれかを選択する。すなわち、クロッ
ク信号の遅延時間を適宜調節することより、アナログス
イッチ１１０がオンするタイミングと映像信号が供給さ
れるタイミングとを合わせることができる。
【００２３】遅延調節回路１１２において２系統の遅延
回路のいずれかを選択する方法としては、例えば、レー
ザにより、一方の系統を断線する方法や、スイッチング
素子を設けていずれかの系統を選択する方法を挙げるこ
とができる。
回路のいずれかを選択する方法としては、例えば、レー
ザにより、一方の系統を断線する方法や、スイッチング
素子を設けていずれかの系統を選択する方法を挙げるこ
とができる。
【００２４】製造条件の変動によるＴＦＴの特性の「ば
らつき」は、応答特性の低下として現れる場合が多い。
そこで、目標とするＴＦＴ特性が得られた場合には、遅
延調節回路１１２の２系統の遅延回路のうちの遅延時間
が遅い系統を介して最適のタイミングが得られるように
回路及び駆動条件を設定する。そして、製造条件の変動
によりＴＦＴの応答特性が低下した場合には、遅延調節
回路１１２のうちの遅延時間が短い系統を介してクロッ
ク信号をシフトレジスタ１１１に供給する。これによ
り、ＴＦＴの応答の劣化によるクロック信号の遅延を補
正して、タイミングの「ずれ」を防ぐことができる。
らつき」は、応答特性の低下として現れる場合が多い。
そこで、目標とするＴＦＴ特性が得られた場合には、遅
延調節回路１１２の２系統の遅延回路のうちの遅延時間
が遅い系統を介して最適のタイミングが得られるように
回路及び駆動条件を設定する。そして、製造条件の変動
によりＴＦＴの応答特性が低下した場合には、遅延調節
回路１１２のうちの遅延時間が短い系統を介してクロッ
ク信号をシフトレジスタ１１１に供給する。これによ
り、ＴＦＴの応答の劣化によるクロック信号の遅延を補
正して、タイミングの「ずれ」を防ぐことができる。
【００２５】この様子は、図３に例示した通りである。
すなわち、同図には、クロック信号（ＣＫＵ）とスター
ト信号（ＳＴＵ）と映像信号（Ｖｉｄｅｏ）が表されて
いる。本発明によれば、遅延調節回路１１２を設けるこ
とによって、クロック信号の遅延時間を適宜調節するこ
とができる。その結果として、映像信号とのタイミング
差Ｔｘを最適範囲に調節することができる。
すなわち、同図には、クロック信号（ＣＫＵ）とスター
ト信号（ＳＴＵ）と映像信号（Ｖｉｄｅｏ）が表されて
いる。本発明によれば、遅延調節回路１１２を設けるこ
とによって、クロック信号の遅延時間を適宜調節するこ
とができる。その結果として、映像信号とのタイミング
差Ｔｘを最適範囲に調節することができる。
【００２６】図４は、本発明の遅延調節回路１１２の具
体例を表す概念図である。すなわち、同図（ａ）に表し
た例においては、遅延調節回路１１２のうちの第１の遅
延回路１１２Ａは、所定の数のバッファ・アンプを配列
して構成されている。本発明者の検討によれば、ポリシ
リコンＴＦＴを用いてこのようなバッファ・アンプを形
成すると、アンプ１つあたり約５ナノ秒程度の遅延時間
が得られることが分かった。従って、所定の遅延時間を
得るためには、必要な数のバッファ・アンプを設ければ
良い。また、図４（ａ）に表した例においては、第２の
遅延回路１１２Ｂは、回路素子を設けない単純な配線と
されている。この場合には、遅延時間を最短とすること
ができる。
体例を表す概念図である。すなわち、同図（ａ）に表し
た例においては、遅延調節回路１１２のうちの第１の遅
延回路１１２Ａは、所定の数のバッファ・アンプを配列
して構成されている。本発明者の検討によれば、ポリシ
リコンＴＦＴを用いてこのようなバッファ・アンプを形
成すると、アンプ１つあたり約５ナノ秒程度の遅延時間
が得られることが分かった。従って、所定の遅延時間を
得るためには、必要な数のバッファ・アンプを設ければ
良い。また、図４（ａ）に表した例においては、第２の
遅延回路１１２Ｂは、回路素子を設けない単純な配線と
されている。この場合には、遅延時間を最短とすること
ができる。
【００２７】この具体例を採用する時は、ＴＦＴ特性が
目標値の場合には第１の遅延回路１１２Ａを選択し、Ｔ
ＦＴ特性が低下した場合には第２の遅延回路１１２Ｂを
選択する。従って、ＴＦＴ特性が目標値の場合と低下し
た場合のそれぞれに最適なタイミングが得られるよう
に、遅延回路１１２Ａ、１１２Ｂの遅延時間を決定する
ことが望ましい。
目標値の場合には第１の遅延回路１１２Ａを選択し、Ｔ
ＦＴ特性が低下した場合には第２の遅延回路１１２Ｂを
選択する。従って、ＴＦＴ特性が目標値の場合と低下し
た場合のそれぞれに最適なタイミングが得られるよう
に、遅延回路１１２Ａ、１１２Ｂの遅延時間を決定する
ことが望ましい。
【００２８】一方、図４（ｂ）に表した例においては、
第１の遅延回路１１２Ａと第２の遅延回路１１２Ｂと
は、それぞれ所定数のバッファ・アンプを有する。すな
わち、それぞれの遅延回路が、予測しうる２種類の最適
な遅延時間を有するように構成されている。
第１の遅延回路１１２Ａと第２の遅延回路１１２Ｂと
は、それぞれ所定数のバッファ・アンプを有する。すな
わち、それぞれの遅延回路が、予測しうる２種類の最適
な遅延時間を有するように構成されている。
【００２９】また、図４に表した具体例の他にも、遅延
回路としては、例えば、ＬＣＲ素子を適宜選択して配列
したものを用いても良い。
回路としては、例えば、ＬＣＲ素子を適宜選択して配列
したものを用いても良い。
【００３０】図５は、本発明の遅延調節回路１１２の他
の具体例を表す概念図である。すなわち、同図の回路１
１２は、ｎ個の遅延回路１１２Ａ〜１１２ｎを有する。
それぞれの遅延回路は、互いに異なる遅延時間を有し、
製造されたＴＦＴの特性に応じて最適な遅延回路を選択
して用いることができる。この場合においても、それぞ
れの遅延回路の具体的な構成としては、バッファ・アン
プや、ＬＣＲ素子の配列を適宜用いることができる。
の具体例を表す概念図である。すなわち、同図の回路１
１２は、ｎ個の遅延回路１１２Ａ〜１１２ｎを有する。
それぞれの遅延回路は、互いに異なる遅延時間を有し、
製造されたＴＦＴの特性に応じて最適な遅延回路を選択
して用いることができる。この場合においても、それぞ
れの遅延回路の具体的な構成としては、バッファ・アン
プや、ＬＣＲ素子の配列を適宜用いることができる。
【００３１】以上説明したような遅延調節回路１１２に
含まれる複数の遅延回路のうちのいずれを選択するかに
ついては、製造したＴＦＴの特性を検出することによ
り、決定することができる。
含まれる複数の遅延回路のうちのいずれを選択するかに
ついては、製造したＴＦＴの特性を検出することによ
り、決定することができる。
【００３２】図６は、ＴＦＴの特性を検出する方法を例
示する概念図である。
示する概念図である。
【００３３】図６（ａ）に表した例においては、映像信
号駆動回路３の最終段のシフトレジスタ１１１の近傍
に、ダミーのシフトレジスタが設けられている。このダ
ミーは、ＴＥＧ（test element group）としての役割を
有する。すなわち、このダミーのシフトレジスタにクロ
ック信号を供給し、その出力をバッファを介してガラス
基板の外部において検出する。
号駆動回路３の最終段のシフトレジスタ１１１の近傍
に、ダミーのシフトレジスタが設けられている。このダ
ミーは、ＴＥＧ（test element group）としての役割を
有する。すなわち、このダミーのシフトレジスタにクロ
ック信号を供給し、その出力をバッファを介してガラス
基板の外部において検出する。
【００３４】図７は、このようにして検出されるデータ
の一例を表した概念図である。すなわち、同図（ａ）は
外部から供給されるクロック信号、同図（ｂ）はＴＦＴ
の特性が目標値である場合のシフトレジスタからの出力
信号、同図（ｃ）はＴＦＴの特性が低下した場合のシフ
トレジスタからの出力信号をそれぞれ表すタイミングチ
ャートである。
の一例を表した概念図である。すなわち、同図（ａ）は
外部から供給されるクロック信号、同図（ｂ）はＴＦＴ
の特性が目標値である場合のシフトレジスタからの出力
信号、同図（ｃ）はＴＦＴの特性が低下した場合のシフ
トレジスタからの出力信号をそれぞれ表すタイミングチ
ャートである。
【００３５】すなわち、ダミーのシフトレジスタの出力
信号を検出することにより、ＴＦＴの特性を評価するこ
とができる。このようにしてＴＦＴの特性を検出し、こ
の結果に従って遅延調節回路１１２の最適な遅延回路を
選択した液晶表示装置は、ＴＦＴ特性の低下があっても
画面内で均一且つゴーストのない画像表示をすることが
できる。
信号を検出することにより、ＴＦＴの特性を評価するこ
とができる。このようにしてＴＦＴの特性を検出し、こ
の結果に従って遅延調節回路１１２の最適な遅延回路を
選択した液晶表示装置は、ＴＦＴ特性の低下があっても
画面内で均一且つゴーストのない画像表示をすることが
できる。
【００３６】また、図６（ｂ）は、シフトレジスタの初
段と最終段の近傍にダミーのシフトレジスタをそれぞれ
設け、ガラス基板の外部からこれらの出力を検出できる
構成を表す。この構成によれば、液晶表示装置のパネル
内のＴＦＴ特性のばらつきを検出することができる。す
なわち、シフトレジスタの出力信号はＴＦＴ特性に依存
するので、初段の近傍のダミーと最終段の近傍のダミー
の波形をそれぞれ検出することによってパネル内のＴＦ
Ｔの特性のばらつきを判断することができる。初段と最
終段のいずれかにおいて、図５（ｃ）に表したようにＴ
ＦＴの特性が目標値以下の場合には、適宜、その付近の
遅延調節回路において遅延時間が短くなるように遅延回
路を選択する。このように調節した液晶表示装置は、製
造上のＴＦＴ特性のばらつきがあっても画面内の表示が
極めて均一で、ゴーストのない画像表示をすることがで
きる。
段と最終段の近傍にダミーのシフトレジスタをそれぞれ
設け、ガラス基板の外部からこれらの出力を検出できる
構成を表す。この構成によれば、液晶表示装置のパネル
内のＴＦＴ特性のばらつきを検出することができる。す
なわち、シフトレジスタの出力信号はＴＦＴ特性に依存
するので、初段の近傍のダミーと最終段の近傍のダミー
の波形をそれぞれ検出することによってパネル内のＴＦ
Ｔの特性のばらつきを判断することができる。初段と最
終段のいずれかにおいて、図５（ｃ）に表したようにＴ
ＦＴの特性が目標値以下の場合には、適宜、その付近の
遅延調節回路において遅延時間が短くなるように遅延回
路を選択する。このように調節した液晶表示装置は、製
造上のＴＦＴ特性のばらつきがあっても画面内の表示が
極めて均一で、ゴーストのない画像表示をすることがで
きる。
【００３７】以上、具体例を参照しつつ本発明の実施の
形態について説明した。しかし、本発明は、これらの具
体例に限定されるものではない。
形態について説明した。しかし、本発明は、これらの具
体例に限定されるものではない。
【００３８】例えば、図１乃至図２においては、遅延調
節回路をシフトレジスタの入力側に設けた具体例を表し
たが、これ以外にも、遅延調節回路をシフトレジスタと
アナログスイッチの間に設けても良い。または、遅延調
節回路をシフトレジスタの内部に組み込んでも良い。
節回路をシフトレジスタの入力側に設けた具体例を表し
たが、これ以外にも、遅延調節回路をシフトレジスタと
アナログスイッチの間に設けても良い。または、遅延調
節回路をシフトレジスタの内部に組み込んでも良い。
【００３９】また、表示画素部や走査電極駆動回路の具
体的な構成は、当業者において通常採用されうる全ての
構成を同様に用いることができる。
体的な構成は、当業者において通常採用されうる全ての
構成を同様に用いることができる。
【００４０】また、図６においては、ＴＦＴの特性を評
価するためのダミー素子として、シフトレジスタを用い
た例を表したが、これ以外にも、例えば、単数または複
数のダミーのＴＦＴ素子を適宜設け、そのスイッチング
特性を検出することにより、ＴＦＴの応答特性を評価す
るようにしても良い。すなわち、基板上においてＴＦＴ
を含んだ回路を設ければ、同様にＴＦＴの特性を評価す
ることが可能である。さらに、本発明は、ＴＦＴ素子を
用いた表示装置に限定されるものではなく、ＴＦＴの代
わりに薄膜スイッチング素子としてＴＦＤ（薄膜ダイオ
ード）素子を用いた表示装置についても本発明を同様に
適用して同様の効果を得ることができる。
価するためのダミー素子として、シフトレジスタを用い
た例を表したが、これ以外にも、例えば、単数または複
数のダミーのＴＦＴ素子を適宜設け、そのスイッチング
特性を検出することにより、ＴＦＴの応答特性を評価す
るようにしても良い。すなわち、基板上においてＴＦＴ
を含んだ回路を設ければ、同様にＴＦＴの特性を評価す
ることが可能である。さらに、本発明は、ＴＦＴ素子を
用いた表示装置に限定されるものではなく、ＴＦＴの代
わりに薄膜スイッチング素子としてＴＦＤ（薄膜ダイオ
ード）素子を用いた表示装置についても本発明を同様に
適用して同様の効果を得ることができる。
【００４１】
【発明の効果】以上説明したように本発明によれば、Ｔ
ＦＴ特性のばらつきが生じてもＴＦＴの特性を検出し、
クロック信号の遅延時間を適宜調節するという独特の構
成によって、映像信号を供給するアナログスイッチのタ
イミングを調整し、画面内において均一でゴーストのな
い画像表示を可能とすることができる。
ＦＴ特性のばらつきが生じてもＴＦＴの特性を検出し、
クロック信号の遅延時間を適宜調節するという独特の構
成によって、映像信号を供給するアナログスイッチのタ
イミングを調整し、画面内において均一でゴーストのな
い画像表示を可能とすることができる。
【００４２】また、本発明によれば、外部のコントロー
ラのタイミング調整範囲が少なくても、ガラス基板上で
タイミング調整ができるため、コントローラの設計上余
裕が確保できる。従って、ＴＦＴの特性のばらつきがあ
っても画面内均一でゴーストのない液晶表示装置を提供
することができる。
ラのタイミング調整範囲が少なくても、ガラス基板上で
タイミング調整ができるため、コントローラの設計上余
裕が確保できる。従って、ＴＦＴの特性のばらつきがあ
っても画面内均一でゴーストのない液晶表示装置を提供
することができる。
【００４３】さらに、本発明によれば、製造上の条件の
変動などによりＴＦＴの特性の低下が生じた場合におい
ても、液晶表示装置の表示品質を一定に維持することが
できる。その結果として、製造歩留まりを顕著に改善
し、高性能の液晶表示装置を低コストで供給することが
できるようになり、産業上のメリットは多大である。
変動などによりＴＦＴの特性の低下が生じた場合におい
ても、液晶表示装置の表示品質を一定に維持することが
できる。その結果として、製造歩留まりを顕著に改善
し、高性能の液晶表示装置を低コストで供給することが
できるようになり、産業上のメリットは多大である。
【図１】本発明の液晶表示装置の要部構成を表す概念図
である。
である。
【図２】本発明の映像信号駆動回路１の要部を表す概念
図である。すなわち、同図（ａ）は、本発明の映像信号
駆動回路１の一部を表す。また、同図（ｂ）は、比較例
として従来の映像信号駆動回路の一部を表す。
図である。すなわち、同図（ａ）は、本発明の映像信号
駆動回路１の一部を表す。また、同図（ｂ）は、比較例
として従来の映像信号駆動回路の一部を表す。
【図３】図２に表したそれぞれの映像信号駆動回路にお
ける信号のタイミング・チャートである。
ける信号のタイミング・チャートである。
【図４】本発明の遅延調節回路１１２の具体例を表す概
念図である。
念図である。
【図５】本発明の遅延調節回路１１２の他の具体例を表
す概念図である。
す概念図である。
【図６】ＴＦＴの特性を検出する方法を例示する概念図
である。
である。
【図７】ダミー素子により検出されるデータの一例を表
した概念図である。
した概念図である。
１ 画素回路 ２ 走査電極駆動回路 ３ 映像信号駆動回路 １０１ ガラス基板 １０２ 映像信号線 １０３ ゲート線 １０４ ＴＦＴ １０６ 液晶表示素子 １０７ 補助容量 １０８ 補助容量線 １１０ アナログスイッチ １１１ シフトレジスタ １１２ 遅延調節回路 １１２Ａ 第１の遅延回路 １１２Ｂ 第２の遅延回路 ２０１ コントローラ
Claims (3)
- 【請求項１】基板と、 前記基板上に設けられ、複数の表示画素のそれぞれを制
御する複数の薄膜スイッチング素子を有する画素回路
と、 前記基板上に設けられ、薄膜スイッチング素子を有し、
外部から供給されるクロック信号に基づいて前記画素回
路に映像信号を供給する映像信号駆動回路と、 を備え、 前記映像信号駆動回路は、前記クロック信号の遅延時間
を調節する遅延調節回路を有することを特徴とする表示
装置。 - 【請求項２】前記遅延調節回路は、第１の遅延時間を生
ずる第１の遅延回路と、前記第１の遅延時間とは異なる
第２の遅延時間を生ずる第２の遅延回路と、を有し、前
記第１の遅延回路と前記第２の遅延回路のいずれかを介
して前記クロック信号を伝達するものとして構成された
ことを特徴とする請求項１記載の表示装置。 - 【請求項３】前記基板上に設けられた薄膜スイッチング
素子を有するダミー回路をさらに備え、前記ダミー回路
の出力信号を評価することにより前記第１の遅延回路と
前記第２の遅延回路のいずれを用いるかを決定すること
ができるようにしたことを特徴とする請求項１または２
に記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10374631A JP2000193934A (ja) | 1998-12-28 | 1998-12-28 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10374631A JP2000193934A (ja) | 1998-12-28 | 1998-12-28 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000193934A true JP2000193934A (ja) | 2000-07-14 |
Family
ID=18504172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10374631A Pending JP2000193934A (ja) | 1998-12-28 | 1998-12-28 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000193934A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008216426A (ja) * | 2007-03-01 | 2008-09-18 | Seiko Epson Corp | 電気光学装置、データ信号の供給回路、供給方法および電子機器 |
| JP2016224089A (ja) * | 2015-05-27 | 2016-12-28 | キヤノン株式会社 | 回路基板、および表示装置 |
-
1998
- 1998-12-28 JP JP10374631A patent/JP2000193934A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008216426A (ja) * | 2007-03-01 | 2008-09-18 | Seiko Epson Corp | 電気光学装置、データ信号の供給回路、供給方法および電子機器 |
| JP2016224089A (ja) * | 2015-05-27 | 2016-12-28 | キヤノン株式会社 | 回路基板、および表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051220 |
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Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070427 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071206 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080118 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080905 |