JP2001358902A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】各種の変動にかかわらず、画像処理装置に必要
な一定のパルスを供給する。 【解決手段】 イメージセンサを駆動する駆動パルス
と、イメージセンサからの出力信号のアナログ信号処理
に必要な信号処理パルスとを発生するパルス発生装置を
備える画像処理装置であって、基準クロックを遅延させ
た複数の遅延クロックを生成するためにディレイ素子を
チェーン状に接続したディレイチェーン部４２０と、基
準信号に同期した遅延クロックをディレイチェーン部か
ら複数選択し、その情報から１周期分のディレイ段数に
相当する同期情報を導き出す同期信号検出部４３０と、
同期信号検出部で導き出された同期情報と、所望のパル
スを生成するためのパルス生成情報とを参照し、ディレ
イチェーン部から必要な遅延クロックを選択して、所望
のパルス幅および所望のタイミングのパルスを生成する
パルス生成手段４４０，４５０と、パルス生成手段で生
成されるパルスのタイミングを各種変動に応じて修正す
る修正手段４３１とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は画像処理装置に関
し、さらに詳しくは、イメージセンサを駆動する際に必
要とされる各種パルスを生成するパルス発生装置の改良
に関する。

【０００２】

【従来の技術】各種ディジタル回路において、回路動作
のためにクロックを必要としている。このクロックは、
各種方式のクロック発生回路によって生成されている。

【０００３】ところで、ＣＣＤイメージセンサを駆動す
る駆動パルスおよびアナログ信号処理のサンプルホール
ドパルスなどについて、そのパルス幅やタイミングは、
基準となる基準クロックから得られない場合が多い。一
般的には、クロック発生回路からの基準クロックを利用
して、回路の遅延または専用の遅延素子などを活用して
得ている。

【０００４】

【発明が解決しようとする課題】これら駆動パルスやサ
ンプルホールドパルスなどは、それを要求するデバイス
により適正な範囲があって、この範囲を逸脱すると正常
な動作が保証できなくなる。

【０００５】近年、機器の高速化と共に、それを構成す
るデバイスの駆動・動作速度も増し、それらデバイスが
要求する駆動パルスおよび処理パルスの適正範囲も狭ま
る傾向になっている。

【０００６】しかしながら、機器を構成するデバイスの
動作環境は、本来不安定なものであり、電源電圧，周囲
温度，湿度，回路素子や配線環境の物理的条件などが変
動し、回路動作に影響を与えることがある。したがっ
て、上述した駆動パルスや処理パルスを発生する回路も
影響を受けて、駆動パルスや処理パルスに変動が生じる
ことがある。

【０００７】本発明は、上記の課題を解決するためにな
されたものであって、各種の変動にかかわらず、画像処
理装置に必要な一定のパルスを供給することが可能な画
像処理装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記課題は以下の構成に
より解決することができる。なお、この明細書内で、
「信号処理パルス」あるいは「駆動パルス」とは、イメ
ージセンサを駆動する駆動パルス、および、イメージセ
ンサからの出力信号のアナログ信号処理に必要な信号処
理パルスを含む意味である。

【０００９】また、この明細書内で、「各種変動」と
は、生成した複数のパルスを目的の負荷に接続すること
に起因する回路素子のバラツキ、配線長などの物理的変
化および、電源電圧、周囲温度、湿度などの環境変化に
よるパルスの伝播変動を含む意味である。

【００１０】（１）請求項１記載の発明は、イメージセ
ンサを駆動する駆動パルスと、イメージセンサからの出
力信号のアナログ信号処理に必要な信号処理パルスとを
発生するパルス発生装置を備える画像処理装置であっ
て、基準クロックを遅延させた複数の遅延クロックを生
成するためにディレイ素子をチェーン状に接続したディ
レイチェーン部と、基準信号に同期した遅延クロックを
前記ディレイチェーン部から複数選択し、その情報から
１周期分のディレイ段数に相当する同期情報を導き出す
同期信号検出部と、前記同期信号検出部で導き出された
同期情報と、所望のパルスを生成するためのパルス生成
情報とを参照し、前記ディレイチェーン部から必要な遅
延クロックを選択して、所望のパルス幅および所望のタ
イミングのパルスを生成するパルス生成手段と、前記パ
ルス生成手段で生成されるパルスのタイミングを各種変
動に応じて修正する修正手段と、を有することを特徴と
する画像処理装置である。

【００１１】（２）請求項２記載の発明は、イメージセ
ンサを駆動する駆動パルスと、イメージセンサからの出
力信号のアナログ信号処理に必要な信号処理パルスとを
発生するパルス発生装置を備える画像処理装置であっ
て、基準クロックを遅延させた複数の遅延クロックを生
成するためにディレイ素子をチェーン状に接続したディ
レイチェーン部と、基準信号に同期した遅延クロックを
前記ディレイチェーン部から複数選択し、その情報から
１周期分のディレイ段数に相当する同期情報を導き出す
同期信号検出部と、前記同期信号検出部で導き出された
同期情報と、所望のパルスを生成するためのパルス生成
情報とを参照し、前記ディレイチェーン部から必要な遅
延クロックを選択して、所望のパルス幅および所望のタ
イミングのパルスを生成するパルス生成手段と、前記パ
ルス生成手段で生成されたパルスが負荷に接続されるこ
とで生じる各種変動を検出する変動検出手段と、前記変
動検出手段で検出された変動に応じて前記パルス生成手
段で生成されるパルスのタイミングを修正する修正手段
と、を有することを特徴とする画像処理装置である。

【００１２】（３）請求項３記載の発明は、イメージセ
ンサを駆動する駆動パルスと、イメージセンサからの出
力信号のアナログ信号処理に必要な信号処理パルスとを
発生するパルス発生装置を備える画像処理装置であっ
て、基準クロックを遅延させた複数の遅延クロックを生
成するためにディレイ素子をチェーン状に接続したディ
レイチェーン部と、基準信号に同期した遅延クロックを
前記ディレイチェーン部から複数選択し、その情報から
１周期分のディレイ段数に相当する同期情報を導き出す
同期信号検出部と、前記同期信号検出部で導き出された
同期情報と、所望のパルスを生成するためのパルス生成
情報とを参照し、前記ディレイチェーン部から必要な遅
延クロックを選択して、所望のパルス幅および所望のタ
イミングの複数のパルスを生成するパルス生成手段と、
前記パルス生成手段で生成された複数のパルスが負荷に
接続されることで生じる各種変動をそれぞれ検出する変
動検出手段と、前記変動検出手段で検出された各パルス
の変動に応じて前記パルス生成手段で生成される各パル
スのタイミングをそれぞれ修正する修正手段と、を有す
ることを特徴とする画像処理装置である。

【００１３】（４）請求項４記載の発明は、前記変動検
出手段での各種変動の検出は、外部機器からフィードバ
ックされたパルスと出力するパルスとを同期信号検出部
で比較することにより実行される、ことを特徴とする請
求項１乃至請求項３のいずれかに記載の画像処理装置で
ある。

【００１４】（５）請求項５記載の発明は、前記各部が
集積回路で構成される、ことを特徴とする請求項１乃至
請求項４のいずれかに記載の画像処理装置である。 （６）請求項６記載の発明は、前記各部がデジタル回路
で構成される、ことを特徴とする請求項１乃至請求項５
のいずれかに記載の画像処理装置である。

【００１５】（７）請求項７記載の発明は、前記切替制
御部をＣＰＵにより制御する、ことを特徴とする請求項
１乃至請求項６のいずれかに記載の画像処理装置であ
る。 （８）以上の（１）〜（７）に記載された本発明によれ
ば、複数のクロックから選択して目的の処理パルスを発
生した後に、フィードバック結果によってクロックを選
択し直すことにより、１ｎｓ以下の精度で駆動および処
理パルスを発生でき、なおかつ、パルスの供給回路が遭
遇する数々の変動条件が影響し、目的のパルスの供給が
あやぶまれる場合であっても、フィードバックを用いた
変動検出と修正手段により、設計された仕様を逸脱する
ことがなくＣＣＤセンサの駆動およびアナログ信号処理
パルスを供給できることから、画像処理装置の性能を常
に安定維持することが可能となる。

【００１６】

【発明の実施の形態】以下、図面を参照して、本発明の
画像処理装置、および画像処理装置の一部を構成するク
ロック発生装置の実施の形態例を詳細に説明する。

【００１７】〈クロック発生装置の全体構成〉以下、本
発明の実施の形態例のクロック発生装置の実施の形態例
を詳細に説明する。

【００１８】この図１において、ＣＰＵ４０１はクロッ
ク発生装置全体を制御する制御手段として動作してい
る。なお、このＣＰＵ４０１が、クロックの１周期以内
に、何れのクロックを選択するかを判断する手段を構成
している。

【００１９】基準クロック発生部４１０は基準となるク
ロック（基準クロック：図１）を生成している。クロ
ック生成部としてのディレイチェーン部４２０は、通常
時において、入力信号（基準クロック発生部４１０から
の基準クロック）を遅延させて位相が少しずつ異なる複
数の遅延クロック（複数のクロック：図１、図２参
照）を得るための、本発明の請求項におけるクロック生
成部を構成するディレイ素子群である。

【００２０】ここで、ディレイチェーン部４２０は、位
相が少しずつ異なる遅延クロックについて、基準クロッ
クの２周期分にわたって生成できる段数になるようにチ
ェーン状にディレイ素子が縦続接続されていることが好
ましい。

【００２１】なお、ここではディレイ素子を用いて遅延
クロックを生成したが、ディレイ素子を用いずに位相の
異なる複数のクロックを生成できるクロック生成部を設
けるようにしてもよい。

【００２２】なお、基準クロック発生部４１０は、複数
のクロック発生装置が存在する場合に、個々のクロック
発生装置にそれぞれ内蔵されていてもよいが、単一の基
準クロック発生部４１０からそれぞれのクロック発生装
置や基板に基準クロックを分配してもよい。

【００２３】なお、フィードバック時には、ディレイチ
ェーン部４２０は、セレクタ４６０を介して、装置が出
力する駆動パルス（図１）を受けてディレイ素子によ
って遅延させる。

【００２４】同期信号検出部４３０は、通常時には、複
数のクロック（図１）の中で基準クロック（所望の入
力信号の先端位置）に同期している遅延クロックの段数
（同期ポイント）を検出する手段であり、同期情報を出
力する。なお、この同期情報を位相差状態と呼ぶことも
でき、この同期情報（位相差状態）は、後述する同期ポ
イント情報や位相差そのものの状態（位相差状態）を含
む。

【００２５】ここで、同期信号検出部４３０は、通常時
にはセレクタ４７０経由で基準クロックが与えられ、複
数のクロック（図１）の中で、最初に基準クロックに
同期している第１同期ポイント情報Ｖ1stと、２番目に
基準クロックに同期している第２同期ポイント情報Ｖ2n
dと、それらの間の遅延段数Ｖprdを出力できることが好
ましい。図２に示す例では、第１同期ポイント情報Ｖ1s
t＝２０，第２同期ポイント情報Ｖ2nd＝５０，遅延段数
Ｖprd＝３０，となっている。

【００２６】また、同期信号検出部４３０は、フィード
バック時には、セレクタ４７０経由で外部機器からのフ
ィードバック信号（生成した駆動パルスを目的の負荷に
接続することに起因する回路素子のバラツキ、配線長な
どの物理的変化および、電源電圧、周囲温度、湿度など
の環境変化によって伝播変動を含んだ状態の駆動パル
ス）と、ディレイチェーン部４２０を経由して装置が出
力する駆動パルス（図１）が与えられ、フィードバッ
ク信号の遅延状態を示すフィードバック時同期ポイント
情報Ｖfbを出力する。すなわち、この同期信号検出部４
３０は、フィードバック時には、変動検出手段を構成し
ている。

【００２７】記憶部４３１は通常時の同期ポイント情報
とフィードバック時同期ポイント情報との誤差成分を保
持し、この保持している誤差成分を利用して、補償した
同期ポイント情報を通常時に出力する（図１）。すな
わち、請求項での修正手段を構成している。

【００２８】切替制御部４４０は、基準クロック発生部
４１０からの基準クロック（図１）と、同期信号検出
部４３０と記憶部４３１からの同期ポイント情報（図１
）と、ＣＰＵ４０１からのシフト情報（請求項におけ
る「出力クロック情報」：図１）とをもとにして、所
望のタイミング（所定の時刻もしくは所定の時間）にク
ロックの立ち上がりと立ち下がりを生じさせて所望の駆
動パルスを生成するために、複数のクロック（図１）
の中からどの位相のクロックを選択すべきかのセレクト
段数情報（図１）を出力する。なお、ここで切替制御
部４４０に対してＣＰＵ４０１から与えられる「シフト
情報」としては、ＣＰＵmode、ＣＰＵdata、ＣＰＵadju
stなどの信号が存在する。

【００２９】セレクト部４５０は、切替制御部４４０か
らのセレクト段数情報（図１）を受け、複数のクロッ
ク（図１）の中から、所望の立ち上がりと立ち下がり
のクロックを選択して、クロックを受けて所望のパルス
幅および所望のタイミングの駆動パルス（図１）を生
成する。

【００３０】なお、このセレクト部４５０は、図３に示
すように、所望の立ち上がりタイミングのクロックを選
択するためのセレクタ４５１と、所望の立ち下がりタイ
ミングのクロックを選択するためのセレクタ４５２と、
所望の立ち上がりタイミングのクロックと所望の立ち下
がりタイミングのクロックとによって所望の駆動パルス
を生成する論路回路（ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯ
Ｒ，ＥｘＯＲ，ＥｘＮＯＲなど）で構成された組み合わ
せ回路４５２で構成されている。

【００３１】セレクタ４６０は、ＣＰＵ４０１の制御に
したがって、通常時にはディレイチェーン部４２０に対
して基準クロック発生部４１０からの基準クロック（図
１）を供給し、フィードバック時にはディレイチェー
ン部４２０に対して出力する駆動パルス（図１）を供
給する。

【００３２】セレクタ４７０は、ＣＰＵ４０１の制御に
したがって、通常時には同期信号検出部４３０に対して
基準クロック発生部４１０からの基準クロックを供給
し、フィードバック時には同期信号検出部４３０に対し
て外部機器からのフィードバック信号（生成した駆動パ
ルスを目的の負荷に接続することに起因する回路素子の
バラツキ、配線長などの物理的変化および、電源電圧、
周囲温度、湿度などの環境変化によって伝播変動を含ん
だ状態の駆動パルス）を供給する。

【００３３】図４は切替制御部４４０の通常時の動作状
態を示すタイムチャートである。ここでは、説明を簡単
にするため、前述した遅延段数Ｖprdが１００であると
する（図４（ａ））。そして、所望の駆動パルスは（図
４（ｂ））Ｖprd×０．１のタイミングで立ち上がり、
Ｖprd×０．２５のタイミングで立ち下がり、Ｖprd×
０．１５のパルス幅であるとする。

【００３４】この場合、切替制御部４４０はセレクト段
数情報（図１）として、 Ｆsync1＝１００×０．１＝１０， Ｆsync2＝１００×０．２５＝２５， をセレクト部４５０に対して出力する。

【００３５】なお、このセレクト段数情報は、電源電圧
や環境温度などで変化することに鑑みて、ある任意の間
隔で更新されることが望ましい。図５はセレクト部４５
０の通常時の動作状態を示すタイムチャートである。こ
こでは、図４と同じ条件で動作しているものとする。上
述した切替制御部４４０から出力されるセレクト段数情
報Ｆsync1とＦsync2とを受けて、セレクト部４５０内の
セレクタ４５１と４５２とは、ＤＬ１０とＤＬ２５とを
それぞれ選択する（図５（ｂ），（ｃ））。そして、組
み合わせ回路４５２は、ＤＬ１０とＤＬ２５との立ち上
がりに同期した駆動パルスを生成する（図５（ｄ））。

【００３６】このようにして、通常時には、基準クロッ
ク（図１）を遅延させた複数の遅延クロック（図１
）から所望の立ち上がりと立ち下がりとを選択するこ
とで、所望のパルス幅および所望のタイミングの駆動パ
ルス（図１）を生成する。

【００３７】図６はフィードバック信号の遅延状態を示
すフィードバック時同期ポイント情報Ｖfbを生成する様
子を示すタイムチャートである。図１のブロック図にお
いて、フィードバック時には、ディレイチェーン部４２
０は、セレクタ４６０を通過した駆動パルス（図１）
を受けて、ディレイ素子によって遅延させる。同様に、
フィードバック信号がセレクタ４７０を通過する。これ
により、同期信号検出部４３０では、フィードバック信
号（図６（ａ）））と駆動パルスの遅延信号（図６
（ｂ）〜（ｄ））との同期状態が、フィードバック信号
の遅延状態を示すフィードバック時同期ポイント情報Ｖ
fbとして出力される。図６の場合は、フィードバック信
号（図６（ａ））は遅延信号ＤＬ１と同期しているた
め、Ｖfb＝＋１となる。このフィードバック時同期ポイ
ント情報Ｖfb＝＋１が、フィードバック時に記憶部４３
１に記憶される。

【００３８】図７は駆動パルスのタイミングを各種変動
に応じ、フィードバック時同期ポイント情報Ｖfbを用い
て修正する様子を示すタイムチャートである。ここで、
図７（ａ）〜（ｄ）では、図５でも説明したようにフィ
ードバック実行前の駆動パルスの生成の様子を示してい
る。ここで、フィードバックの実行により、記憶部４３
１がＶfb＝＋１を記憶しており、フィードバック実行後
の通常動作では、切替制御部４４０はＶfb＝＋１を補償
するために、ＤＬ９とＤＬ２４を選択するためのセレク
ト段数情報をセレクト部４５０に対して出力する。した
がって、セレクト部４５０では、ＤＬ９とＤＬ２４とが
セレクタによって選択され、ＤＬ９〜ＤＬ２４の駆動パ
ルスが生成される。なお、ここでは、Ｖfbが１の場合の
例であったので、遅延クロックを１段分戻すように補正
を行っている。

【００３９】このようにすることで、駆動パルスを目的
の負荷に接続することに起因する回路素子のバラツキ、
配線長などの物理的変化および、電源電圧、周囲温度、
湿度などの環境変化によって生じる伝播変動分が補正さ
れる。すなわち、各種の変動にかかわらず、画像処理装
置に必要な一定のパルスを供給することが可能になる。

【００４０】なお、このようなフィードバックを行う時
間や間隔はＣＰＵ４０１が任意に定めることができる。
また、図１を用いた以上の説明では、セレクト部４５０
が単一の駆動パルスを生成するようにしている構成を示
したが、図８に示すように、セレクト部を複数（セレク
ト部４５１〜４５３）設けて、複数の異なる駆動パルス
を生成・出力することも可能である。ここに示す例は、
画像処理装置に適用する場合の、ＣＣＤ駆動パルスＲ
Ｓ、画像処理回路用サンプルホールドパルスＳ／Ｈ、Ａ
／Ｄ変換駆動パルスＡＤＣＬＫを生成する様子を示して
いる。なお、セレクト部の個数や、発生する駆動パルス
の具体例は、ここに示したものに限定されることはな
い。

【００４１】図９は従来のクロック発生装置と本実施の
形態例のクロック発生装置を、固体撮像素子を用いた画
像処理装置に適用した場合の具体的構成を示すブロック
図である。

【００４２】ここでは、画像処理装置は、固体撮像素子
であるＣＣＤ１００、ＣＣＤ１００の出力を増幅するア
ンプ１０１、ＣＣＤ１００の出力を画像処理するアナロ
グデバイス２００、アナログデバイス２００で画像処理
された信号をＡ／Ｄ変換するＡ／Ｄ変換器３００とを備
えて構成されている。

【００４３】図９（ａ）の従来の画像処理装置では、Ｏ
ＳＣ１０からの基準クロックを受けてクロック発生装置
２０が各部への駆動パルスを生成するが、各種変動（生
成したパルスを目的の負荷に接続することに起因する回
路素子のバラツキ、配線長などの物理的変化および、電
源電圧、周囲温度、湿度などの環境変化によるパルスの
伝播変動）を補正するために、各駆動パルス毎にタイミ
ング調整手段（ＣＣＤ１００への駆動パルスを調整する
ＤＬ３０、アナログデバイス２００への駆動パルスを調
整するＤＬ４０、Ａ／Ｄ変換器３００への駆動パルスを
調整するＤＬ５０）を設ける必要があった。

【００４４】これに対し、図９（ｂ）に示す本実施の形
態例のクロック発生装置を適用した画像処理装置では、
図１以降で説明したクロック発生装置４００でセレクト
部４５０を複数設けることで、駆動パルスを目的の負荷
に接続することに起因する回路素子のバラツキ、配線長
などの物理的変化および、電源電圧、周囲温度、湿度な
どの環境変化によって生じる伝播変動分をフィードバッ
クによって自動的に補正して、各種の変動にかかわら
ず、画像処理装置に必要な一定のパルスを供給すること
が可能になる。したがって、各駆動パルス毎の調整手段
も必要なくなり、回路構成を簡略化することができる。

【００４５】すなわち、この実施の形態例の画像処理装
置では、複数のクロックから所望の立ち上がりと立ち下
がりとを選択して目的の処理パルスを発生した後に、フ
ィードバック結果によって変動分を相殺するようにクロ
ックを選択し直すことにより、１ｎｓ以下の精度で駆動
および処理パルスを発生でき、なおかつ、パルスの供給
回路が遭遇する数々の変動条件が影響し、目的のパルス
の供給があやぶまれる場合であっても、フィードバック
を用いた変動検出と修正手段により、設計された仕様を
逸脱することがなくＣＣＤセンサの駆動およびアナログ
信号処理パルスを供給できることから、画像処理装置の
性能を常に安定維持することが可能となる。

【００４６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、複数のクロックから所望の立ち上がりと立ち下が
りとを選択して目的の処理パルスを発生した後に、フィ
ードバック結果によって変動分を相殺するようにクロッ
クを選択し直すことにより、各種の変動にかかわらず、
画像処理装置に必要な一定のパルスを供給することが可
能になる。

【図面の簡単な説明】

【図１】本発明の一実施の形態例のクロック発生装置の
全体の電気的構成を示す構成図である。

【図２】本発明の一実施の形態例のクロック発生装置の
動作を説明するタイムチャートである。

【図３】本発明の一実施の形態例のクロック発生装置の
主要部の電気的構成を示す構成図である。

【図４】本発明の一実施の形態例のクロック発生装置の
動作を説明するタイムチャートである。

【図５】本発明の一実施の形態例のクロック発生装置の
動作を説明するタイムチャートである。

【図６】本発明の一実施の形態例のクロック発生装置の
動作を説明するタイムチャートである。

【図７】本発明の一実施の形態例のクロック発生装置の
動作を説明するタイムチャートである。

【図８】本発明の一実施の形態例のクロック発生装置の
他の構成例を示す構成図である。

【図９】本発明の画像処理装置と従来の画像処理装置と
の構成を比較して示すブロック図である。

【符号の説明】

４０１ ＣＰＵ ４１０ 基準クロック発生部 ４２０ ディレイチェーン部 ４３０ 同期信号検出部 ４３１ 記憶部 ４４０ 切替制御部 ４５０ セレクト部 ４６０，４７０ セレクタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 イメージセンサを駆動する駆動パルス
   と、イメージセンサからの出力信号のアナログ信号処理
   に必要な信号処理パルスとを発生するパルス発生装置を
   備える画像処理装置であって、 基準クロックを遅延させた複数の遅延クロックを生成す
   るためにディレイ素子をチェーン状に接続したディレイ
   チェーン部と、 基準信号に同期した遅延クロックを前記ディレイチェー
   ン部から複数選択し、その情報から１周期分のディレイ
   段数に相当する同期情報を導き出す同期信号検出部と、 前記同期信号検出部で導き出された同期情報と、所望の
   パルスを生成するためのパルス生成情報とを参照し、前
   記ディレイチェーン部から必要な遅延クロックを選択し
   て、所望のパルス幅および所望のタイミングのパルスを
   生成するパルス生成手段と、 前記パルス生成手段で生成されるパルスのタイミングを
   各種変動に応じて修正する修正手段と、を有することを
   特徴とする画像処理装置。
2. 【請求項２】 イメージセンサを駆動する駆動パルス
   と、イメージセンサからの出力信号のアナログ信号処理
   に必要な信号処理パルスとを発生するパルス発生装置を
   備える画像処理装置であって、 基準クロックを遅延させた複数の遅延クロックを生成す
   るためにディレイ素子をチェーン状に接続したディレイ
   チェーン部と、 基準信号に同期した遅延クロックを前記ディレイチェー
   ン部から複数選択し、その情報から１周期分のディレイ
   段数に相当する同期情報を導き出す同期信号検出部と、 前記同期信号検出部で導き出された同期情報と、所望の
   パルスを生成するためのパルス生成情報とを参照し、前
   記ディレイチェーン部から必要な遅延クロックを選択し
   て、所望のパルス幅および所望のタイミングのパルスを
   生成するパルス生成手段と、 前記パルス生成手段で生成されたパルスが負荷に接続さ
   れることで生じる各種変動を検出する変動検出手段と、 前記変動検出手段で検出された変動に応じて前記パルス
   生成手段で生成されるパルスのタイミングを修正する修
   正手段と、を有することを特徴とする画像処理装置。
3. 【請求項３】 イメージセンサを駆動する駆動パルス
   と、イメージセンサからの出力信号のアナログ信号処理
   に必要な信号処理パルスとを発生するパルス発生装置を
   備える画像処理装置であって、 基準クロックを遅延させた複数の遅延クロックを生成す
   るためにディレイ素子をチェーン状に接続したディレイ
   チェーン部と、 基準信号に同期した遅延クロックを前記ディレイチェー
   ン部から複数選択し、その情報から１周期分のディレイ
   段数に相当する同期情報を導き出す同期信号検出部と、 前記同期信号検出部で導き出された同期情報と、所望の
   パルスを生成するためのパルス生成情報とを参照し、前
   記ディレイチェーン部から必要な遅延クロックを選択し
   て、所望のパルス幅および所望のタイミングの複数のパ
   ルスを生成するパルス生成手段と、 前記パルス生成手段で生成された複数のパルスが負荷に
   接続されることで生じる各種変動をそれぞれ検出する変
   動検出手段と、 前記変動検出手段で検出された各パルスの変動に応じて
   前記パルス生成手段で生成される各パルスのタイミング
   をそれぞれ修正する修正手段と、を有することを特徴と
   する画像処理装置。
4. 【請求項４】 前記変動検出手段での各種変動の検出
   は、外部機器からフィードバックされたパルスと出力す
   るパルスとを同期信号検出部で比較することにより実行
   される、ことを特徴とする請求項１乃至請求項３のいず
   れかに記載の画像処理装置。
5. 【請求項５】 前記各部が集積回路で構成される、こと
   を特徴とする請求項１乃至請求項４のいずれかに記載の
   画像処理装置。
6. 【請求項６】 前記各部がデジタル回路で構成される、
   ことを特徴とする請求項１乃至請求項５のいずれかに記
   載の画像処理装置。
7. 【請求項７】 前記切替制御部をＣＰＵにより制御す
   る、ことを特徴とする請求項１乃至請求項６のいずれか
   に記載の画像処理装置。