JP2009206802A - タイミング信号発生器及びそれを備えた画像読取装置 - Google Patents

Abstract

【課題】基準クロックに基づいて所定の周期に同期したタイミング信号を発生するＴＧ(Timing Generator)を仕様の異なるイメージセンサに使用可能にする。
【解決手段】ＴＧ２５には、水晶振動子２７の出力が、周波数拡散をかけるＳＳＣＧ２６を介して入力される。入力されたクロックをＰＬＬ回路２８により逓倍し、画素周波数と同じ周波数の画素クロック（pixck）を生成する。画素クロックをＤＬＬ回路２９に供給し、画素クロック周期を６０分割した多層クロックを生成する。クロック生成部３０にて、多層クロックから必要な位相を選択することで、タイミング信号を生成する。タイミング信号の位相、パルス幅、出力期間等の調整はＣＰＵ Ｉ／Ｆ３４を介したレジスタ設定で行う。
【選択図】 図３

Description

本発明は、ＣＣＤ（Charge Coupled Device：電荷結合素子）などのラインイメージセンサの駆動に必要なタイミング信号を発生するタイミング信号発生器、及びそれを備えた画像読取装置に関する。

図２３はＣＣＤを駆動するための代表的なタイミング信号のタイミングチャートの例である。ＣＣＤの駆動に必要な主なタイミング信号には、フォトダイオードから得られた信号電荷をアナログシフトレジスタで転送するための転送クロックであるXPH1信号及びXPH2信号、転送された信号電荷を電圧変換し、ＣＣＤ外に出力するソースフォロワ回路のフローティングキャパシタを画素毎にリセットするXRS信号、ＣＣＤ出力波形のオフセットレベルを決めるXCP信号、電荷転送の最終段に必要なXPH2L信号、露光時間と露光時間の間にフォトダイオードに溜まった電荷をアナログシフトレジスタに転送するXSH信号などがある。

これらのタイミングクロックは、通常ＴＧ（Timing Generator：タイミング信号発生器）において水晶振動子などを源振（基準発振源）として、ＰＬＬ（Phase Locked Loop）回路にて逓倍し、必要な位相、パルス幅に調整することにより生成される。ＴＧで生成された各クロックはドライバ回路を介してＣＣＤを駆動している。

通常XPH1,XPH2,CP,XRS,XPH2L信号などのクロックは常に出力されているのではなく、フォトダイオードからアナログシフトレジスタに電荷を転送するXSH信号のタイミングの前後で、ある一定期間停止させる必要がある。ただ停止といっても、その停止期間や、クロックの開始、終了の状態に制約があり、複雑なタイミングとなっている。これらのタイミングの制約はＣＣＤによって微妙に異なっているのが現状である。

従来のＴＧではこのような制約に対して、予め装置の開発段階においてある程度、使用するＣＣＤを決定した状態でＡＳＩＣ（Application Specific Integrated Circuit：特定用途向けＩＣ）化し、ある程度ＣＣＤに特化したタイミング出力を実現してきた。クロックの停止については、あるゲート信号前後で決められた区間をマスクする程度の機能しかないため、ＣＣＤのタイミング仕様が変わると、それまで使用してきたＴＧが使えなくなり、再度ＡＳＩＣを開発する必要がある。
特開２００６−３４０１１７号公報

本発明は、このような問題を解決するためになされたもので、その目的は、基準クロックに基づいて所定の周期に同期したタイミング信号を発生するタイミング信号発生器をタイミング仕様の異なるイメージセンサに使用可能にすることである。

本発明は、基準クロックに基づいて所定の周期に同期したタイミング信号を発生するタイミング信号発生器において、前記周期内を複数の部分期間に分割する分割信号を生成する手段を有するとともに、その部分期間内の出力状態を設定可能にしたことを特徴とするタイミング信号発生器である。これにより、例えば１主走査ライン期間を複数の部分期間に分割し、各部分期間の長さを任意に設定し、それらの部分期間の出力状態をＨ（High）出力、Ｌ（Low）出力、クロック出力に設定することができるので、仕様の異なるＣＣＤを駆動するタイミングクロックを容易に作成することができる。
また、部分期間の長さ及び出力状態が設定されるレジスタを有することを特徴とする。これにより、例えば１主走査ライン内でのクロックの停止、及び停止時の論理の設定が外部より制御可能なので、動作仕様が異なるＣＣＤにも適用でき、ある程度複雑なＣＣＤのタイミング規定にも対応可能である。また、一つの画像読取装置において複数の読取タイミングを有する場合にも対応が可能となる。
さらに、部分期間の長さ及び出力状態をレジスタの設定値の変更によって切り替えるとき、前記周期に同期して前記変更を反映させる手段を有することを特徴とする。これにより、その変更の反映を例えば１主走査ラインに同期して行うことによって、ＣＣＤに入力されるタイミング信号が乱れることなく、切り替え可能となるので、ＣＣＤの動作異常を防止することができる。
また、部分期間の長さ及び出力状態が複数のタイミング信号に対し別々に設定可能であることを特徴とする。これにより、部分期間の時間及び出力状態の切り替えを、複数のゲート信号、クロックに対して個別に設定可能であるため、複雑な動作仕様のＣＣＤも駆動することができる。
また、出力されるタイミングクロックの位相及びパルス幅が設定されるレジスタを有することを特徴とする。これにより、タイミングクロックの位相及びパルス幅を外部からコントロールできるので、ＣＣＤ画素単位の詳細なタイミング設定が可能となる。
さらに、前記レジスタの設定値の変更により、前記位相及びパルス幅を変更するとき、前記周期に同期して前記変更を反映させる手段を有することを特徴とする。これにより、タイミングクロックの位相及びパルス幅を変更する際、その変更の反映を一定時間周期(例えば１主走査ライン)に同期して行うことによって、ＣＣＤに入力されるタイミング信号が乱れることなく、タイミング切り替えが可能となるので、ＣＣＤの動作異常を防止することができる。
また、タイミングクロックを出力する状態と出力しない状態との間の変化を伴う部分期間の移行を行う際、前記周期内を複数の部分期間に分割する分割信号を生成する手段と、その分割信号の位相をずらした信号を生成する手段と、前記タイミングクロックの位相に応じて、前記分割信号又は位相をずらした信号を選択する手段とを備え、選択された信号に基づいて部分期間の移行を行うことを特徴とする。このように、複数の切り替えタイミングを用意し、タイミングクロックの位相状態によってそれらを切り替えることにより、パルス幅等が乱れない、信号の状態変化を実現する。
さらに、上記複数の切り替えタイミングをＤＬＬにより生成することによって、精度の細かいタイミング信号の位相、パルス幅調整と、タイミング信号の乱れの無い状態変化を両立させる。
また、タイミング信号発生器と、そのタイミング信号発生器から出力されるタイミング信号で駆動されるラインイメージセンサとを画像読取装置に設けたことを特徴とする。これにより、ＣＣＤやそれ以外のラインイメージセンサ(ＣＩＳ：Contact Image Sensor、ＣＭＯＳ：Metal Oxide Semiconductorセンサ)を搭載した画像読取装置において、ある程度複雑なタイミング仕様のラインイメージセンサであっても駆動することができる。
また、タイミング信号発生器が画像読取装置のアナログ画像信号処理回路とともに集積化されていることを特徴とする。これにより、画像読取装置の小型化、低コスト化を実現することができる。

本発明によれば、基準クロックに基づいて所定の周期に同期したタイミング信号を発生するタイミング信号発生器を、タイミング仕様の異なるイメージセンサに使用することができる。

以下、本発明の実施形態について図面を参照しながら説明する。
［第１の実施形態］
図１は本発明の第１の実施形態の画像読取装置の構成を示す図である。この画像取装置は、原稿14を載置するコンタクトガラス1と、原稿露光用のキセノンランプ２、及び第１反射ミラー３からなる第１キャリッジ6と、第2反射ミラー４及び第３反射ミラー５からなる第２キャリッジ７と、レンズユニット８と、ＣＣＤリニアイメージセンサ９（以下、ＣＣＤ９）と、ＣＣＤ９などを搭載するセンサボード１０と、画像処理部１２と、白基準板１５とを備えている。

原稿を露光走査して画像を読み取るときは、第1キャリッジ６及び第２キャリッジ７は図示されていないステッピングモータによって副走査方向Ｘに移動する。原稿からの反射光は、第１反射ミラー３、第2反射ミラー４、及び第３反射ミラー５で反射し、レンズユニット８によりＣＣＤ９に結像する。ＣＣＤ９は光学像を電気信号に変換し、信号線１１を介して画像処理部１２へ送る。画像処理部１２では、キセノンランプ２で照射された白基準板１５の反射光をＣＣＤ９で読み取った画像データを用いて、ＣＣＤ９の感度のバラツキや照射系の配光ムラの補正(シェーディング補正)、さらにはγ補正などのデジタル処理を行う。

図２は、センサボード１０に搭載されているＣＣＤ９、及びその出力からデジタル画像信号を得るまでの回路のブロック図である。まずＣＣＤ９から、ＴＧ２５より供給される駆動パルスに同期して、偶数画素、奇数画素の画像信号Ve,Voが出力され、エミッタフォロワ回路１６を介し、コンデンサ１７によって交流結合される。交流結合後のオフセット電位は、クランプ回路１８により直流再生される。その後サンプルホールド回路19によって外部からのタイミング信号に応じて、画像信号Ve,Voの電圧レベルをサンプルホールドして、連続した(ＣＣＤ９のリセットノイズ等を除去した)画像信号に変換する。その後、画像信号の電圧レベルが所定のレベルになるように増幅回路２０にて増幅し、Ａ／Ｄ変換回路２１によって１０ビットのデジタル画像データに変換する。

ＣＣＤ９の出力のオフセットレベル(無光状態での画像信号レベル)については、Ａ／Ｄ変換回路２１のデジタル出力が所望のオフセットレベルとなるように、増幅回路２０の入力側にフィードバック制御を行う。即ち、ＣＣＤ９からの黒基準画素のオフセットレベルのデジタル値を黒オフセット補正回路２２内のＤ／Ａ変換回路によりアナログ化し、増幅回路２０の入力側に印加する。

こうして得られた１０ビットの画像データはマルチプレクス回路２３において偶数／奇数画素データの合成がなされ、Ｉ／Ｆ（インタフェース）部を介して後段の画像処理部１２に伝送される。ここで、クランプ回路１８からマルチプレクス回路２３まではＡＦＥ（Analogue Front End：アナログ画像処理回路）２４を構成している。

ＣＣＤ９及びＡＦＥ２４の駆動に必要なタイミング信号はＴＧ２５にて生成される。ＴＧ２５には、水晶振動子２７の出力がＥＭＩ（Electro-Magnetic Interference：電磁妨害）ノイズ低減のためクロックに周波数拡散（スペクトラム拡散）をかけるＳＳＣＧ２６を介して入力される。外部のＣＰＵからＴＧ２５間の通信ラインを介して、ＴＧ２５内のレジスタにデータをセットし、その値によってタイミング信号の出力タイミングなどを調整することが可能である。

図３にＴＧ２５の内部構成を示す。入力されたクロックをＰＬＬ（Phase Locked Loop）回路２８により逓倍し、画素周波数(周期が１画素期間)と同じ周波数の画素クロック（pixck）を生成する。この画素クロックをＤＬＬ回路２９を通して、画素クロックの１周期を６０分割した多層クロックを生成し、出力している。このＤＬＬ回路２９は６０個のバッファを内蔵し、ＰＬＬのように帰還をかけ、位相比較回路（ＰＣ）でクロックの位相を比較し、それをループフィルタ（ＬＦ）に通してバッファの電流量を調整するなどして、各バッファの遅延量をコントロールするものである。

ＣＣＤ９、ＡＦＥ２４の駆動に必要な各種タイミングクロックは、この多層クロックから必要な位相を選択することで、各クロック生成部３０にて生成する。クロック生成方法の詳細は後述する。各タイミングクロックの位相、パルス幅、出力期間等の調整はＣＰＵ Ｉ／Ｆ３４を介したレジスタ設定で行われる。レジスタ設定では、一旦レジスタ部３２に書き込まれ、その後カウンタ３１のリセットタイミングに同期してテンポラリレジスタ部３３にロードされ、各クロック生成部３０に反映される。

図４にＣＣＤ９の駆動に必要な代表的なタイミング信号のタイミングチャートを示す。ＣＣＤ９の駆動にはXSH,XPH1,XPH2,PH2L,XRS,XCPの６種類のタイミング信号が必要である。これらの信号については既に図２３を参照しながら説明した。XSPLはＡＦＥ２４のサンプルホールのタイミング信号を決めるクロックである。LSYNCは主走査の1ライン期間を決める同期信号である。

XPH1,XPH2,XPH2L,XRS,XCPは全てクロックであり、ＣＣＤ９の有効画素期間中は常に出力されている状態であるが、フォトダイオードに溜まった電荷をアナログシフトレジスタに転送するタイミングを決めるXSH信号の前後でこれらのクロックを停止させる必要がある。またクロック停止期間には、クロックが停止してからXSHがアサートされるまでの期間ａ、XSHのアサート期間ｂ、XSHがネゲートされてからクロックが発生するまでの期間ｃにそれぞれタイミングの制約がある。さらにクロック停止中の論理状態やクロック停止、発生時の位相にも制約がある。またＡＦＥ２４のサンプルホールド回路１９に供給するクロックXSPLなどはＣＣＤ９の状態によらず常に出力される。

これらのタイミングを実現するために、ＴＧ２５の有するステート切り替え機能を使用する。ステート切り替え機能は、１主走査ライン内を複数のステート（期間）に分割するときに、ＤＬＬ回路２９で生成される多層クロックのうち、６０番目のクロックであるpixck[59]をカウンタ３１に入力し、そのカウント値が予めＴＧ２５内のレジスタに設定された各ステートの長さ(クロック数)に達したときに次のステートを切り替えることによって実現される。

カウンタ31でカウンタスタートして予めレジスタ設定されて１主走査ライン長分クロックをカウントしたら、LSYNC生成部３５からLSYNCを出力する(このとき１主走査ライン長は後述するTS[0]〜TS[7]それぞれのカウント値を加算したものになる)。現在のステートを示す信号はpixck[59]をカウンタ３１でカウントして得られるTS[0:2]を使用する。つまり１主走査ライン８つのステートに切り替えることになる。図５及び図６に、１主走査ラインの前半及び後半のタイミングチャートを示す。LSYNCアサート後TS[0]からスタートし、予め設定されたクロック数に達したらTS[1]になる。このようにステートは進んでいき、最終のTS[7]の設定されたクロック数までカウントし終わったら、カウンタ３１はリセットされTS[0]に戻る。このときの各ステートでの各タイミング信号の出力状態は予めＴＧ２５内のレジスタ[*_ts*]によって、クロック出力、Ｈ出力、Ｌ出力が設定可能である。

図７及び図８は、図５及び図６の具体例である。この図において、LSYNCのタイミングの<>内の数値は各ステートの長さ(pixck[59]のカウント数)を示すレジスタ設定値、XSH〜XSPLのタイミングの[]内の数値はそのときの出力状態を決めているレジスタ設定値（０：クロック出力、１：Ｈ出力、３：Ｌ出力）である。この中でXCPのように、通常クロック出力からある期間だけＨ出力に切り替える場合は、ステート上はＬ出力設定として、出力回路３０(図１６)の最終段のインバート機能を使用する方法をとっても良い。この場合については、[inv]が付加されている。

また図７及び図８において、「０：クロック出力」となっている期間では、XPH1,XPH2,XPH2L,XRS,XCPはＣＣＤ９の画素単位のタイミング仕様を満足するようにタイミング(位相及びパルス幅)を微調整する必要があり、XSPLはＡＦＥ２４の仕様を満足するサンプルホールドタイミングに微調整する必要がある。

そこで、本実施形態では、図９のように、ＤＬＬ２９で生成した６０フェーズからなるデューティ比５０％の多層クロックのうち、上述した各タイミングクロックの立上りエッジ、立下りエッジに当たるタイミングのフェーズに相当する多層クロックを選択して、それを元に必要なタイミング信号を生成する。それぞれのタイミングクロックにおいてどの多層クロックを使用するかはレジスタ設定で指定できる。

本実施形態では、ＤＬＬの１位相フェーズの中で必ずＨアクティブになるように生成する。つまりＤＬＬの１位相フェーズ内で先に立ち上りエッジが来て、次に立下りエッジが来るような波形とする。図９に例示されている「クロック１」では、立ち上りエッジがpixck[0]、立ち下りエッジがpixck[30]のタイミングであり、「クロック２」では、立ち上りエッジがpixck[15]、立ち下りエッジがpixck[30]のタイミングである。もし、１位相フェーズ内で立ち下りエッジが先に来るようなクロックを生成する必要がある場合には、生成したい信号の逆相の信号、つまり立ち上りエッジが先に来るようなタイミング信号を一旦、生成し、それをクロック生成部３０(図１６)の最終段のインバート機能を使用して反転する。

図１０に、出力状態をクロック出力からＨ出力へ切り替える場合、及びＬ出力からクロック出力へ切り替える場合のタイミングチャートの例を示す。
前述のように、ステートの切り替えは多層クロックのうちの１つであるpixck[59]をカウントして行う。しかし、pixck[59]のタイミングで単純にステートを切り替えてしまうと、図１０Ａの「例１」のようなpixck[59]と同位相のクロックの場合は問題ないが、「例２」のようなpixck[59]より遅れた位相のクロックでは、ステートn（TS[n]）からステートn+1（TS[n+1]）への切り替わり目の最終クロックのデューティ比が変わってしまい、ＣＣＤ９の誤動作につながる恐れがある。正しい動作としては例３のように切り替わるべきである。

また、pixck[59]は図３のような構成のＤＬＬ回路２９で得られる信号であるため、あるpixck[59]の１周期で一度、各遅延ステップの遅延量が決まると、次のクロックにその遅延量が反映される。ここで、カウントされるクロックpixck[59]のタイミングがＳＳＣＧ２６による周波数拡散によって、例えば図１０Ｂのように徐々に周波数が高く(クロック周期が短く)なっていくと、あるクロックで生成した遅延量は次のクロックに最適な遅延量より長くなるので、pixck[59]の位相とその次のクロックのpixck[0]の前後関係が逆転するケースが発生する。したがって、pixck[0]の近辺でエッジが発生するタイミングクロックの場合、「例１」のようにヒゲ（幅の狭いパルス）が発生してしまうことがある。正しくは「例２」のように切り替わるべきである。

そこで、本実施形態では、ステートの切り替わりで、クロック出力からＨ出力若しくはＬ出力に切り替える場合、及びＨ出力若しくはＬ出力からクロック出力に切り替える場合は図１１に示すタイミングで切り替えを行う。この図において、中抜きの矢印は出力状態の切り替え期間を示している。出力状態の変化はステートの切り替わりから１クロック遅れて反映される。

即ち、クロック出力からＨ出力に切り替える場合は、ステートの切り替わり（TS［n-1］→TS［n］）から最初にＨレベルとなる１クロック目の立ち上りでなく、２クロック目の立ち上り後に切り替わるようにする。また、クロック出力からＬ出力に切り替える場合は、ステートの切り替わりと同時でなく１クロック目の立ち下り後に切り替わるようにする。また、Ｈ出力からクロック出力に切り替える場合は、ステートの切り替わりから最初にＬレベルとなる１クロック目の立ち下りでなく、２クロック目の立ち下り後に切り替わるようにする。さらに、Ｌ出力からクロック出力に切り替える場合は、ステートの切り替わりから最初にＨレベルとなる１クロック目の立ち上りでなく、２クロック目の立ち上り後に切り替わるようにする。

図１１の状態変化を実現する詳細なタイミングチャートを図１２〜１４に示す。ここでは対象としているクロックが１pixck周期内でハイアクティブの場合（つまり１pixck周期で最初に立ち上りエッジ、次に立ち下りエッジが発生する場合)を考える。また、ＴＧ２５の制約として、Ｈ出力及びＬ出力の最小幅（時間長）はＤＬＬ回路２９の遅延ステップで８ステップとする。

出力状態の変更を伴うステートの切り替えは、クロック出力とＨ出力との間の変更の場合と、クロック出力とＬ出力との間の変更の場合とで異なる。前者では、ステート信号TS［0:2］の切り替わりから２つ目のクロックの立ち上りエッジから出力状態を変化させる。図１２及び１３は前者のタイミングチャートであり、その内、図１２はクロックの立ち上りエッジを生成するpixck［n］のＤＬＬ遅延ステップｎが１５〜５１の場合であり、図１３はｎが０〜１４の場合である。なお、Ｈ出力の最小幅が８ステップであるため、ｎが５２以上の場合は考えない。図１２及び１３において、Ｔ1〜Ｔ3はそれぞれTS[n+1]の１クロック目、2クロック目、3クロック目である。また、中抜きの矢印は出力状態の切り替わり期間、斜線を付した矩形はpixck［n］のＤＬＬ遅延ステップｎの範囲である。

図１２及び１３ともに、ステートの切り替わりを示すステート信号TS[0:2]を出力状態の変更のトリガにする。ただし、対象となるクロックのエッジがステート信号TS[0:2]の変化点近くにある場合、状態が１つに決まらず(状態変化の遅延、データのホールド時間)、クロックの変化点が狙いのタイミングに対して１クロックずれてしまう可能性がある。

そこで、本実施形態ではpixck[59]をカウントして得られるステート信号TS[0:2]をpixck[30]でラッチしたステート信号TS_30[0:2]と、さらにこれを再度pixck[59]でラッチしたステート信号TS_30_59[0:2]のような１pixck内で位相をずらした複数のステート信号を用意する。その状態で、いま対象となっているクロックの立ち上りエッジの生成に使用しているpixck[n]のタイミングに応じて、いずれかのステート信号を選択する。出力状態及びステートの変更は選択されたステート信号をクロックの立ち上りエッジの生成に使用しているpixck[n]で再度、ラッチしたタイミングで行う。

例えば図１２の場合は、対象となっているクロックは立ち上りエッジをpixck[45]、立ち下りエッジをpixck[54]で生成している。そしてTS_30_59[0:2]を選択し、これをpixck[45]でラッチしてTS_30_59_45[0:2]を生成し、このステート信号をpixck[45]で再度ラッチしたタイミングで最終的にステート及び出力状態の変更を行う。これにより、期間Ｔ2内のクロックの立ち上りのタイミングでステート及び出力状態が切り替わる。ステート信号はTS_30_59_45[0:2]となる。

また、図１３の場合は、対象となっているクロックは立ち上りエッジをpixck[4]、立ち下りエッジをpixck[14]で生成している。そしてTS_30[0:2]を選択し、これをpixck[4]でラッチしてTS_30_4[0:2]を生成し、このステート信号をpixck[4]で再度ラッチしたタイミングでステート及び出力状態の変更を行う。これにより、期間Ｔ2内のクロックの立ち上りのタイミングでステート及び出力状態が切り替わる。またステート信号はTS_30_4[0:2]となる。

クロック出力とＬ出力との間の変更の場合もクロック出力とＨ出力との間の変更の場合と同様、ステート信号TS[0:2]の位相をずらした複数のステート信号を用意する。その状態でいま対象となっているクロックの立ち上りエッジの生成に使用しているpixck[n]のタイミングに応じて、ステート信号を選択する。この場合はステート及び出力状態の変更も選択されたステート信号の切り替わりのタイミングで行われる。

図１４及び１５はクロック出力とＬ出力との間の変更の場合のタイミングチャートである。ここで、図１４はクロックの立ち上りエッジを生成するpixck［n］のＤＬＬ遅延ステップｎが１５〜５９の場合であり、図１５はｎが８〜１４の場合である。なお、Ｌ出力の最小幅が８ステップであるため、ｎが１以下の場合は考えない。図１４の場合、対象となっているクロックは立ち上りエッジをpixck[45]、立ち下りエッジをpixck[54]で生成しており、図１５の場合は、立ち上りエッジをpixck[4]、立ち下りエッジをpixck[14]で生成している。そして、図１４の場合、TS_30_59[0:2]でステート及び出力状態が切り替わり、図１５の場合、TS_30[0:2]でステート及び出力状態が切り替わる。

これらのタイミング切り替えを実行する各クロック生成部３０の構成例を図１６に示す。この図において、pixck[*_str]、pixck[*_end]は、それぞれタイミング信号*の立ち上りエッジ、立ち下りエッジを決める多層クロックpixck[n]である。また、[*_ts(n)]はタイミング信号*のTS(n)の出力状態を表すレジスタ値であって、0:クロック、1:Ｈ出力、3:Ｌ出力を意味する。またpixck[0:59]が入力されるセレクタの「XEN」は0:イネーブル、1:ディセーブル（Ｌ出力）である。さらに最終段のインバータの入力である「INV」は0:正転出力、1:反転出力である。

このように、本発明の第１の実施形態におけるＴＧ２５は下記（１）〜（７）の特徴を有する。

（１）１主走査ライン期間を複数のステートに分割し、各ステートの長さは任意に設定可能であり、それらのステートの出力状態をＨ出力、Ｌ出力、クロック出力に設定することができるので、仕様の異なるＣＣＤを駆動するクロックを容易に生成することができる。
（２）ステートの長さ及び出力状態は、ＴＧ２５内のレジスタ３２に値を書き込むことにより、任意に設定することができる。これにより、１主走査ライン内でのクロックの停止、及び停止時の論理の設定が外部より制御可能なので、動作仕様が異なるＣＣＤにも適用でき、ある程度複雑なＣＣＤのタイミング規定にも対応可能である。また、一つの画像読取装置において複数の読取タイミングを有する場合にも対応可能となる。
（３）ステートの長さ及び出力状態をレジスタ３２の設定値の変更によって切り替えるとき、１主走査ラインに同期して行うことによって、ＣＣＤ９に入力されるタイミング信号が乱れることなく、タイミング切り替えが可能となるので、ＣＣＤ９の動作異常を防止することができる。
（４）複数のタイミング信号を出力する場合、ステートの長さ及び出力状態を信号毎が別々に設定可能とした。これにより、ステートの長さ及び出力状態の切り替えを、複数のゲート信号、クロックに対して個別に設定可能であるため、複雑な動作仕様のＣＣＤも駆動することができる。
（５）クロックを出力する場合、その位相及びパルス幅は、ＴＧ２５内のレジスタ３２に値を書き込むことにより、任意に設定可能である。これにより、出力状態としてクロック出力を選択した場合、そのクロックの位相及びパルス幅を外部からコントロールできるので、ＣＣＤ画素単位の詳細なタイミング設定が可能となる。
（６）出力するクロックの位相及びパルス幅を調整するＤＬＬ２９を有する。これにより、細かい時間単位でタイミングの調節が可能となるので、装置の高速駆動に有用である。
（７）ステートの切り替えは、ただ単に一つのステート切り替えタイミングで、クロック出力からＨ(Ｌ)出力若しくはＨ(Ｌ)出力からクロック出力といったような切り替えを行うと、クロックの位相によっては本来の動作と異なる、中途半端なパルス幅のクロックが切り替わり目に発生してしまう。そこで、ＴＧ２５内部で複数のステート切り替えタイミングを用意し、クロックの位相によってそれらを選択することにより、パルス幅等が乱れない信号の状態変化を実現している。

なお、本実施形態はＣＣＤを用いた画像読取装置に適用したものであるが、本発明はＭＯＳやＣＩＳを用いた画像読取装置にも適用可能である。

［第２の実施形態］
図１７は、本発明の本発明の第２の実施形態の画像読取装置のセンサボード１０に搭載されているＣＣＤ９、及びその出力からのデジタル画像信号を得るまでの回路のブロック図である。この図において、第１の実施形態（図２）と対応する部分には図２と同じ符号を付した。

本実施形態では、ＣＣＤ９がカラー３ラインＣＣＤセンサであり、カラー読取時と白黒読取時で読取速度(線速度)を可変にしたものである。カラー読取時はＲ,Ｇ,Ｂ各チャネルの画像データが必要となり、これらを並列に出力する（BDO,GDO,RDO）。これに対して白黒読取時はＧチャネルのデータ（GDO）を用いる。このとき、カラー読取時ほど露光量を稼いで高Ｓ/Ｎを達成する必要がないので、読取線速度を速くする。

図１８及び１９は、読取速度を速くした場合の１主走査ラインの前半及び後半のタイミングチャートを示す。これらの図において、図７及び８と対応する部分にはそれらの図と同じ符号等を付した。

図１８及び１９に示すように、１主走査ラインで複数に分割されたステートのうち、ステート７のカウント数をカラー読取時の10099から白黒読取時の7199に変更することによって、１主走査期間を短くする。副走査方向はキャリッジの移動速度をメカ的に速くすることによって実現する。

また、レジスタ設定によりステートのカウント数を切り替える際、その反映をリアルタイムに行うとＣＣＤ９の出力が異常となる恐れがある。そこで、第１の実施形態と同様、内部のレジスタをレジスタ部及びテンポラリレジスタ部の２段構成とし、レジスタ設定後、実際の反映はカウンタリセット同期で実行する。

［第３の実施形態］
図２０は、本発明の第３の実施形態の画像読取装置のセンサボード１０に搭載されているＣＣＤ９、及びその出力からデジタル画像信号を得るまでの回路のブロック図である。この図において、第１の実施形態（図２）と対応する部分には図２と同じ符号を付した。

本実施形態は、ＴＧ部をＡＦＥ部と同一パッケージにして集積化したものである。ＡＦＥ部のサンプルホールドタイミングの信号はＩＣ１００内でＴＧ部から送られる。ＣＣＤ９のタイミング信号は別パッケージ時と同じようにＴＧ部から外部へ出力し、ＣＣＤドライバを介してＣＣＤ９へ伝送する。本実施形態によれば、ＴＧ部をＡＦＥ部と合わせて集積化することにより、装置の小型化、低コスト化を実現することができる。

［第４の実施形態］
本実施形態は、フォトダイオードに溜まった電荷をアナログシフトレジスタに移すシフト信号(XSH)が複数あるＣＣＤへの適応例である。図２１及び２２は、本実施形態における１主走査ラインの前半及び後半のタイミングチャートを示す。これらの図において、図７及び８と対応する部分にはそれらの図と同じ符号等を付した。

本発明の第１の実施形態の画像読取装置の構成を示す図である。 図１のセンサボードに搭載されているＣＣＤ、及びその出力からデジタル画像信号を得るまでの回路のブロック図である。 図２のＴＧの内部構成を示すブロック図である。 図２のＣＣＤの駆動に必要な代表的なタイミング信号のタイミングチャートである。 ＴＧの有するステート切り替え機能により生成されるタイミング信号の１主走査ラインの前半のタイミングチャートである。 ＴＧの有するステート切り替え機能により生成されるタイミング信号の１主走査ラインの後半のタイミングチャートである。 ＴＧの有するステート切り替え機能により生成されるタイミング信号の１主走査ラインの前半のタイミングチャートの具体例である。 ＴＧの有するステート切り替え機能により生成されるタイミング信号の１主走査ラインの後半のタイミングチャートの具体例である。 ＤＬＬで生成した６０フェーズからなる多層クロックを選択して生成するタイミングクロックを示す図である。 ステートをクロック出力からＨ出力へ切り替える場合、及びＬ出力からクロック出力へ切り替える場合のタイミングチャートの例である。 クロック出力からＨ出力若しくはＬ出力に切り替える場合、及びＨ出力若しくはＬ出力からクロック出力に切り替える場合のタイミングチャートである。 クロック出力とＨ出力との間の切り替えの詳細なタイミングチャートの一例である。 クロック出力とＨ出力との間の切り替えの詳細なタイミングチャートの別の一例である。 クロック出力とＬ出力との間の切り替えの詳細なタイミングチャートの一例である。 クロック出力とＬ出力との間の切り替えの詳細なタイミングチャートの別の一例である。 図１２〜図１５のタイミング切り替えを実行する各クロック生成部の構成例を示す図である。 本発明の本発明の第２の実施形態の画像読取装置のセンサボードに搭載されているＣＣＤ、及びその出力からデジタル画像信号を得るまでの回路のブロック図である。 読取速度を速くした場合のタイミング信号の１主走査ライン前半のタイミングチャートである。 読取速度を速くした場合のタイミング信号の１主走査ラインの後半のタイミングチャートである。 本発明の本発明の第３の実施形態の画像読取装置のセンサボードに搭載されているＣＣＤ、及びその出力からデジタル画像信号を得るまでの回路のブロック図である。 フォトダイオードに溜まった電荷をアナログシフトレジスタに移すシフト信号(XSH)が複数あるＣＣＤに適用した場合のタイミング信号の１主走査ラインの前半のタイミングチャートである。 フォトダイオードに溜まった電荷をアナログシフトレジスタに移すシフト信号(XSH)が複数あるＣＣＤに適用した場合のタイミング信号の１主走査ラインの後半のタイミングチャートである。 ＣＣＤを駆動するための代表的なタイミング信号のタイミングチャートの例である。

符号の説明

９・・・ＣＣＤ、２４・・・ＡＦＥ、２５・・・ＴＧ、２９・・・ＤＬＬ、３１・・・カウンタ、３２・・・レジスタ部、３３・・・テンポラリレジスタ部。

Claims (10)

1. 基準クロックに基づいて所定の周期に同期したタイミング信号を発生するタイミング信号発生器において、
   前記周期内を複数の部分期間に分割する分割信号を生成する手段を有するとともに、その部分期間内の出力状態を設定可能にしたことを特徴とするタイミング信号発生器。
2. 請求項１に記載されたタイミング信号発生器において、
   部分期間の長さ及び出力状態が設定されるレジスタを有することを特徴とするタイミング信号発生器。
3. 請求項２に記載されたタイミング信号発生器において、
   部分期間の長さ及び出力状態をレジスタの設定値の変更によって切り替えるとき、前記周期に同期して前記変更を反映させる手段を有することを特徴とするタイミング信号発生器。
4. 請求項１に記載されたタイミング信号発生器において、
   部分期間の長さ及び出力状態が複数のタイミング信号に対し別々に設定可能であることを特徴とするタイミング信号発生器。
5. 請求項１に記載されたタイミング信号発生器において、
   出力されるタイミングクロックの位相及びパルス幅が設定されるレジスタを有することを特徴とするタイミング信号発生器。
6. 請求項５に記載されたタイミング信号発生器において、
   前記レジスタの設定値の変更により、前記位相及びパルス幅を変更するとき、前記周期に同期して前記変更を反映させる手段を有することを特徴とするタイミング信号発生器。
7. 請求項１に記載されたタイミング信号発生器において、
   タイミングクロックを出力する状態と出力しない状態との間の変化を伴う部分期間の移行を行う際、前記分割信号の位相をずらした信号を生成する手段と、前記タイミングクロックの位相に応じて、前記分割信号又は位相をずらした信号を選択する手段とを備え、選択された信号に基づいて部分期間の移行を行うことを特徴とするタイミング信号発生器。
8. 請求項７に記載されたタイミング信号発生器において、
   前記分割信号を生成する手段は、所定の周期のクロックをＤＬＬ（Delay Locked Loop）で位相分割した多層クロックの内の１つを所定数カウントすることにより分割信号を生成し、前記位相をずらした信号を生成する手段は、前記１つの多層クロックとは別の多層クロックに基づいて信号を生成することを特徴とするタイミング信号発生器。
9. 請求項１に記載されたタイミング信号発生器と、そのタイミング信号発生器から出力されるタイミング信号で駆動されるラインイメージセンサとを有することを特徴とする画像読取装置。
10. 請求項９に記載された画像読取装置において、
    前記タイミング信号発生器がアナログ画像信号処理回路とともに集積化されていることを特徴とする画像読取装置。

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