JP2000125120A

JP2000125120A - 画像読取装置

Info

Publication number: JP2000125120A
Application number: JP10289546A
Authority: JP
Inventors: Kazue Taguchi; 和重田口
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-10-12
Filing date: 1998-10-12
Publication date: 2000-04-28

Abstract

(57)【要約】【課題】アナログ処理手段に対する駆動クロックのタ
イミングが変更になっても、その位相の遅れた状態或い
は位相の進んだ状態を、ハードウェアの変更やハードウ
ェア上での処理操作を伴わずに行えるようにする。【解決手段】タイミング信号発生手段９９が、制御手
段９２に基づき位相調整データが書き込まれる位相調整
レジスタと、この位相調整レジスタに書き込まれた位相
調整データに基づきアナログ処理回路１０１に対するタ
イミング信号（ＳＨＰ，ＳＨＤ）の位相を調整する位相
調整手段１１９とを備えることで、アナログ処理回路１
０１に対する駆動クロックのタイミングの変更が必要な
場合、制御手段９２を通じて位相調整レジスタに位相調
整データを書き込み、その位相調整データに応じて位相
調整手段１１９によりタイミング調整された駆動クロッ
クをアナログ処理回路１０１に対して出力させればよ
く、ハードウェア上の変更等を要しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、イメージスキャ
ナ、デジタル複写機のスキャナ部等のライン状のＣＣＤ
固体撮像素子等の光電変換手段を用いて原稿画像を読み
取る画像読取装置に関する。

【０００２】

【従来の技術】一般に、この種の画像読取装置で用いら
れるＣＣＤ固体撮像素子等の光電変換素子から良好なる
アナログ信号を取り出すためには、適切な駆動クロック
をタイミング信号として与える必要がある。このため、
従来では、駆動クロックを発生させるタイミング発生器
（所謂、ＣＣＤ駆動用タイミング発生ＬＳＩ）は、出力
される駆動クロックの出力タイミングの修正及び変更を
可能にするため、ＲＯＭを内蔵して構成されている。こ
のようなタイミング発生器によれば、ＲＯＭに格納され
ているデータを書換えるだけで簡単に駆動クロックの出
力タイミングを修正・変更でき、プロセス的には、ＲＯ
Ｍのデータが記されているマスク（マスクプログラム）
を修正・変更するという作業で済む。

【０００３】ところが、タイミング発生器のタイミング
仕様は、ＬＳＩの開発期間が長いため、比較的開発の初
期の段階で決める必要があった。特に、ＬＳＩの製造過
程において、ＲＯＭデータが記されているマスクをプロ
セスの最初の方で使用してＲＯＭを作製するため、タイ
ミングの変更を行う場合には、予め未変更のプロセスを
流しておくことができず、殆ど全てのプロセスを通さな
ければならず、試作期間が非常に長くかかってしまう問
題がある。

【０００４】この点、製品の開発の後半で、駆動クロッ
クのタイミングを微妙に遅らせたり、進めたりする必要
が生じた場合、ディレーラインを入れる等のハードウェ
アの変更で対処することは可能ではあるが、このような
ハードウェアの変更による対応は非常に煩わしい。

【０００５】このような事情を考慮し、特開平５−９１
４２３号公報によれば、ＣＣＤ駆動用のタイミング発生
器における駆動パルスの位相調整をプロセスの最終段階
である配線形成工程で行う手法が開示されている。これ
によれば、駆動パルスの出力タイミングを変更してもマ
スク修正から行う必要がなく、注文から製品納入までの
期間を短縮し得る。

【０００６】

【発明が解決しようとする課題】ところが、ＣＣＤ駆動
クロックを調整した場合、次段のアナログ処理での駆動
クロックに影響を与える。また、光電変換素子のアナロ
グ信号の出力遅延時間は駆動クロック周波数、出力電圧
レベル等によって左右されるので、適切な出力位置でサ
ンプルホールドをする場合は、実機評価を行なう必要が
ある。また、このように実機評価後のアナログ信号をデ
ジタル化するためにＡ／Ｄ変換手段を使用するが、この
サンプリングクロックをアナログ信号の適切な位置で発
生させる必要がある。

【０００７】これらの駆動クロックなるタイミング信号
は、ＣＣＤ駆動用タイミング発生ＬＳＩと同様に、タイ
ミングＬＳＩから発生しているが、そのタイミングの仕
様は、ＬＳＩの開発期間が長いため、比較的開発の初期
の段階で決める必要があった。特に、ＬＳＩの製造過程
において、ＲＯＭデータが記されているマスクをプロセ
スの最初の方で使用してＲＯＭを作製するため、タイミ
ングの変更を行う場合には、予め未変更のプロセスを流
しておくことができず、殆ど全てのプロセスを通さなけ
ればならず、試作期間が非常に長くかかってしまう問題
がある。

【０００８】このため、製品の開発の後半で、駆動クロ
ックのタイミングを微妙に遅らせたり、進めたりする必
要が生じた場合、ディレーラインを入れる等のハードウ
ェアの変更で対処することは可能ではあるが、このよう
なハードウェアの変更による対応は非常に煩わしい。

【０００９】これは、仮に、特開平５−９１４２３号公
報方式を利用したとしても、最終的には、所定の配線層
の交差部分を選択的に接続することで、駆動パルスのタ
イミングが特定されるもので、ハードウェア上の処理操
作を要し、非常に煩わしい。また、実使用上でのタイミ
ングの変更には対処できない。

【００１０】そこで、本発明は、アナログ処理手段のア
ナログ処理に対する駆動クロックのタイミングが変更に
なっても、その位相の遅れた状態或いは位相の進んだ状
態を、ハードウェアの変更やハードウェア上での処理操
作を伴わずに行える画像読取装置を提供することを目的
とする。

【００１１】また、本発明は、Ａ／Ｄ変換手段の変換処
理に対する駆動クロックのタイミングが変更になって
も、その位相の遅れた状態或いは位相の進んだ状態を、
ハードウェアの変更やハードウェア上での処理操作を伴
わずに行える画像読取装置を提供することを目的とす
る。

【００１２】本発明は、Ａ／Ｄ変換手段での変換処理が
適切に行われているかの判断に基づきそのデジタルデー
タが良好となるようにアナログ処理やＡ／Ｄ変換処理に
対する駆動クロックを調整し得る画像読取装置を提供す
ることを目的とする。

【００１３】本発明は、アナログ処理として相関二重サ
ンプリング処理を良好に行なえ、Ｓ／Ｎの高い信号処理
が可能な画像読取装置を提供することを目的とする。

【００１４】本発明は、光電変換手段から偶数画素と奇
数画素との２系統に分けて出力させる場合の、偶数画素
と奇数画素との出力のばらつきを低減し得る画像読取装
置を提供することを目的とする。

【００１５】本発明は、Ａ／Ｄ変換手段や後段のデジタ
ル信号処理系におけるデバイス変更によりＡ／Ｄ変換手
段のデジタルデータの出力タイミングとデジタル信号処
理系のセットリングタイムやホールドタイムとの関係が
変更されても対処可能な画像読取装置を提供することを
目的とする。

【００１６】本発明は、光電変換手段から偶数画素と奇
数画素との２系統に分けて出力されるアナログ信号に対
するＤＣレベル調整手段をアナログ処理手段が有する場
合の、位相調整を容易かつ適正に行なえる画像読取装置
を提供することを目的とする。

【００１７】本発明は、光電変換手段から偶数画素と奇
数画素との２系統に分けて出力されるアナログ信号に対
するＤＣレベル調整手段をアナログ処理手段が有する場
合の、位相調整を高精度に行なえる画像読取装置を提供
することを目的とする。

【００１８】本発明は、上記目的を安価に実現し得る画
像読取装置を提供することを目的とする。

【００１９】本発明は、遅延量が積算されることにより
正確な位相調整が行えなくなってしまう不都合を回避し
得る画像読取装置を提供することを目的とする。

【００２０】本発明は、位相調整を位相の遅れ方向、進
み方向何れについても行い得る画像読取装置を提供する
ことを目的とする。

【００２１】

【課題を解決するための手段】請求項１記載の発明は、
光像を受光して受光量に応じたアナログ信号を出力する
ライン状の光電変換手段と、原稿画像を露光してその原
稿画像に応じた光像を前記光電変換手段へ導く光学系
と、前記光電変換手段から出力されるアナログ信号をア
ナログ処理するアナログ処理手段と、このアナログ処理
手段によるアナログ処理のタイミング信号を発生させる
タイミング信号発生手段と、前記アナログ処理手段によ
り処理されたアナログ信号をデジタル信号に変換するＡ
／Ｄ変換手段と、前記タイミング信号発生手段にバス接
続された制御手段とを備えた画像読取装置において、前
記タイミング信号発生手段は、前記制御手段に基づき位
相調整データが書き込まれる位相調整レジスタと、この
位相調整レジスタに書き込まれた位相調整データに基づ
き前記アナログ処理手段のアナログ処理に対するタイミ
ング信号の位相を調整する位相調整手段とを備える。

【００２２】従って、アナログ処理手段のアナログ処理
に対する駆動クロックのタイミングの変更が必要な場
合、制御手段を通じてタイミング信号発生手段中の位相
調整レジスタに位相調整データを書き込むだけで、ハー
ドウェア上の変更等を要せず、位相調整によりタイミン
グを変更し得る。

【００２３】請求項２記載の発明は、光像を受光して受
光量に応じたアナログ信号を出力するライン状の光電変
換手段と、原稿画像を露光してその原稿画像に応じた光
像を前記光電変換手段へ導く光学系と、前記光電変換手
段から出力されるアナログ信号をアナログ処理するアナ
ログ処理手段と、このアナログ処理手段によるアナログ
処理のタイミング信号を発生させるタイミング信号発生
手段と、前記アナログ処理手段により処理されたアナロ
グ信号をデジタル信号に変換するＡ／Ｄ変換手段と、前
記タイミング信号発生手段にバス接続された制御手段と
を備えた画像読取装置において、前記制御手段にバス接
続されて前記Ａ／Ｄ変換手段から出力されたデジタルデ
ータを検出して保存するデジタル検出手段を備え、前記
タイミング信号発生手段は、前記デジタル検出手段に保
存されたデジタルデータの状態に応じて前記制御手段に
より決定された位相調整データに基づき前記アナログ処
理手段のアナログ処理に対するタイミング信号の位相を
調整する位相調整手段を備える。

【００２４】従って、光電変換手段により実際に読み取
って得られた読取データをアナログ処理した後、Ａ／Ｄ
変換手段でデジタル信号に変換し、このデジタル信号を
検出することでアナログ処理手段のアナログ処理が適切
に行なわれたかを判断し、デジタルデータが良好となる
ようにアナログ処理に対するタイミング信号の位相を調
整するので、適正な駆動クロックによるアナログ処理の
下に画像読取りを行える。

【００２５】請求項３記載の発明は、請求項１又は２記
載の画像読取装置において、前記アナログ処理手段によ
るアナログ処理が相関二重サンプリング処理である。

【００２６】従って、光電変換手段出力のフィードスル
ー部にサンプルホールドパルスを位相調整して正確に入
れられるので、相関二重サンプリング処理（ＣＤＳ＝画
素クランプ）を良好に行なえ、Ｓ／Ｎの高い信号処理が
可能となる。

【００２７】請求項４記載の発明は、請求項１又は２記
載の画像読取装置において、前記アナログ処理手段によ
るアナログ処理が前記光電変換手段から２系統に出力さ
れる偶数画素と奇数画素とのアナログ信号の合成処理で
ある。

【００２８】従って、アナログ処理での偶数画素、奇数
画素のマルチプレクサの合成切換クロックを位相調整す
ることで正確な切換位置を実現でき、２系統に分けて出
力される偶数画素、奇数画素の出力のばらつきを低減で
きる。

【００２９】請求項５記載の発明は、光像を受光して受
光量に応じたアナログ信号を出力するライン状の光電変
換手段と、原稿画像を露光してその原稿画像に応じた光
像を前記光電変換手段へ導く光学系と、前記光電変換手
段から出力されるアナログ信号をアナログ処理するアナ
ログ処理手段と、このアナログ処理手段により処理され
たアナログ信号をデジタル信号に変換するＡ／Ｄ変換手
段と、このＡ／Ｄ変換手段の変換処理のタイミング信号
を発生させるタイミング信号発生手段と、このタイミン
グ信号発生手段にバス接続された制御手段とを備えた画
像読取装置において、前記タイミング信号発生手段は、
前記制御手段に基づき位相調整データが書き込まれる位
相調整レジスタと、この位相調整レジスタに書き込まれ
た位相調整データに基づき前記Ａ／Ｄ変換手段の変換処
理に対するタイミング信号の位相を調整する位相調整手
段とを備える。

【００３０】従って、Ａ／Ｄ変換手段の変換処理に対す
る駆動クロックのタイミングの変更が必要な場合、制御
手段を通じてタイミング信号発生手段中の位相調整レジ
スタに位相調整データを書き込むだけで、ハードウェア
上の変更等を要せず、位相調整によりタイミングを変更
し得る。ＥＭＩ規制として、放射ノイズ低減のため光電
変換手段駆動クロックやアナログ処理用の駆動クロッ
ク、さらには、Ａ／Ｄ変換処理用のクロックにフィルタ
やダンピング抵抗の挿入や定数変更により、クロック波
形をなまらせて対応することも可能であるが、この場合
には、クロックの立上がりや立下りにディレーが発生
し、信号出力に遅れが生じたりしてしまい、結果的に、
フィルタやダンピング抵抗の挿入や定数変更は画像デー
タに影響を与えないレベルで調整するしかないが、特に
本発明によれば、ディレーが生じてもＡ／Ｄ変換処理の
タイミングに関する位相調整手段があるので、良好なる
タイミングで信号出力をサンプリングすることができ、
ＥＭＩ対策による悪影響をも防止できる。つまり、位相
調整手段により放射ノイズレベルを大きく低下させるこ
とができる。

【００３１】請求項６記載の発明は、光像を受光して受
光量に応じたアナログ信号を出力するライン状の光電変
換手段と、原稿画像を露光してその原稿画像に応じた光
像を前記光電変換手段へ導く光学系と、前記光電変換手
段から出力されるアナログ信号をアナログ処理するアナ
ログ処理手段と、このアナログ処理手段により処理され
たアナログ信号をデジタル信号に変換するＡ／Ｄ変換手
段と、このＡ／Ｄ変換手段の変換処理のタイミング信号
を発生させるタイミング信号発生手段と、このタイミン
グ信号発生手段にバス接続された制御手段とを備えた画
像読取装置において、前記制御手段にバス接続されて前
記Ａ／Ｄ変換手段から出力されたデジタルデータを検出
して保存するデジタル検出手段を備え、前記タイミング
信号発生手段は、前記デジタル検出手段に保存されたデ
ジタルデータの状態に応じて前記制御手段により決定さ
れた位相調整データに基づき前記Ａ／Ｄ変換手段の変換
処理に対するタイミング信号の位相を調整する位相調整
手段を備える。

【００３２】従って、光電変換手段により実際に読み取
って得られた読取データをアナログ処理した後、Ａ／Ｄ
変換手段でデジタル信号に変換し、このデジタル信号を
検出することでＡ／Ｄ変換処理が適切に行なわれたかを
判断し、デジタルデータが良好となるようにＡ／Ｄ変換
処理に対するタイミング信号の位相を調整するので、適
正な駆動クロックによるＡ／Ｄ変換処理の下に画像読取
りを行える。

【００３３】請求項７記載の発明は、請求項４又は５記
載の画像読取装置において、前記Ａ／Ｄ変換手段による
変換処理用のタイミング信号と前記Ａ／Ｄ変換手段以降
のデジタル信号処理系へ入力される画像データのラッチ
クロックとを同位相で調整するモードと別々に調整する
モードとを選択する調整モード選択手段を有する。

【００３４】従って、Ａ／Ｄ変換手段や後段のデジタル
信号処理系におけるデバイス変更によりＡ／Ｄ変換手段
のデジタルデータの出力タイミングとデジタル信号処理
系のセットリングタイムやホールドタイムとの関係が変
更されても対処可能となる。この結果、デバイスの選択
肢が広がり、コストダウンを図れる。

【００３５】請求項８記載の発明は、光像を受光して受
光量に応じたアナログ信号を出力するライン状の光電変
換手段と、原稿画像を露光してその原稿画像に応じた光
像を前記光電変換手段へ導く光学系と、前記光電変換手
段から２系統に出力される偶数・奇数別のアナログ信号
の直流レベルを調整するＤＣレベル調整手段を有してア
ナログ処理するアナログ処理手段と、このアナログ処理
手段により処理されたアナログ信号をデジタル信号に変
換するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段の変換処
理のタイミング信号を発生させるタイミング信号発生手
段と、前記タイミング信号発生手段にバス接続された制
御手段とを備えた画像読取装置において、前記タイミン
グ信号発生手段は、前記ＤＣレベル調整手段による直流
レベルの調整後に前記制御手段に基づき位相調整データ
が書き込まれる位相調整レジスタと、この位相調整レジ
スタに書き込まれた位相調整データに基づき前記Ａ／Ｄ
変換手段の変換処理に対するタイミング信号の位相を調
整する位相調整手段とを備える。

【００３６】従って、請求項５記載の発明に加えて、ア
ナログ処理手段が有する光電変換手段の偶数画素と奇数
画素との直流レベルの調整機能により、位相調整する場
合に偶数画素と奇数画素とのレベルに差を付けること
で、画素位置とＡ／Ｄ変換のサンプリング位置とをオシ
ロスコープ等の目視による確認が容易となる。

【００３７】請求項９記載の発明は、光像を受光して受
光量に応じたアナログ信号を出力するライン状の光電変
換手段と、原稿画像を露光してその原稿画像に応じた光
像を前記光電変換手段へ導く光学系と、前記光電変換手
段から２系統に出力される偶数・奇数別のアナログ信号
の直流レベルを調整するＤＣレベル調整手段を有してア
ナログ処理するアナログ処理手段と、このアナログ処理
手段により処理されたアナログ信号をデジタル信号に変
換するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段の変換処
理のタイミング信号を発生させるタイミング信号発生手
段と、このタイミング信号発生手段にバス接続された制
御手段とを備えた画像読取装置において、前記制御手段
にバス接続されて前記Ａ／Ｄ変換手段から出力されたデ
ジタルデータを検出して保存するデジタル検出手段を備
え、前記タイミング信号発生手段は、前記ＤＣレベル調
整手段による直流レベルの調整後に前記デジタル検出手
段に保存されたデジタルデータの状態に応じて前記制御
手段により決定された位相調整データに基づき前記Ａ／
Ｄ変換手段の変換処理に対するタイミング信号の位相を
調整する位相調整手段を備える。

【００３８】従って、請求項６記載の発明に加えて、ア
ナログ処理手段が有する光電変換手段の偶数画素と奇数
画素との直流レベルの調整機能により、位相調整する場
合に偶数画素と奇数画素とのレベルに差を付けることで
適正位置でサンプリングできれば、その差と同じデータ
値を取ることができるが、例えば、偶数画素と奇数画素
との変化点などでは直流レベル調整で与えた差ほどには
偶数画素と奇数画素との差がデータとして取ることがで
きず、適正な位置でサンプリングできないこともある
が、本発明においては、偶数画素と奇数画素との直流レ
ベルに差を付けることで位相精度を高くできる。

【００３９】請求項１０記載の発明は、請求項１ないし
９の何れか一に記載の画像読取装置において、前記位相
調整手段は、その位相調整のステップが画像クロック周
波数の１／整数なる周期を１クロック周期として設定さ
れている。

【００４０】従って、遅延量が積算して正確な位相調整
ができなくなるような不都合が回避される。ここに、画
像クロック周波数の１／整数なる周期を１クロック周期
とするステップは、ＰＬＬ回路の逓倍回路を用いること
により簡単に実現できる。

【００４１】請求項１１記載の発明は、請求項２，６又
は９記載の画像読取装置において、前記デジタル検出手
段は、シェーディング補正手段であり、そのシェーディ
ング補正用メモリをデジタルデータの保存に共用する。

【００４２】従って、デジタル検出手段がシェーディン
グ補正手段を利用しており、シェーディング補正用メモ
リも活用しているので、位相調整のために専用の処理、
メモリを要せず、低コストにて実現できる。

【００４３】請求項１２記載の発明は、請求項１ないし
１１の何れか一に記載の画像読取装置において、前記位
相調整手段は、その位相調整幅が位相調整されるタイミ
ング信号の１周期分に渡って設定されている。

【００４４】従って、１周期分の位相調整が可能なた
め、遅れ方向の位相調整だけでなく進み方向の位相調整
も行える。

【００４５】

【発明の実施の形態】本発明の第一の実施の形態を図１
ないし図１４に基づいて説明する。まず、図１に基づい
て本実施の形態が適用されるデジタル複写機１の概略構
成について説明する。このデジタル複写機は、原稿から
画像を読み取る画像読取装置であるスキャナ部２と、印
刷用紙に画像を形成するプリンタ部３とを有する。

【００４６】このプリンタ部３は、内部上方に配置され
たドラム状の感光体４の周囲に、トナークリーナ５、帯
電チャージャ６、レーザスキャナ７、４個の現像器８、
転写ベルト９等が配置されており、この転写ベルト９や
定着器１０が用紙搬送路１１に配置されることにより電
子写真機構１２が形成されている。

【００４７】また、この電子写真機構１２に用紙搬送路
１１で連通する位置には、サイズや方向が相違する印刷
用紙を供給する複数の給紙カセット１３や手差トレイ１
４が設けられており、これらの手差トレイ１４や給紙カ
セット１３にセットされた印刷用紙を駆動制御機構（図
示せず）が電子写真機構１２に供給する。なお、本実施
の形態のプリンタ部３は、電子写真機構１２により印刷
用紙にフルカラーで画像を形成するので、４個の現像器
８の各々には、ＹＭＣＢｋ（Yellow，Magenta，Cyanid
e，Black）のカラートナー（図示せず）が個々に収納さ
れている。

【００４８】また、スキャナ部２は、本体ハウジング１
５の上面にコンタクトガラス１６が設けられており、こ
のコンタクトガラス１６の上面に読取原稿（図示せず）
が載置される。そして、このコンタクトガラス１６に対
向する位置に第１の走査ユニット１７が移動自在に支持
されており、この第１の走査ユニット１７と対向する位
置に第２の走査ユニット１８が移動自在に支持されてい
る。ここで、第１の走査ユニット１７は、ハロゲンラン
プ１９と反射面が４５度に傾斜した反射ミラー２０とで
形成されており、第２の走査ユニット１８は、各々４５
度に傾斜して内角９０度で対向する一対の反射ミラー２
１，２２で形成されている。

【００４９】そして、この第２の走査ユニット１８の反
射ミラー２２と対向する位置には、結像光学系２３を介
して３ラインＣＣＤ２４が固定的に配置されており、こ
の３ラインＣＣＤ２４には、ＣＣＤアレイからなりＢ光
とＧ光とＲ光とを各々読み取るＢラインとＧラインとＲ
ライン（何れも図示せず）とが、数ラインの間隔で連設
されている。

【００５０】ここで、第１・第２の走査ユニット１７，
１８の走査速度は２：１に設定されているので、コンタ
クトガラス１６から第１・第２の走査ユニット１７，１
８を介して３ラインＣＣＤ２４まで連通する結像光路の
光路長は、第１・第２の走査ユニット１７，１８が移動
しても一定である。そして、このような一定長の結像光
路により、コンタクトガラス１６に載置されてハロゲン
ランプ１９により照明された読取原稿の反射光を、３ラ
インＣＣＤ２４が画像データに光電変換する。

【００５１】また、本体ハウジング１５の上面でコンタ
クトガラス１６より手前には操作パネル２５が設けられ
ている。この操作パネル２５には、外観的には図２に示
すように、１個のタッチパネル２６と各種キー２７〜３
６とが設けられている。

【００５２】より詳細には、この操作パネル２５には、
複写動作に関連した基本的な各種キーとして、数値を入
力操作するテンキー２７、モード初期化や予熱開始を入
力操作するクリア／予熱キー２８、割込動作の開始を入
力操作する割込キー２９、画質調整を入力操作する画質
調整キー３０、モード登録やモード呼出の開始を入力操
作するプログラムキー３１、複写開始を入力操作するス
タートキー３２、データ初期化や動作中止を入力操作す
るクリア／ストップキー３３、画像データのエリア加工
の開始を入力操作するエリア加工キー３４、手差両面モ
ードのモード設定を入力操作する手差両面キー３５、タ
ッチパネル２６の輝度を調節する調光キー３６等が設け
られている。

【００５３】そして、上述のような各種キー２７〜３６
によりキーボード３７が１個のユニットとして形成され
ており、このキーボード３７にタッチパネル２６を組み
込むことにより操作パネル２５が形成されている。

【００５４】さらに、タッチパネル２６の周囲には、図
３に示すように、その画像表示に関連した各種キーとし
て、画像読取の開始を入力操作する読取キー３８、画像
データの全体表示を入力操作する全体キー３９、画像表
示の倍率が約１５０，２００，３００（％）として入力
操作される３個の拡大キー４０、表示画面の移動を入力
操作する画面移動キー４１、カーソルの移動を入力操作
するカーソルキー４２、カーソルを指定点にプロットす
ることを入力操作する点指定キー４３、指定点による加
工エリアの設定を入力操作する閉じるキー４４、最後の
指定点の消去を入力操作するクリアキー４５、全部の指
定点の消去を入力操作するオールクリアキー４６等が設
けられている。

【００５５】ここで、本実施の形態のデジタル複写機１
の電気的なブロック構造を図４に基づいて説明する。ス
キャナ部２とプリンタ部３との各々が、各種制御を実行
するシステム制御ユニット４７と、画像データを加工処
理する画像処理ユニット４８とに各々接続されている。
そして、システム制御ユニット４７には、各種コマンド
を通信するシリアル通信ドライバ４９を介してＣＰＵ５
０が接続されており、画像処理ユニット４８には、画像
データを通信するデータバッファ５１、画像データの転
送をスケジューリングするＦＩＦＯ（First In First O
ut）のラインバッファ５２、画像データを蓄積するＤＲ
ＡＭ（Dynamic RAM）５３が順次接続されている。

【００５６】ここで、ＣＰＵ５０には、ＤＭＡＣ（Dire
ct Memory Access Controller）が内蔵されており、こ
のＤＭＡＣがＤＲＡＭ５３に接続されている。さらに、
ＣＰＵ５０には、タッチパネル２６の表示を制御するＬ
ＣＤコントローラ５４とキーボード３７等とが接続され
ており、制御プログラムなどを記憶したＲＯＭ５５及び
ＳＲＡＭ（Static RAM）５６も接続されている。そし
て、ＬＣＤコントローラ５４には、画像データが展開さ
れるＶＲＡＭ（Video RAM）５７が接続されており、こ
のＶＲＡＭ５７にＬＣＤコントローラ５４を介してＤＲ
ＡＭ５３が接続されている。

【００５７】なお、タッチパネル２６は、ＥＬ（Electr
o Luminescence）等のバックライト（図示せず）とドッ
トマトリクスのＬＣＤモジュール５８とアナログのスイ
ッチプレート５９とを順次積層した構造となっている。
ＬＣＤモジュール５８により操作キーとして表示された
メニューをスイッチプレート５９により入力操作でき、
ディスプレイエディタとしても機能する。

【００５８】さらに、操作パネル２５の電気的なブロッ
ク構造を図５に基づいて説明する。まず、ＲＯＭ６０ａ
とＲＡＭ６１とが直結されたＬＣＤコントローラ５４
に、タッチパネル２６のＬＣＤモジュール５８とスイッ
チプレート５９とキーボード３７とが接続されている。
なお、このキーボード３７のキー２７〜３６の一部に
は、ＬＥＤが内蔵されているので、キーボード３７には
ＬＥＤドライバ６２が接続されている。

【００５９】そして、ＬＣＤコントローラ５４には、ア
ドレスラッチ６３が接続されており、このアドレスラッ
チ６３とＬＣＤコントローラ５４とは、ＣＰＵ６４に接
続されている。このＣＰＵ６４には光トランシーバ６５
が接続されており、この光トランシーバ６５は、外部装
置（図示せず）と各種データを光線でシリアル通信す
る。さらに、アドレスラッチ６３にはアドレスデコーダ
６６が接続されており、このアドレスデコーダ６６は、
ＬＣＤコントローラ５４とＬＥＤドライバ６２とＲＯＭ
６０ｂに直結されると共に、ＣＰＵ６４にシステムリセ
ット６７を介して接続されている。

【００６０】さらに、タッチパネル２６のスイッチプレ
ート５９は、図６に示すように、Ｘ方向の両端部に透明
電極が形成された透明基板６８と、Ｙ方向の両端部に透
明電極が形成された透明基板６９とを積層した構造とな
っている。そしてこのスイッチプレート５９に接続され
た座標検出回路７０は、アナログスイッチ７１やプルア
ップ抵抗７２や各種ゲート７３〜８０やＡ／Ｄ変換手段
８１及びコントローラ８２により形成されている。

【００６１】なお、このような座標検出回路７０による
タッチパネル２６の操作位置の座標検出は、透明基板６
８，６９の電位Ｘ１，Ｙ１，Ｘ２，Ｙ２とに従って下記
の表１のような条件の演算処理で実行される。

【００６２】

【表１】

【００６３】このような基本構成において、本実施の形
態のデジタル複写機１により読取原稿の画像を複写する
場合は、読取原稿がスキャナ部２により読取走査されて
ＲＧＢの画像データが出力され、このＲＧＢの画像デー
タから生成されたＹＭＣＢｋの画像データがプリンタ部
３により印刷用紙に印刷される。このような画像複写を
実行する場合は、タッチパネル２６の手動操作によりス
キャナ部２やプリンタ部３等に各種情報が設定され、こ
の設定情報に対応してスキャナ部２やプリンタ部３が動
作する。

【００６４】ここで、タッチパネル２６の表示画面の具
体例を図７及び図８に示す。複写動作の基本画面には、
図７に示すように、カラーモード、自動濃度、マニュア
ル濃度、画質モード、自動用紙選択、用紙トレイ、用紙
自動変倍、等倍、ソート、スタック等のモード選択のメ
ニューが表示され、さらに、クリエイト、カラー加工、
移動／ブック加工、変倍等のサブ画面選択のメニューも
表示される。図８は、手差両面モードに設定された場合
の画面例を示す。

【００６５】次に、３ラインＣＣＤ２４により光電変換
されて得られる画像データを処理するスキャナＩＰＵ
（Ｉmage Ｐrocessing Ｕnit）９１関連のハードウェア
構成をその作用とともに図９を参照して説明する。この
スキャナＩＰＵ９１の制御部上の制御手段であるＣＰＵ
９２は、ＲＯＭ９３に格納されたプログラムを実行し、
ＲＡＭ９４にデータ等を書き込むことで、スキャナＩＰ
Ｕ９１の全体を制御する。このＣＰＵ９２はデジタル複
写機１の全体に対するシステム制御ユニット４７側とシ
リアル通信により接続されており、コマンド及びデータ
の送受信により指令された動作を実行する。さらに、シ
ステム制御ユニット４７は操作パネル２５とシリアル通
信により接続されており、ユーザからのキー入力指示に
より動作モード等を設定する。

【００６６】また、ＣＰＵ９２にはＩ／Ｏ（原稿検知セ
ンサ、ホームポジションセンサ、原稿圧板開閉センサ、
冷却ファン等）９５が接続されており、Ｉ／Ｏ９５の検
知及びオン／オフの制御がなされる。モータドライバ９
６は、ＣＰＵ９２からのＰＷＭ出力によりドライブされ
ることで励磁パルスシーケンスを発生し、第１，２の走
査ユニット１７，１８をスキャニング駆動させるパルス
モータ９７を駆動する。ハロゲンランプ１９を点灯させ
るランプレギュレータ９８もＣＰＵ９２に接続されてい
る。

【００６７】また、スキャナＩＰＵ９１上には３ライン
ＣＣＤ２４から出力される画像データを順次処理する各
種の処理回路等が設けられている。まず、３ラインＣＣ
Ｄ２４はスキャナＩＰＵ９１の制御部上のタイミング回
路（タイミング信号発生手段）９９によってタイミング
信号として各駆動クロックが与えられており、所定タイ
ミングで各ＲＧＢのodd （偶数画素）、even（奇数画
素）のアナログ信号をエミッタフォロワ回路１００_R ，
１００_G ，１００_B に出力する。これらのエミッタフォ
ロワ回路１００_R ，１００_G ，１００_B からアナログ処
理手段を構成するアナログ処理回路１０１_R ，１０１
_G ，１０１_B へ入力されたアナログ信号は、アナログ処
理として減算法ＣＤＳ（相関二重サンプリング）法によ
るサンプリング処理を受け、３ラインＣＣＤ２４のオプ
ティカルブラック部でラインクランプを実施し、odd、e
ven 間の出力差を補正することで、各々の系統毎のアン
プゲインの調整を行う。ゲイン調整後は、odd、even の
２系統がマルチプレクサにより時系列的に合成されて１
系統のアナログ信号となり、最終的に、ＤＣレベルのオ
フセット調整を受けた後、Ａ／Ｄコンバータ（Ａ／Ｄ変
換手段）１０２_R ，１０２_G ，１０２_B に入力される。

【００６８】Ａ／Ｄコンバータ１０２_R ，１０２_G ，１
０２_B に入力されたアナログ信号は、デジタル信号に変
換された後、シェーディング補正回路（シェーディング
補正手段）１０３に入力されてシェーディング補正処理
を受ける。即ち、照明系の光量不均一や３ラインＣＣＤ
２４の画素出力（感度）のばらつきがシェーディング補
正処理により補正される。シェーディング補正回路１０
３によりシェーディング補正された画像データ（デジタ
ルデータ）のうち、Ｇ，Ｒ用の画像データはライン間補
正メモリ１０４_G ，１０４_R へ入力されて、３ラインＣ
ＣＤ２４上におけるＲＧＢ用のライン間のライン数分だ
け遅延させることでライン上の位置合わせを行わせる処
理を行い、ドット補正回路１０５へ入力される。ドット
補正回路１０５では、ライン間補正メモリ１０４_G ，１
０４_R から出力されたＧ，Ｒ用の画像データとシェーデ
ィング補正回路１０３から出力されたＢ用の画像データ
に関して、１ライン以内のドットずれの補正処理が行わ
れる。次いで、スキャナγ補正回路１０６では反射率リ
ニアデータをルックアップテーブル方式により補正す
る。スキャナγ補正回路１０６により補正されたデジタ
ルデータは、自動原稿色判定回路１０７と自動画像分離
回路１０８とディレーメモリ１０９とを介してＲＧＢフ
ィルタ・色変換処理・変倍処理・クリエイト回路１１
０、プリンタγ補正、書込処理回路１１１に入力され
る。

【００６９】自動原稿色判定回路１０７では、ＡＣＳ
（有彩／無彩判定）処理を行う。このＡＣＳ処理では、
黒／灰色の判定が行われる。自動画像分離回路１０８で
は、像域分離処理として、エッジ判定（白画素と黒画素
の連続性により判定）、網点判定（画像中の山／谷ピー
ク画素の繰返しパターンにより判定）、写真判定（文字
・網点外で画像データのある場合）を行うことで、文字
及び印刷部（網点部）、写真部の領域を判定してＣＰＵ
９２に伝え、後段のＲＧＢフィルタ・色変換、プリンタ
γ補正、ＹＭＣＢｋフィルタ、階調処理でパラメータや
係数の切換えに使用される。

【００７０】ＲＧＢフィルタでは、ＲＧＢのＭＴＦ補
正、平滑化、エッジ強調、スルー等のフィルタ係数を、
先の領域判定結果に応じて切換え設定する。色変換処理
では、ＲＧＢのデジタルデータから、ＹＭＣＢｋ変換、
ＵＣＲ、ＵＣＡ処理を行う。変倍処理回路では、画像デ
ータの主走査方向に対して拡大／縮小処理を行う。ＲＧ
Ｂフィルタ・色変換処理・変倍処理・クリエイト回路１
１０に対しては画像表示部１１２が接続されており、拡
大／縮小処理後のデジタルデータの表示が可能とされて
いる。クリエイト回路では、クリエイト編集、カラー加
工を行う。クリエイト編集では、斜体、ミラー、影付
け、中抜き処理等を行い、カラー加工ではカラー変換、
指定色消去、アンダーカラー処理等を行う。プリンタγ
補正、書込処理回路１１１では、先の領域判定結果に基
づいてプリンタγ変換とフィルタ係数の設定を行う。階
調処理では、ディザ処理を行い、ビデオコントロールで
は書込タイミング設定や画像領域、白抜き領域の設定や
グレースケールやカラーパッチ等のテストパターン発生
を行うことができ、最終画像データを書き込み処理でレ
ーザスキャナ７中のレーザダイオードへ出力できるよう
に処理する。

【００７１】このような各機能処理は、ＣＰＵ９２に接
続されておりＲＯＭ９３に格納されたプログラムにより
各処理の設定と動作とをシステム制御ユニット４７の指
示により実行される。

【００７２】ここで、アナログ処理回路１０１_R ，１０
１_G ，１０１_B の駆動に関して説明する。アナログ処理
回路１０１_R ，１０１_G ，１０１_B に対してタイミング
回路９９からは、図１０に示すように、ＳＨＰ信号（Ｐ相サンプルホールドパルス）ＳＨＤ信号（Ｄ相サンプルホールドパルス）ＳＨＤＥ２信号（Ｄ相サンプルホールドパルス２段目）ＭＰＸ信号（ＭＰＸパルス）なる駆動クロック（タイミング信号）が出力されるよう
に設定されている。この他、タイミング回路９９は３ラ
インＣＣＤ２４、Ａ／Ｄコンバータ１０２_R ，１０２
_G ，１０２_B 、シェーディング補正回路１０３等に対し
ても、ＡＤＣ、シェーディング補正用の各種の駆動クロ
ックも出力している。なお、３ラインＣＣＤ２４は駆動
クロックに基づき、図１１のタイムチャートに示すよう
なタイミング波形にてＲＧＢ各々につきodd ，even別の
アナログ信号を出力する。

【００７３】このような基本構成の下、本実施の形態で
は、アナログ処理回路１０１_R ，１０１_G ，１０１_B の
アナログ処理（ここでは、ＣＤＳ実行時）に対する位相
調整クロックを上記各信号中のＳＨＰ信号、ＳＨＤ信号
とするものとする。本実施の形態のタイミング回路９９
は図１０に示すように構成されている。まず、ＣＰＵ９
２等に対してアドレスバス／データバス等のバスライン
１１３を介して接続されたバスＩ／Ｆ（インタフェー
ス）１１４を有しており、ＣＰＵ９２にこのバスＩ／Ｆ
１１４を介して接続されたレジスタ・設定部・コントロ
ール回路１１５が設けられている。また、タイミング回
路９９は発振器１１６から入力される発振出力を基本ク
ロックとし、その周波数をスキャナ画像ＣＬＫ（画像ク
ロック）の周波数とするものであり、タイミング回路９
９からの発振出力が入力されるＰＬＬ回路１１７が設け
られている。このＰＬＬ回路１１７は４逓倍回路（図示
せず）を有しており、画像クロックを４逓倍したクロッ
クである４逓倍ＣＬＫを生成・出力する機能を有してい
る。また、レジスタ・設定部・コントロール回路１１５
からのコントロール信号に基づきアナログ処理回路１０
１_R ，１０１_G ，１０１_B に対して位相調整回路（位相
調整手段）１１９を介して前述した各タイミング信号を
出力するアナログ処理クロック発生論理回路１１８が設
けられている。この位相調整回路６１にはスキャナ画像
ＣＬＫと４逓倍ＣＬＫとがともに入力されている。

【００７４】ここで、レジスタ・設定部・コントロール
回路１１５はＣＰＵ９２によってＳＨＰ信号、ＳＨＤ信
号に関する位相調整のための位相調整データが書き込ま
れる位相調整レジスタ１２０（図１２参照）を備えてい
る。この位相調整レジスタ１２０はＤ７〜Ｄ０の８ビッ
ト構成のもので、下位側のＤ０〜Ｄ２の３ビット分にＳ
ＨＰ信号用の位相調整データＳＨＰ０，ＳＨＰ１，ＳＨ
Ｐ２が割当てられ、上位側のＤ４〜Ｄ６の３ビット分に
ＳＨＤ信号用の位相調整データＳＨＤ０，ＳＨＤ１，Ｓ
ＨＤ２が割当てられている。特に、本実施の形態では、
４逓倍ＣＬＫを使用しているので、これらのタイミング
信号の位相調整は、スキャナ画像ＣＬＫの１クロック周
期内において８パターンの設定が可能とされている。逆
にいえば、ＰＬＬ回路１１７の逓倍回路の逓倍数を変更
（例えば、８逓倍、１６逓倍等）することにより、位相
調整の分解能ビット数も変更し得ることを意味する。

【００７５】このような構成において、アナログ処理回
路１０１_R ，１０１_G ，１０１_B に対する駆動クロック
の位相調整の指示はＣＰＵ９２よりバスライン１１３を
介してタイミング回路９９のバスＩ／Ｆ１１４を通して
位相調整レジスタ１２０に位相調整データを書き込むこ
とで行われる。レジスタ・設定部・コントロール回路１
１５からはその位相調整レジスタ１２０中に書き込まれ
たＳＨＰ信号、ＳＨＤ信号用の位相調整データに基づく
コントロール信号がアナログ処理クロック発生論理回路
１１８に出力され、位相調整回路１１９では位相調整デ
ータに基づくコントロール信号と４逓倍ＣＬＫとに応じ
て位相調整されたＳＨＰ信号、ＳＨＤ信号がアナログ処
理回路１０１_R ，１０１_G ，１０１_B に対して出力され
る。アナログ処理回路１０１_R ，１０１_G ，１０１_B で
は位相調整されたＳＨＰ信号、ＳＨＤ信号に基づきＣＤ
Ｓ実行時の動作タイミングが制御される。

【００７６】ここに、ＳＨＰ信号用の位相調整データ
は、シフト０なる初期値としてはｘ０ｈに設定され、以
下、位相調整データとしてシフト１（１パルスの遅れ）
に相当する設定値ｘ１ｈ、シフト２（２パルスの遅れ）
に相当する設定値ｘ２ｈ、〜、シフト７（７パルスの遅
れ＝１パルスの進み）に相当する設定値ｘ７ｈが用意さ
れており、位相調整データを変更した場合にＳＨＰ信号
のタイミングが変更される様子を図１３のタイムチャー
トに示す。ＳＨＤ信号用の位相調整データも同様に、シ
フト０なる初期値としてはｘ０ｈに設定され、以下、位
相調整データとしてシフト１（１パルスの遅れ）に相当
する設定値ｘ１ｈ、シフト２（２パルスの遅れ）に相当
する設定値ｘ２ｈ、〜、シフト７（７パルスの遅れ＝１
パルスの進み）に相当する設定値ｘ７ｈが用意されてお
り、位相調整データを変更した場合にＳＨＤ信号のタイ
ミングが変更される様子を図１４のタイムチャートに示
す。

【００７７】従って、本実施の形態によれば、アナログ
処理回路１０１_R ，１０１_G ，１０１_B に対するＳＨＰ
信号、ＳＨＤ信号のタイミングの変更が必要な場合、Ｃ
ＰＵ９２を通じて位相調整レジスタ１２０に位相調整デ
ータを書き込み、その位相調整データに応じて位相調整
回路１１９によりタイミング調整されたＳＨＰ信号、Ｓ
ＨＤ信号をアナログ処理回路１０１_R ，１０１_G ，１０
１_B に対して出力させればよく、ハードウェア上の変更
等を要せず、位相調整によりタイミングを変更すること
ができる。また、本実施の形態では、ＳＨＰ信号、ＳＨ
Ｄ信号に関する位相調整のステップがスキャナ画像ＣＬ
Ｋの周波数の１／４なる周期を１クロック周期として設
定され、３ビット＝８パターン分の位相調整データの設
定が可能とされているので、アナログ処理回路１０１
_R ，１０１_G ，１０１_B における遅延量が積算して正確
な位相調整ができなくなるような不都合も回避すること
ができる。さらには、ＳＨＰ信号、ＳＨＤ信号に関する
位相調整の位相調整幅が位相調整されるタイミング信号
（スキャナ画像ＣＬＫ）の１周期分に渡って設定されて
おり、１周期分の位相調整が可能なため、遅れ方向の位
相調整だけでなく進み方向の位相調整も行うことができ
る。

【００７８】ところで、ＣＰＵ９２による制御の下に行
われる位相調整レジスタ１２０への位相調整データの設
定は、電源投入に伴うＣＰＵ９２のソフトウェア実行の
初期設定時に行われる。この場合には、位相調整の変更
のためにソフトウェアの変更が必要となるが、ハードウ
ェアの変更は要しない。もっとも、ソフトウェアを変更
せずに位相調整を行わせることも可能であり、この場合
にはスキャナＩＰＵ９１の制御部上のディップスイッチ
の切換えや操作パネル２５上のＳＰモード（特殊モー
ド）から変更することができるように構成してもよい。
操作パネル２５からの変更の場合には、操作パネル２５
から入力された位相調整データはシステム制御ユニット
４７を介してスキャナＩＰＵ９１の制御部のＣＰＵ９２
へシリアル通信データとして送信させることにより、位
相調整が行われる。

【００７９】本発明の第二の実施の形態を図１０、図１
５及び図１６に基づいて説明する。本実施の形態では、
バスライン１１３を介してＣＰＵ９２に接続されたシェ
ーディング補正回路１０３をＳＨＰ，ＳＨＤ位相調整モ
ード時にはデジタル値検出回路（デジタル検出手段）と
して兼用させるように構成されている。ＳＨＰ，ＳＨＤ
位相調整モードは操作パネル２５上のＳＰモードにおい
てＳＨＰ，ＳＨＤ位相調整キー（図示せず）を押下する
ことにより設定される。ここに、シェーディング補正回
路１０３はシェーディング補正処理を行うためのシェー
ディング演算回路１２１、白メモリ１２２、黒メモリ１
２３の他に、レジスタ・設定部・コントロール回路１２
４が設けられ、バスＩ／Ｆ１２５、バスライン１１３を
介してＣＰＵ９２に接続されている。そして、ＳＨＰ，
ＳＨＤ位相調整モードに設定された場合、ＣＰＵ９２は
シェーディング補正回路１０３に対してバスＩ／Ｆ１２
５を介してレジスタ・設定部・コントロール回路１２４
にＳＨＰ，ＳＨＤ位相調整モードに移行したことを通知
する。これにより、通常のシェーディング補正用メモリ
として利用している白メモリ１２２が３ラインＣＣＤ２
４により読み取られてＡ／Ｄ変換されたデジタルデータ
の１ドット毎の平均値を保存するためのメモリとして使
用される。

【００８０】このような構成において、まず、ＳＨＰ，
ＳＨＤ位相調整モードの処理制御の概要を図１５に示す
フローチャートを参照して説明する。まず、操作パネル
２５を通じてＳＨＰ，ＳＨＤ位相調整モードに設定され
ると、デジタル値検出回路（シェーディング補正回路１
０３）中のモードレジスタ（レジスタ・設定部・コント
ロール回路１２４）にＳＨＰ，ＳＨＤ位相調整モードへ
移行したことが通知される。その後、白基準板の読取位
置にキャリッジ（第１，２の走査ユニット１７，１８）
を移動させて停止させるとともに、ハロゲンランプ１９
を点灯させて、３ラインＣＣＤ２４により白基準板の読
取りを行う。この白基準板の読取りにより３ラインＣＣ
Ｄ２４から得られＡ／Ｄ変換されたデジタルデータに基
づき、ＳＨＰ信号の位相調整処理、ＳＨＤ信号の位相調
整処理を順次行う。これらの位相調整処理が終了する
と、ハロゲンランプ１９を消灯させるとともにキャリッ
ジをホームポジションへ移動させて待機させる。その
後、デジタル値検出回路（シェーディング補正回路１０
３）中のモードレジスタに設定されたＳＨＰ，ＳＨＤ位
相調整モードが解除され、ＳＨＰ，ＳＨＤ位相調整モー
ドの処理が全て終了し、通常のスキャナとしての待機状
態となる。

【００８１】ここで、図１５中に示すＳＨＰ信号の位相
調整処理を図１６に示すサブルーチンを参照して説明す
る。まず、ＣＰＵ９２によりタイミング回路９９中の位
相調整レジスタ１２０に設定値＝ｘ０ｈ（初期値）を書
き込む。この状態で白基準板に関して１０ライン分の画
像読取りを行い、その読取りデータをＡ／Ｄ変換した後
のデジタルデータに関して１ドット毎の平均値を白メモ
リ１２２に格納する。１０ライン分に相当する一定時間
が経過すると、ＣＰＵ９２は白メモリ１２２より平均値
化されたデジタルデータを読出す。そして、読出したデ
ジタルデータより標準偏差を計算するとともに、odd／e
ven 間の差を計算し、その計算結果をＲＡＭ９４中に格
納する。このときの計算結果をとする。

【００８２】次いで、ＣＰＵ９２によりタイミング回路
９９中の位相調整レジスタ１２０に設定値＝ｘ１ｈを書
き込む。つまり、初期値に対してシフト１（１パルス遅
れ）の状態とし、この状態で白基準板に関して１０ライ
ン分の画像読取りを行い、その読取りデータをＡ／Ｄ変
換した後のデジタルデータに関して１ドット毎の平均値
を白メモリ１２２に格納する。１０ライン分に相当する
一定時間が経過すると、ＣＰＵ９２は白メモリ１２２よ
り平均値化されたデジタルデータを読出す。そして、読
出したデジタルデータより標準偏差を計算するととも
に、odd／even 間の差を計算し、その計算結果をＲＡＭ
９４中に格納する。このときの計算結果をとする。

【００８３】さらに、ＣＰＵ９２によりタイミング回路
９９中の位相調整レジスタ１２０に設定値＝ｘ７ｈを書
き込む。つまり、初期値に対してシフト７（１パルス進
み）の状態とし、この状態で白基準板に関して１０ライ
ン分の画像読取りを行い、その読取りデータをＡ／Ｄ変
換した後のデジタルデータに関して１ドット毎の平均値
を白メモリ１２２に格納する。１０ライン分に相当する
一定時間が経過すると、ＣＰＵ９２は白メモリ１２２よ
り平均値化されたデジタルデータを読出す。そして、読
出したデジタルデータより標準偏差を計算するととも
に、odd／even 間の差を計算し、その計算結果をＲＡＭ
９４中に格納する。このときの計算結果をとする。

【００８４】これらの処理において、標準偏差、odd／e
ven 間の差を計算するのは、位相調整の指針としてＳ／
Ｎ比のデータ化と、odd／even の２系統間の出力のばら
つきを用いるためである。

【００８５】このようにして計算されてＲＡＭ９４中に
格納された計算結果に関して、相互比較を行い、
標準偏差値の最小値なる計算結果を選択し、その計算結
果を生じた設定値を決定し、最終的にその設定値を位相
調整データの確定値として位相調整レジスタ１２０中の
ビットＤ０〜Ｄ２に設定する。タイミング回路９９にお
いては位相調整レジスタ１２０に確定値として設定され
た位相調整データを用いてアナログ処理回路１０１_R ，
１０１_G ，１０１_B に対するＳＨＰ信号の位相調整がな
される。

【００８６】特に図示しないが、ＳＨＤ信号の位相調整
処理も、ＳＨＰ信号の位相調整処理の場合と同様に行わ
れる。

【００８７】従って、本実施の形態によれば、３ライン
ＣＣＤ２４からのアナログ信号をデジタルデータに変換
し、このデジタルデータをデジタル値検出回路（シェー
ディング補正回路１０３）において検出することで、ア
ナログ処理回路１０１_R ，１０１_G ，１０１_B に対して
ＳＨＰ信号、ＳＨＤ信号が適切な駆動クロックとして入
力されているか否かを判断し、現実に得られるデジタル
データが良好となるようにこれらの駆動クロックの位相
を調整することができる。この結果、例えばスキャナの
読取線速（副走査密度）が読取モードによって変更され
るようなことがあっても、その状況に応じて適正な駆動
クロックを用いることができるように位相調整される。
特に、本実施の形態では、シェーディング補正回路１０
３をデジタル値検出回路として用い、白メモリ１２２を
ＳＨＰ，ＳＨＤ位相調整モード時のデジタルデータ保存
用に用いているので、高価なメモリを位相調整のためだ
けに用いることがなく、既存かつ必須のシェーディング
補正回路１０３及びその白メモリ１２２を有効活用でき
る。

【００８８】なお、本実施の形態では、位相調整データ
を確定するために、初期値＝ｘ０ｈ，設定値ｘ１ｈ，ｘ
７ｈの３パターンによる読取結果を用いるようにした
が、初期値に対する位相の遅れ、進みを２パルス、或い
は３パルス分とった設定値を用いて、それらの読取結果
も用いて、実際に使用する位相調整データを確定するよ
うにしてもよい。この場合の１パルスによる遅れ、進み
量を規定する逓倍回路の逓倍数も４逓倍に限らず、８逓
倍、１６逓倍のようにさらに細分化して位相調整の分解
能を上げるようにしてもよい。また、良好なる位相調整
を行うための指針として、データ化されたＳ／Ｎ比を提
示する標準偏差や、２系統間の出力ばらつきを提示する
odd／even 間の差を用いるものに限らず、要は、位相調
整の適正化の判断要素となる事象であればよい。

【００８９】本発明の第三の実施の形態を図１７ないし
図２０に基づいて説明する。前述した第一、第二の実施
の形態で示した部分と同一部分は同一符号を用いて示
し、説明も省略する。本実施の形態では、スキャナＩＰ
Ｕ９１において、タイミング回路９９に代えて、特にＡ
／Ｄコンバータ１０２_R ，１０２_G ，１０２_B 及び後段
の信号処理系用の位相調整機能を持たせたタイミング回
路１３１が設けられている。

【００９０】ここで、Ａ／Ｄコンバータ１０２_R ，１０
２_G ，１０２_B の駆動に関して説明する。Ａ／Ｄコンバ
ータ１０２_R ，１０２_G ，１０２_B に対してタイミング
回路１３１からは、図１７に示すように、ＡＤＣＬＫ信号（Ａ／Ｄコンバータサンプリングクロッ
ク）なる駆動クロック（タイミング信号）が出力され、シェ
ーディング補正回路１０３以降のデジタル信号処理系に
対してＩＣＬＫ信号（画像処理系信号クロック）なる駆動クロック（タイミング信号）が出力されるよう
に設定されている。この他、タイミング回路１３１は３
ラインＣＣＤ２４、アナログ処理回路１０１_R ，１０１
_G ，１０１_B に対しても、アナログ処理用の各種の駆動
クロックも出力している。なお、３ラインＣＣＤ２４は
駆動クロックに基づき、図１８のタイムチャートに示す
ようなタイミング波形にてＲＧＢ各々につきodd ，even
別のアナログ信号を出力する。

【００９１】このような構成の下、本実施の形態では、
Ａ／Ｄコンバータ１０２_R ，１０２ _G ，１０２_B の変換
処理に対する位相調整クロックをＡＤＣＬＫ信号とし、
シェーディング補正回路１０３以降のデジタル信号処理
系に対する位相調整クロックをＩＣＬＫ信号とするもの
とする。本実施の形態のタイミング回路１３１は図１７
に示すように構成されている。まず、ＣＰＵ９２等に対
してアドレスバス／データバス等のバスライン１１３を
介して接続されたバスＩ／Ｆ１３２を有しており、ＣＰ
Ｕ９２にこのバスＩ／Ｆ１３２を介して接続されたレジ
スタ・設定部・コントロール回路１３３が設けられてい
る。また、タイミング回路１３１は発振器１３４から入
力される発振出力を基本クロックとし、その周波数をス
キャナ画像ＣＬＫ（画像クロック）の周波数とするもの
であり、タイミング回路１３１からの発振出力が入力さ
れるＰＬＬ回路１３５が設けられている。このＰＬＬ回
路１３５は４逓倍回路（図示せず）を有しており、画像
クロックを４逓倍したクロックである４逓倍ＣＬＫを生
成・出力する機能を有している。また、レジスタ・設定
部・コントロール回路１３３からのコントロール信号に
基づきＡ／Ｄコンバータ１０２_R ，１０２_G ，１０２_B
に対して位相調整回路（位相調整手段）１３６を介して
前述した各タイミング信号を出力するＡＤＣクロック発
生論理回路１３７が設けられている。この位相調整回路
１３６にはスキャナ画像ＣＬＫと４逓倍ＣＬＫとがとも
に入力されている。

【００９２】ここで、レジスタ・設定部・コントロール
回路１３３はＣＰＵ９２によってＡＤＣＬＫ信号、ＩＣ
ＬＫ信号に関する位相調整のための位相調整データが書
き込まれる位相調整レジスタ１３８（図１９参照）を備
えている。この位相調整レジスタ１３８はＤ７〜Ｄ０の
８ビット構成のもので、下位側のＤ０〜Ｄ１の２ビット
分に位相調整データＡＤＣ０，ＡＤＣ１が割当てられ、
Ｄ２の１ビットにＡＤＣＬＫ，ＩＣＬＫの選択データＳ
ＥＬが割当てられている。

【００９３】この選択データＳＥＬは、データ“０”で
ＡＤＣＬＫ信号とＩＣＬＫ信号とを同位相で調整するモ
ード、データ“１”でＩＣＬＫ信号を固定でＡＤＣＬＫ
信号のみを位相調整するモードとなるように設定されて
いる。従って、この位相調整レジスタ１３８におけるＤ
２ビット部分が調整モード選択手段として機能する。本
実施の形態でこのような２つの調整モードは、シェーデ
ィング補正回路１０３以降のデジタル信号処理系の画像
データのラッチタイミングのクロックの位相により選択
される。つまり、使用するＡ／Ｄコンバータ１０２_R ，
１０２_G ，１０２_B のデジタルデータ出力タイミングと
シェーディング補正回路１０３以降のデジタル信号処理
系のセットリングタイムとホールドタイムとが許容値範
囲内に入るモード側を選択すればよい。例えば、コスト
ダウン化を図るために使用するＡ／Ｄコンバータ１０２
_R ，１０２_G ，１０２_B のデバイスを変更した場合にサ
ンプリングクロックとデジタルデータ出力タイミングが
変わっても、条件を満たすモード側を選択することで対
応が可能となる。

【００９４】また、本実施の形態では、４逓倍ＣＬＫを
使用しているので、これらのタイミング信号の位相調整
は、スキャナ画像ＣＬＫの１クロック周期内において８
パターンの設定が可能とされている。逆にいえば、ＰＬ
Ｌ回路１１７の逓倍回路の逓倍数を変更（例えば、８逓
倍、１６逓倍等）することにより、位相調整の分解能ビ
ット数も変更し得ることを意味する。

【００９５】このような構成において、Ａ／Ｄコンバー
タ１０２_R ，１０２_G ，１０２_B 、シェーディング補正
回路１０３に対する駆動クロックの位相調整の指示はＣ
ＰＵ９２よりバスライン１１３を介してタイミング回路
１３１のバスＩ／Ｆ１３２を通して位相調整レジスタ１
３８に位相調整データを書き込むことで行われる。レジ
スタ・設定部・コントロール回路１３３からはその位相
調整レジスタ１３８中に書き込まれたＡＤＣＬＫ信号、
ＩＣＬＫ信号用の位相調整データに基づくコントロール
信号がＡＤＣクロック発生論理回路１３７に出力され、
位相調整回路１３６では位相調整データに基づくコント
ロール信号と４逓倍ＣＬＫとに応じて位相調整されたＡ
ＤＣＬＫ信号、ＩＣＬＫ信号がＡ／Ｄコンバータ１０２
_R ，１０２_G ，１０２_B 、シェーディング補正回路１０
３に対して出力される。Ａ／Ｄコンバータ１０２_R ，１
０２_G ，１０２_B 、シェーディング補正回路１０３は位
相調整されたＡＤＣＬＫ信号、ＩＣＬＫ信号に基づきデ
ジタル変換処理等の動作タイミングが制御される。

【００９６】ここに、ＡＤＣＬＫ信号及びＩＣＬＫ信号
用の位相調整データは、シフト０なる初期値としてはｘ
０ｈに設定され、以下、位相調整データとしてシフト１
（１パルスの遅れ）に相当する設定値ｘ１ｈ、シフト２
（２パルスの遅れ）に相当する設定値ｘ２ｈ、シフト３
（３パルスの遅れ＝１パルスの進み）に相当する設定値
ｘ３ｈが用意されており、ＡＤＣＬＫ信号及びＩＣＬＫ
信号を同位相で位相調整データを変更した場合にＡＤＣ
ＬＫ信号及びＩＣＬＫ信号のタイミングが変更される様
子を図２０のタイムチャートに示す。また、ＩＣＬＫ信
号の位相を固定のまま、ＡＤＣＬＫ信号の位相調整デー
タを変更した場合にＡＤＣＬＫ信号のタイミングが変更
される様子を図２１のタイムチャートに示す。

【００９７】従って、本実施の形態によれば、Ａ／Ｄコ
ンバータ１０２_R ，１０２_G ，１０２_B 、シェーディン
グ補正回路１０３に対するＡＤＣＬＫ信号、ＩＣＬＫ信
号のタイミングの変更が必要な場合、ＣＰＵ９２を通じ
て位相調整レジスタ１３８に位相調整データを書き込
み、その位相調整データに応じて位相調整回路１３６に
よりタイミング調整されたＡＤＣＬＫ信号、ＩＣＬＫ信
号をＡ／Ｄコンバータ１０２_R ，１０２_G ，１０２_B 、
シェーディング補正回路１０３に対して出力させればよ
く、ハードウェア上の変更等を要せず、位相調整により
タイミングを変更することができる。また、本実施の形
態では、ＡＤＣＬＫ信号、ＩＣＬＫ信号に関する位相調
整のステップがスキャナ画像ＣＬＫの周波数の１／４な
る周期を１クロック周期として設定され、３ビット＝８
パターン分の位相調整データの設定が可能とされている
ので、Ａ／Ｄコンバータ１０２_R ，１０２_G ，１０２
_B 、シェーディング補正回路１０３おける遅延量が積算
して正確な位相調整ができなくなるような不都合も回避
することができる。さらには、ＡＤＣＬＫ信号、ＩＣＬ
Ｋ信号に関する位相調整の位相調整幅が位相調整される
タイミング信号（スキャナ画像ＣＬＫ）の１周期分に渡
って設定されており、１周期分の位相調整が可能なた
め、遅れ方向の位相調整だけでなく進み方向の位相調整
も行うことができる。

【００９８】ところで、ＣＰＵ９２による制御の下に行
われる位相調整レジスタ１３８への位相調整データの設
定は、電源投入に伴うＣＰＵ９２のソフトウェア実行の
初期設定時に行われる。この場合には、位相調整の変更
のためにソフトウェアの変更が必要となるが、ハードウ
ェアの変更は要しない。もっとも、ソフトウェアを変更
せずに位相調整を行わせることも可能であり、この場合
にはスキャナＩＰＵ９１の制御部上のディップスイッチ
の切換えや操作パネル２５上のＳＰモード（特殊モー
ド）から変更することができるように構成してもよい。
操作パネル２５からの変更の場合には、操作パネル２５
から入力された位相調整データはシステム制御ユニット
４７を介してスキャナＩＰＵ９１の制御部のＣＰＵ９２
へシリアル通信データとして送信させることにより、位
相調整が行われる。

【００９９】本発明の第四の実施の形態を図１７、図２
２及び図２３に基づいて説明する。本実施の形態では、
バスライン１１３を介してＣＰＵ９２に接続されたシェ
ーディング補正回路１０３をＡＤＣＬＫ，ＩＣＬＫ位相
調整モード時にはデジタル値検出回路（デジタル検出手
段）として兼用させるように構成されている。ＡＤＣＬ
Ｋ，ＩＣＬＫ位相調整モードは操作パネル２５上のＳＰ
モードにおいてＡＤＣＬＫ，ＩＣＬＫ位相調整キー（図
示せず）を押下することにより設定される。ここに、シ
ェーディング補正回路１０３はシェーディング補正処理
を行うためのシェーディング演算回路１２１、白メモリ
１２２、黒メモリ１２３の他に、レジスタ・設定部・コ
ントロール回路１２４が設けられ、バスＩ／Ｆ１２５、
バスライン１１３を介してＣＰＵ９２に接続されてい
る。そして、ＡＤＣＬＫ，ＩＣＬＫ位相調整モードに設
定された場合、ＣＰＵ９２はシェーディング補正回路１
０３に対してバスＩ／Ｆ１２５を介してレジスタ・設定
部・コントロール回路１２４にＡＤＣＬＫ，ＩＣＬＫ位
相調整モードに移行したことを通知する。これにより、
通常のシェーディング補正用メモリとして利用している
白メモリ１２２が３ラインＣＣＤ２４により読み取られ
てＡ／Ｄ変換されたデジタルデータの１ドット毎の平均
値を保存するためのメモリとして使用される。

【０１００】このような構成において、まず、ＡＤＣＬ
Ｋ，ＩＣＬＫ位相調整モードの処理制御の概要を図２２
に示すフローチャートを参照して説明する。この例は、
ＡＤＣＬＫ信号とＩＣＬＫ信号とを同位相（ＳＥＬ＝
“０”）で調整する場合の例である。まず、操作パネル
２５を通じてＡＤＣＬＫ，ＩＣＬＫ位相調整モードに設
定されると、デジタル値検出回路（シェーディング補正
回路１０３）中のモードレジスタ（レジスタ・設定部・
コントロール回路１２４）にＡＤＣＬＫ，ＩＣＬＫ位相
調整モードへ移行したことが通知される。その後、白基
準板の読取位置にキャリッジ（第１，２の走査ユニット
１７，１８）を移動させて停止させるとともに、ハロゲ
ンランプ１９を点灯させて、３ラインＣＣＤ２４により
白基準板の読取りを行う。この白基準板の読取りにより
３ラインＣＣＤ２４から得られＡ／Ｄ変換されたデジタ
ルデータに基づき、ＡＤＣＬＫ信号の位相調整処理を行
う。この位相調整処理が終了すると、ハロゲンランプ１
９を消灯させるとともにキャリッジをホームポジション
へ移動させて待機させる。その後、デジタル値検出回路
（シェーディング補正回路１０３）中のモードレジスタ
に設定されたＡＤＣＬＫ，ＩＣＬＫ位相調整モードが解
除され、ＡＤＣＬＫ，ＩＣＬＫ位相調整モードの処理が
全て終了し、通常のスキャナとしての待機状態となる。

【０１０１】ここで、図２２中に示すＡＤＣＬＫ信号の
位相調整処理を図２３に示すサブルーチンを参照して説
明する。まず、ＣＰＵ９２によりタイミング回路１３１
中の位相調整レジスタ１３８に設定値＝ｘ０ｈ（初期
値）を書き込む。この状態で白基準板に関して１０ライ
ン分の画像読取りを行い、その読取りデータをＡ／Ｄ変
換した後のデジタルデータに関して１ドット毎の平均値
を白メモリ１２２に格納する。１０ライン分に相当する
一定時間が経過すると、ＣＰＵ９２は白メモリ１２２よ
り平均値化されたデジタルデータを読出す。そして、読
出したデジタルデータより標準偏差を計算するととも
に、odd／even 間の差を計算し、その計算結果をＲＡＭ
９４中に格納する。このときの計算結果をとする。

【０１０２】次いで、ＣＰＵ９２によりタイミング回路
９９中の位相調整レジスタ１３８に設定値＝ｘ１ｈを書
き込む。つまり、初期値に対してシフト１（１パルス遅
れ）の状態とし、この状態で白基準板に関して１０ライ
ン分の画像読取りを行い、その読取りデータをＡ／Ｄ変
換した後のデジタルデータに関して１ドット毎の平均値
を白メモリ１２２に格納する。１０ライン分に相当する
一定時間が経過すると、ＣＰＵ９２は白メモリ１２２よ
り平均値化されたデジタルデータを読出す。そして、読
出したデジタルデータより標準偏差を計算するととも
に、odd／even 間の差を計算し、その計算結果をＲＡＭ
９４中に格納する。このときの計算結果をとする。

【０１０３】さらに、ＣＰＵ９２によりタイミング回路
９９中の位相調整レジスタ１２０に設定値＝ｘ３ｈを書
き込む。つまり、初期値に対してシフト３（１パルス進
み）の状態とし、この状態で白基準板に関して１０ライ
ン分の画像読取りを行い、その読取りデータをＡ／Ｄ変
換した後のデジタルデータに関して１ドット毎の平均値
を白メモリ１２２に格納する。１０ライン分に相当する
一定時間が経過すると、ＣＰＵ９２は白メモリ１２２よ
り平均値化されたデジタルデータを読出す。そして、読
出したデジタルデータより標準偏差を計算するととも
に、odd／even 間の差を計算し、その計算結果をＲＡＭ
９４中に格納する。このときの計算結果をとする。

【０１０４】これらの処理において、標準偏差、odd／e
ven 間の差を計算するのは、位相調整の指針としてＳ／
Ｎ比のデータ化と、odd／even の２系統間の出力のばら
つきを用いるためである。

【０１０５】このようにして計算されてＲＡＭ９４中に
格納された計算結果に関して、相互比較を行い、
標準偏差値の最小値なる計算結果を選択し、その計算結
果を生じた設定値を決定し、最終的にその設定値を位相
調整データの確定値として位相調整レジスタ１３８中の
ビットＤ０又はＤ１に設定する。タイミング回路１３１
においては位相調整レジスタ１３８に確定値として設定
された位相調整データを用いてＡ／Ｄコンバータ１０２
_R ，１０２_G ，１０２_B に対するＡＤＣＬＫ信号の位相
調整がなされる。

【０１０６】従って、本実施の形態によれば、３ライン
ＣＣＤ２４からのアナログ信号をデジタルデータに変換
し、このデジタルデータをデジタル値検出回路（シェー
ディング補正回路１０３）において検出することで、Ａ
／Ｄコンバータ１０２_R ，１０２_G ，１０２_B、シェー
ディング補正回路１０３に対してＡＤＣＬＫ信号、ＩＣ
ＬＫ信号が適切な駆動クロックとして入力されているか
否かを判断し、現実に得られるデジタルデータが良好と
なるようにこれらの駆動クロックの位相を調整すること
ができる。この結果、例えばスキャナの読取線速（副走
査密度）が読取モードによって変更されるようなことが
あっても、その状況に応じて適正な駆動クロックを用い
ることができるように位相調整される。特に、本実施の
形態では、シェーディング補正回路１０３をデジタル値
検出回路として用い、白メモリ１２２をＡＤＣＬＫ，Ｉ
ＣＬＫ位相調整モード時のデジタルデータ保存用に用い
ているので、高価なメモリを位相調整のためだけに用い
ることがなく、既存かつ必須のシェーディング補正回路
１０３及びその白メモリ１２２を有効活用できる。

【０１０７】なお、本実施の形態では、１パルスによる
遅れ、進み量を規定する逓倍回路の逓倍数を４逓倍とし
たが、８逓倍、１６逓倍のようにさらに細分化して位相
調整の分解能を上げるようにしてもよい。この場合、位
相の遅れ及び進みパルスを基準位置から数パルス取って
先の計算のデータ比較を行なって位相を決めることで良
好なる結果が得られる。また、良好なる位相調整を行う
ための指針として、データ化されたＳ／Ｎ比を提示する
標準偏差や、２系統間の出力ばらつきを提示するodd／e
ven 間の差を用いるものに限らず、要は、位相調整の適
正化の判断要素となる事象であればよい。

【０１０８】本発明の第五の実施の形態を図１７、図２
２及び図２４に基づいて説明する。本実施の形態では、
ＡＤＣＬＫ，ＩＣＬＫ位相調整に際して、アナログ処理
回路１０１_R ，１０１_G ，１０１_B での直流レベル調整
が考慮されている。図２２に示したＡＤＣＬＫ位相調整
モード処理の概要はそのまま行なわれる。

【０１０９】ここで、図２２中に示す本実施の形態のＡ
ＤＣＬＫ信号の位相調整処理を図２４に示すサブルーチ
ンを参照して説明する。まず、アナログ処理回路１０１
_R ，１０１_G ，１０１_B のodd／even 画素データをオフ
セットを補正している値から、或る一定量Ａなるデータ
値だけずらして調整する。この後、ＣＰＵ９２によりタ
イミング回路１３１中の位相調整レジスタ１３８に設定
値＝ｘ０ｈ（初期値）を書き込む。この状態で白基準板
に関して１０ライン分の画像読取りを行い、この読取り
による一定時間経過後に、先のデジタル値検出回路の白
メモリ１２２より平均値化されたデータを読取る。読取
ったこの１ラインデータより、odd／even 画素データ別
に平均化してその差Ｂを計算し、Ａ−Ｂの絶対値を結果
ＣとしてＲＡＭ９４中に格納する。このときの計算結果
をとする。

【０１１０】次いで、ＣＰＵ９２によりタイミング回路
１３１中の位相調整レジスタ１３８に設定値＝ｘ１ｈを
書き込む。つまり、初期値に対してシフト１（１パルス
遅れ）の状態とし、この状態で白基準板に関して１０ラ
イン分の画像読取りを行い、その読取りデータをＡ／Ｄ
変換した後のデジタルデータに関して１ドット毎の平均
値を白メモリ１２２に格納する。１０ライン分に相当す
る一定時間が経過すると、ＣＰＵ９２は白メモリ１２２
より平均値化されたデジタルデータを読出す。そして、
読取ったこのデータより、odd／even 画素データ別に平
均化してその差Ｂを計算し、Ａ−Ｂの絶対値を結果Ｃと
してＲＡＭ９４中に格納する。このときの計算結果を
とする。

【０１１１】さらに、ＣＰＵ９２によりタイミング回路
１３１中の位相調整レジスタ１３８に設定値＝ｘ３ｈを
書き込む。つまり、初期値に対してシフト３（１パルス
進み）の状態とし、この状態で白基準板に関して１０ラ
イン分の画像読取りを行い、その読取りデータをＡ／Ｄ
変換した後のデジタルデータに関して１ドット毎の平均
値を白メモリ１２２に格納する。１０ライン分に相当す
る一定時間が経過すると、ＣＰＵ９２は白メモリ１２２
より平均値化されたデジタルデータを読出す。そして、
読取ったこのデータより、odd／even 画素データ別に平
均化してその差Ｂを計算し、Ａ−Ｂの絶対値を結果Ｃと
してＲＡＭ９４中に格納する。このときの計算結果を
とする。

【０１１２】このようにして計算されてＲＡＭ９４中に
格納された計算結果に関して、相互比較を行い、
標準偏差値の最小値なる計算結果を選択し、その計算結
果を生じた設定値を決定し、最終的にその設定値を位相
調整データの確定値として位相調整レジスタ１３８中の
ビットＤ０〜Ｄ１に設定する。タイミング回路１３１に
おいては位相調整レジスタ１３８に確定値として設定さ
れた位相調整データを用いてＡ／Ｄコンバータ１０２
_R ，１０２_G ，１０２_B に対するＡＤＣＬＫ信号の位相
調整がなされる。

【０１１３】従って、本実施の形態によれば、３ライン
ＣＣＤ２４からのアナログ信号をデジタルデータに変換
し、このデジタルデータをデジタル値検出回路（シェー
ディング補正回路１０３）において検出することで、Ａ
／Ｄコンバータ１０２_R ，１０２_G ，１０２_B、シェー
ディング補正回路１０３に対してＡＤＣＬＫ信号、ＩＣ
ＬＫ信号が適切な駆動クロックとして入力されているか
否かを判断し、現実に得られるデジタルデータが良好と
なるようにこれらの駆動クロックの位相を調整すること
ができる。この結果、例えばスキャナの読取線速（副走
査密度）が読取モードによって変更されるようなことが
あっても、その状況に応じて適正な駆動クロックを用い
ることができるように位相調整される。特に、本実施の
形態では、odd／even 画素データに差を付けることによ
って、サンプリングが正しい位置で行われていない場合
は変化点でのデータを取り込むことになるため、odd／e
ven 画素データ間の差Ｂの値が小さくなり、結果とし
て、Ｃが大きな値となる。即ち、結果Ｃの値が小さくな
れば適正な位置でサンプリングが行われることなり、精
度が上がる。

【０１１４】

【発明の効果】請求項１記載の発明によれば、アナログ
処理手段のアナログ処理に対する駆動クロックのタイミ
ングの変更が必要な場合、制御手段を通じてタイミング
信号発生手段中の位相調整レジスタに位相調整データを
書き込むだけで、ハードウェア上の変更等を要せず、位
相調整によりタイミングを変更することができる。

【０１１５】請求項２記載の発明によれば、光電変換手
段により実際に読み取って得られた読取データをアナロ
グ処理した後、Ａ／Ｄ変換手段でデジタル信号に変換
し、このデジタル信号を検出することでアナログ処理手
段のアナログ処理が適切に行なわれたかを判断し、デジ
タルデータが良好となるようにアナログ処理に対するタ
イミング信号の位相を調整するので、適正な駆動クロッ
クによるアナログ処理の下に画像読取りを行うことがで
きる。

【０１１６】請求項３記載の発明によれば、光電変換手
段出力のフィードスルー部にサンプルホールドパルスを
位相調整して正確に入れられるので、相関二重サンプリ
ング処理を良好に行なうことができ、Ｓ／Ｎの高い信号
処理が可能となる。

【０１１７】請求項４記載の発明によれば、アナログ処
理での偶数画素、奇数画素のマルチプレクサの合成切換
クロックを位相調整することで正確な切換位置を実現で
き、２系統に分けて出力される偶数画素、奇数画素の出
力のばらつきを低減させることができる。

【０１１８】請求項５記載の発明によれば、Ａ／Ｄ変換
手段の変換処理に対する駆動クロックのタイミングの変
更が必要な場合、制御手段を通じてタイミング信号発生
手段中の位相調整レジスタに位相調整データを書き込む
だけで、ハードウェア上の変更等を要せず、位相調整に
よりタイミングを変更することができる上に、位相調整
手段により放射ノイズレベルを大きく低下させることも
ができ、ＥＭＩ対策による悪影響をも防止することがで
きる。

【０１１９】請求項６記載の発明によれば、光電変換手
段により実際に読み取って得られた読取データをアナロ
グ処理した後、Ａ／Ｄ変換手段でデジタル信号に変換
し、このデジタル信号を検出することでＡ／Ｄ変換処理
が適切に行なわれたかを判断し、デジタルデータが良好
となるようにＡ／Ｄ変換処理に対するタイミング信号の
位相を調整するので、適正な駆動クロックによるＡ／Ｄ
変換処理の下に画像読取りを行わせることができる。

【０１２０】請求項７記載の発明によれば、Ａ／Ｄ変換
手段や後段のデジタル信号処理系におけるデバイス変更
によりＡ／Ｄ変換手段のデジタルデータの出力タイミン
グとデジタル信号処理系のセットリングタイムやホール
ドタイムとの関係が変更されても対処可能となり、結果
として、デバイスの選択肢が広がり、コストダウンを図
ることもてきる。

【０１２１】請求項８記載の発明によれば、請求項５記
載の発明の効果に加えて、アナログ処理手段が有する光
電変換手段の偶数画素と奇数画素との直流レベルの調整
機能により、位相調整する場合に偶数画素と奇数画素と
のレベルに差を付けることで、画素位置とＡ／Ｄ変換の
サンプリング位置とをオシロスコープ等の目視による確
認が容易となる。

【０１２２】請求項９記載の発明によれば、請求項６記
載の発明の効果に加えて、例えば、偶数画素と奇数画素
との変化点などでは直流レベル調整で与えた差ほどには
偶数画素と奇数画素との差がデータとして取ることがで
きず、適正な位置でサンプリングできないような場合に
対しても、偶数画素と奇数画素との直流レベルに差を付
けることで位相精度を高くできる。

【０１２３】請求項１０記載の発明によれば、位相調整
のステップが画像クロック周波数の１／整数なる周期を
１クロック周期として設定されているので、遅延量が積
算して正確な位相調整ができなくなるような不都合を回
避することができる。

【０１２４】請求項１１記載の発明によれば、デジタル
検出手段がシェーディング補正手段を利用しており、シ
ェーディング補正用メモリも活用しているので、請求項
２記載の発明に関して、位相調整のために専用の処理、
メモリを要せず、低コストにて実現することができる。

【０１２５】請求項１２記載の発明によれば、位相調整
幅が位相調整されるタイミング信号の１周期分に渡って
設定されており、１周期分の位相調整が可能なため、遅
れ方向の位相調整だけでなく進み方向の位相調整も行う
ことができ、調整の適正化を図りやすくすることができ
る。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態に係るデジタル複写
機の内部構造を示す縦断側面図である。

【図２】タッチパネルを一部とする操作パネルの外観を
示す平面図である。

【図３】タッチパネルの外観を示す平面図である。

【図４】デジタル複写機の回路構造を示すブロック図で
ある。

【図５】操作パネルの回路構造を示すブロック図であ
る。

【図６】タッチパネルに接続された座標検出回路の回路
構造を示すブロック図である。

【図７】タッチパネルに基本動作の設定画面が表示出力
された状態を示す平面図である。

【図８】タッチパネルに手差両面モードの設定画面が表
示出力された状態を示す平面図である。

【図９】スキャナＩＰＵ関連のハードウェア構成を示す
ブロック図である。

【図１０】タイミング回路等の詳細を含めて示すシェー
ディング補正回路までのハードウェア構成を示すブロッ
ク図である。

【図１１】アナログ処理回路に関する駆動クロックの基
本的なタイミングを示すタイムチャートである。

【図１２】位相調整レジスタ構成を示す説明図である。

【図１３】位相調整データを変更した場合にＳＨＰ信号
のタイミングが変更される様子を示すタイムチャートで
ある。

【図１４】位相調整データを変更した場合にＳＨＤ信号
のタイミングが変更される様子を示すタイムチャートで
ある。

【図１５】本発明の第二の実施の形態を示すＳＨＰ，Ｓ
ＨＤ位相調整モードの概略フローチャートである。

【図１６】ＳＨＰ信号の位相調整処理なるサブルーチン
を示すフローチャートである。

【図１７】本発明の第三の実施の形態のタイミング回路
等の詳細を含めて示すシェーディング補正回路までのハ
ードウェア構成を示すブロック図である。

【図１８】Ａ／Ｄコンバータ等に関する駆動クロックの
基本的なタイミングを示すタイムチャートである。

【図１９】位相調整レジスタ構成を示す説明図である。

【図２０】位相調整データを変更した場合にＡＤＣＬ
Ｋ，ＩＣＬＫ信号のタイミングが同位相で変更される様
子を示すタイムチャートである。

【図２１】位相調整データを変更した場合にＡＤＣＬＫ
のタイミングが変更される様子を示すタイムチャートで
ある。

【図２２】本発明の第四の実施の形態を示すＡＤＣＬＫ
位相調整モードの概略フローチャートである。

【図２３】ＡＤＣＬＫ信号の位相調整処理なるサブルー
チンを示すフローチャートである。

【図２４】本発明の第五の実施の形態のＡＤＣＬＫ信号
の位相調整処理なるサブルーチンを示すフローチャート
である。

【符号の説明】

２４光電変換手段９２制御手段９９，１３１タイミング信号発生手段１０１アナログ処理手段１０２Ａ／Ｄ変換手段１０３シェーディング補正手段、デジタ
ル検出手段１１９，１３６位相調整手段１２０，１３８位相調整レジスタ１２２シェーディング補正用メモリ

Claims

【特許請求の範囲】

【請求項１】光像を受光して受光量に応じたアナログ
信号を出力するライン状の光電変換手段と、原稿画像を
露光してその原稿画像に応じた光像を前記光電変換手段
へ導く光学系と、前記光電変換手段から出力されるアナ
ログ信号をアナログ処理するアナログ処理手段と、この
アナログ処理手段によるアナログ処理のタイミング信号
を発生させるタイミング信号発生手段と、前記アナログ
処理手段により処理されたアナログ信号をデジタル信号
に変換するＡ／Ｄ変換手段と、前記タイミング信号発生
手段にバス接続された制御手段とを備えた画像読取装置
において、前記タイミング信号発生手段は、前記制御手段に基づき
位相調整データが書き込まれる位相調整レジスタと、こ
の位相調整レジスタに書き込まれた位相調整データに基
づき前記アナログ処理手段のアナログ処理に対するタイ
ミング信号の位相を調整する位相調整手段とを備えるこ
とを特徴とする画像読取装置。
【請求項２】光像を受光して受光量に応じたアナログ
信号を出力するライン状の光電変換手段と、原稿画像を
露光してその原稿画像に応じた光像を前記光電変換手段
へ導く光学系と、前記光電変換手段から出力されるアナ
ログ信号をアナログ処理するアナログ処理手段と、この
アナログ処理手段によるアナログ処理のタイミング信号
を発生させるタイミング信号発生手段と、前記アナログ
処理手段により処理されたアナログ信号をデジタル信号
に変換するＡ／Ｄ変換手段と、前記タイミング信号発生
手段にバス接続された制御手段とを備えた画像読取装置
において、前記制御手段にバス接続されて前記Ａ／Ｄ変換手段から
出力されたデジタルデータを検出して保存するデジタル
検出手段を備え、前記タイミング信号発生手段は、前記デジタル検出手段
に保存されたデジタルデータの状態に応じて前記制御手
段により決定された位相調整データに基づき前記アナロ
グ処理手段のアナログ処理に対するタイミング信号の位
相を調整する位相調整手段を備えることを特徴とする画
像読取装置。
【請求項３】前記アナログ処理手段によるアナログ処
理が相関二重サンプリング処理であることを特徴とする
請求項１又は２記載の画像読取装置。
【請求項４】前記アナログ処理手段によるアナログ処
理が前記光電変換手段から２系統に出力される偶数画素
と奇数画素とのアナログ信号の合成処理であることを特
徴とする請求項１又は２記載の画像読取装置。
【請求項５】光像を受光して受光量に応じたアナログ
信号を出力するライン状の光電変換手段と、原稿画像を
露光してその原稿画像に応じた光像を前記光電変換手段
へ導く光学系と、前記光電変換手段から出力されるアナ
ログ信号をアナログ処理するアナログ処理手段と、この
アナログ処理手段により処理されたアナログ信号をデジ
タル信号に変換するＡ／Ｄ変換手段と、このＡ／Ｄ変換
手段の変換処理のタイミング信号を発生させるタイミン
グ信号発生手段と、このタイミング信号発生手段にバス
接続された制御手段とを備えた画像読取装置において、前記タイミング信号発生手段は、前記制御手段に基づき
位相調整データが書き込まれる位相調整レジスタと、こ
の位相調整レジスタに書き込まれた位相調整データに基
づき前記Ａ／Ｄ変換手段の変換処理に対するタイミング
信号の位相を調整する位相調整手段とを備えることを特
徴とする画像読取装置。
【請求項６】光像を受光して受光量に応じたアナログ
信号を出力するライン状の光電変換手段と、原稿画像を
露光してその原稿画像に応じた光像を前記光電変換手段
へ導く光学系と、前記光電変換手段から出力されるアナ
ログ信号をアナログ処理するアナログ処理手段と、この
アナログ処理手段により処理されたアナログ信号をデジ
タル信号に変換するＡ／Ｄ変換手段と、このＡ／Ｄ変換
手段の変換処理のタイミング信号を発生させるタイミン
グ信号発生手段と、このタイミング信号発生手段にバス
接続された制御手段とを備えた画像読取装置において、前記制御手段にバス接続されて前記Ａ／Ｄ変換手段から
出力されたデジタルデータを検出して保存するデジタル
検出手段を備え、前記タイミング信号発生手段は、前記デジタル検出手段
に保存されたデジタルデータの状態に応じて前記制御手
段により決定された位相調整データに基づき前記Ａ／Ｄ
変換手段の変換処理に対するタイミング信号の位相を調
整する位相調整手段を備えることを特徴とする画像読取
装置。
【請求項７】前記Ａ／Ｄ変換手段による変換処理用の
タイミング信号と前記Ａ／Ｄ変換手段以降のデジタル信
号処理系へ入力される画像データのラッチクロックとを
同位相で調整するモードと別々に調整するモードとを選
択する調整モード選択手段を有することを特徴とする請
求項４又は５記載の画像読取装置。
【請求項８】光像を受光して受光量に応じたアナログ
信号を出力するライン状の光電変換手段と、原稿画像を
露光してその原稿画像に応じた光像を前記光電変換手段
へ導く光学系と、前記光電変換手段から２系統に出力さ
れる偶数・奇数別のアナログ信号の直流レベルを調整す
るＤＣレベル調整手段を有してアナログ処理するアナロ
グ処理手段と、このアナログ処理手段により処理された
アナログ信号をデジタル信号に変換するＡ／Ｄ変換手段
と、このＡ／Ｄ変換手段の変換処理のタイミング信号を
発生させるタイミング信号発生手段と、前記タイミング
信号発生手段にバス接続された制御手段とを備えた画像
読取装置において、前記タイミング信号発生手段は、前記ＤＣレベル調整手
段による直流レベルの調整後に前記制御手段に基づき位
相調整データが書き込まれる位相調整レジスタと、この
位相調整レジスタに書き込まれた位相調整データに基づ
き前記Ａ／Ｄ変換手段の変換処理に対するタイミング信
号の位相を調整する位相調整手段とを備えることを特徴
とする画像読取装置。
【請求項９】光像を受光して受光量に応じたアナログ
信号を出力するライン状の光電変換手段と、原稿画像を
露光してその原稿画像に応じた光像を前記光電変換手段
へ導く光学系と、前記光電変換手段から２系統に出力さ
れる偶数・奇数別のアナログ信号の直流レベルを調整す
るＤＣレベル調整手段を有してアナログ処理するアナロ
グ処理手段と、このアナログ処理手段により処理された
アナログ信号をデジタル信号に変換するＡ／Ｄ変換手段
と、このＡ／Ｄ変換手段の変換処理のタイミング信号を
発生させるタイミング信号発生手段と、このタイミング
信号発生手段にバス接続された制御手段とを備えた画像
読取装置において、前記制御手段にバス接続されて前記Ａ／Ｄ変換手段から
出力されたデジタルデータを検出して保存するデジタル
検出手段を備え、前記タイミング信号発生手段は、前記ＤＣレベル調整手
段による直流レベルの調整後に前記デジタル検出手段に
保存されたデジタルデータの状態に応じて前記制御手段
により決定された位相調整データに基づき前記Ａ／Ｄ変
換手段の変換処理に対するタイミング信号の位相を調整
する位相調整手段を備えることを特徴とする画像読取装
置。
【請求項１０】前記位相調整手段は、その位相調整の
ステップが画像クロック周波数の１／整数なる周期を１
クロック周期として設定されていることを特徴とする請
求項１ないし９の何れか一に記載の画像読取装置。
【請求項１１】前記デジタル検出手段は、シェーディ
ング補正手段であり、そのシェーディング補正用メモリ
をデジタルデータの保存に共用することを特徴とする請
求項２，６又は９記載の画像読取装置。
【請求項１２】前記位相調整手段は、その位相調整幅
が位相調整されるタイミング信号の１周期分に渡って設
定されていることを特徴とする請求項１ないし１１の何
れか一に記載の画像読取装置。