JP4565567B2 - アナログ信号バッファ、アナログ信号処理システム、画像読取装置、及び画像形成装置 - Google Patents

Description

本発明は、原稿からの光をアナログ電気信号に変換するＣＣＤ等の光電変換素子を備えた画像読取装置及び画像形成装置に関し、詳細には、アナログ電気信号に対しＡ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路の過電圧・過電流保護技術に関する。

デジタル複写機等の画像形成装置では、走査光学系により原稿の露光走査を行い、得られた反射光をＣＣＤ等の光電変換素子によってアナログ電気信号に変換し、種々のアナログ処理を行った後にデジタルデータへと変換（Ａ／Ｄ変換）され、画像データが生成される。ここで、種々のアナログ処理からＡ／Ｄ変換までは、通常、アナログ・フロント・エンド（以下ＡＦＥ：Analog Front-End）と呼ばれる信号処理ＩＣによって一連的に実施される。

ここで、ＣＣＤの出力は通常ＡＣ結合によりＡＦＥに入力されており、その出力電圧変化（ＡＣ成分）がＡＦＥに伝わる。このときＡＦＥの入力端子電圧は最大定格以内に維持される必要があり、一般に通常動作ではこれを満足している。しかし電源ＯＮ／ＯＦＦ時は、大きな直流電位の変化（電源電位→グランド又はグランド→電源電位）、即ち過大電圧が確実に発生し、上記最大定格を超えてしまう可能性がある。複写機などの機器においては、電源ＯＮ／ＯＦＦについては日に数回程度と少ないが、低消費電力モード（省エネモード）を備えた機器では頻繁に電源のＯＮ／ＯＦＦが起こるため、この過大電圧によるＡＦＥを構成するデバイスの特性劣化さらには破損といったリスクが大幅にアップしてしまう。

そこで、本願の出願人は先にこの過大電圧に対しては、電源ＯＮ／ＯＦＦ時にＣＣＤに供給される電源電圧の変化速度を遅くする（立ち上がり時間（立ち上がりの開始から終了迄の時間）及び立ち下がり時間（立ち下がりの開始から終了迄の時間）を長くする）ことによる過大電圧抑制技術を提案した（特願２００５−１３６２５４）。図１６に示すように、ＣＣＤ９で生成されたアナログ電気信号はアナログバッファ２１を介してコンデンサ２３を通り、ＡＦＥ２４に入力される。ＡＦＥ２４の入力端にはクランプ回路（図示せず）が設けられているため、コンデンサ２３の出力側において直流分再生が行われる。ＣＣＤ９には、電源Ｖccdの電圧がＬＣフィルタからなる電源遅延部８１を通して供給される。アナログバッファ２１は、ｎｐｎトランジスタを用いたエミッタフォロワ回路からなる第１バッファ２５と、ｐｎｐトランジスタを用いたエミッタフォロワ回路からなる第２バッファ２６の縦続回路として構成されており、それぞれ電源Ｖef1、電源Ｖef２から電圧が供給される。このように、電源Ｖccdの電圧を電源遅延部８１により遅延させることで、電源ＯＮ／ＯＦＦ時にＣＣＤ９に供給される電圧の変化を緩やかにして、上述した過大電圧の発生を抑えている。

しかしながら、ＣＣＤ９に供給される電源電圧の確保（ＣＣＤ９の電源電流は１００ｍＡ程度と比較的大きいため、電源遅延部８１における電圧ドロップを考慮しなくてはならなくなる）や大きな時定数の確保（過大電圧抑制の点からは数十ｍsec程度の時定数が必要となる）の観点から、電源電圧の変化速度を遅くする手法として、大型でコストのかかるＬＣフィルタを使わざるを得なくなり、この点で上記技術は実用的でないという欠点がある。また、デバイス保護の観点からは過大電圧と同様に過大電流にも注意を払う必要があるが、これについては考慮されていない。

本発明は、このような問題点に鑑みてなされたものであり、その目的は、原稿からの光をアナログ電気信号に変換する光電変換素子と、前記アナログ信号をバッファし、後段のアナログ信号処理回路を駆動するアナログ信号バッファと、Ａ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路（ＡＦＥ）とを具備する画像読取装置及び画像形成装置において、省スペース・低コストにて、電圧・電流双方に対するAFEのデバイス保護を容易に実現することである。

請求項１の発明は、原稿からの光をアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号に対しＡ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路との間に接続され、前記アナログ信号処理回路を駆動するアナログ信号バッファであって、その電源の立ち上がり時間を前記光電変換素子の電源の立ち上がり時間よりも長くするバッファ電源遅延部を有し、該バッファ電源遅延部はｎｐｎトランジスタを有すると共に、該トランジスタのコレクタは電源に接続され、ベースはＲＣフィルタを介して前記電源に接続され、エミッタは前記アナログ信号バッファに接続されており、前記ＲＣフィルタにより前記立ち上がり時間を長くすることを特徴とする。
請求項２の発明は、請求項１に記載のアナログ信号バッファにおいて、前記バッファ電源遅延部は、前記光電変換素子の電源の立ち上がり開始から前記光電変換素子に駆動信号が入力されるまでの時間よりも前記アナログ信号バッファの電源の立ち上がり時間を長くしたことを特徴とする。
請求項３の発明は、請求項１又は２に記載のアナログ信号バッファにおいて、前記アナログ信号バッファの電源の立ち上がり時間を切り替える立ち上がり時間切替手段を有することを特徴とする。
請求項４の発明は、請求項３に記載のアナログ信号バッファにおいて、前記立ち上がり時間切替手段は、前記ＲＣフィルタの抵抗値または容量値を変化させるか又は等価的に変化させることを特徴とする。
請求項５の発明は、請求項３又は４に記載のアナログ信号バッファにおいて、前記立ち上がり時間切替手段が切替を行うタイミングは、前記光電変換素子に駆動信号が入力されてから所定時間経過後であることを特徴とする。
請求項６の発明は、請求項３又は４に記載のアナログ信号バッファにおいて、前記立ち上がり時間切替手段が切替を行うタイミングは、前記アナログ処理回路の入力信号のオフセットに基づいて設定されることを特徴とする。
請求項７の発明は、請求項３又は４に記載のアナログ信号バッファにおいて、前記立ち上がり時間切替手段が切替を行うタイミングは、前記アナログ処理回路でＡ／Ｄ変換された黒データの値に基づいて設定されることを特徴とする。
請求項８の発明は、請求項６に記載のアナログ信号バッファと、光電変換素子により変換された原稿からの光に対応するアナログ電気信号が請求項６に記載のアナログ信号バッファを介して入力され、前記アナログ電気信号に対し、Ａ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路とからなるアナログ信号処理システムであって、前記アナログ信号処理回路は、入力信号のオフセットを検知するオフセット検知部を備えるとともに、該オフセット検知部の検知結果を外部信号として出力し、前記アナログ信号バッファは、該外部信号を用いて前記立ち上がり時間の切替を行うことを特徴とする。
請求項９の発明は、請求項７に記載のアナログ信号バッファと、光電変換素子により変換された原稿からの光に対応するアナログ電気信号が請求項７に記載のアナログ信号バッファを介して入力され、前記アナログ電気信号に対し、Ａ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路とからなるアナログ信号処理システムであって、前記アナログ信号処理回路は、Ａ／Ｄ変換された黒データの値を検知する黒データ検知部を備えるとともに、該黒データ検知部の検知結果を外部信号として出力し、前記アナログ信号バッファは、該外部信号を用いて前記立ち上がり時間の切替を行うことを特徴とする。
請求項１０の発明は、原稿からの光をアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号に対しＡ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路との間に接続され、前記アナログ電気信号をバッファし、前記アナログ信号処理回路を駆動するアナログ信号バッファであって、前記アナログ信号処理回路との間で流れる電流を制限する電流制限部を有し、前記アナログ信号バッファがｐｎｐトランジスタを用いたエミッタフォロワ回路であり、前記電流制限部はｎｐｎトランジスタを用いて構成され、そのコレクタには前記アナログ信号バッファのトランジスタのコレクタが接続され、エミッタにはエミッタ抵抗を介してグランドが接続され、ベースには所定の電圧が入力されることを特徴とする。
請求項１１の発明は、原稿からの光をアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号に対しＡ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路との間に接続され、前記アナログ電気信号をバッファし、前記アナログ信号処理回路を駆動するアナログ信号バッファであって、前記アナログ信号処理回路との間で流れる電流を制限する電流制限部を有し、前記アナログ信号バッファがｎｐｎトランジスタを用いたエミッタフォロワ回路であり、前記電流制限部はｐｎｐトランジスタを用いて構成され、そのコレクタには前記バッファのトランジスタのコレクタが接続され、エミッタにはエミッタ抵抗を介して電源が接続され、ベースには所定の電圧が入力されることを特徴とする。
請求項１２の発明は、原稿からの光をアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号に対しＡ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路との間に接続され、前記アナログ電気信号をバッファし、前記アナログ信号処理回路を駆動するアナログ信号バッファであって、前記アナログ信号処理回路との間で流れる電流を制限する電流制限部を有し、前記アナログ信号バッファがｐｎｐトランジスタを用いたエミッタフォロワ回路であり、前記電流制限部はｎｐｎトランジスタを用いたカレント・ミラー構成であることを特徴とする。
請求項１３の発明は、原稿からの光をアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号に対しＡ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路との間に接続され、前記アナログ電気信号をバッファし、前記アナログ信号処理回路を駆動するアナログ信号バッファであって、前記アナログ信号処理回路との間で流れる電流を制限する電流制限部を有し、前記アナログ信号バッファがｎｐｎトランジスタを用いたエミッタフォロワ回路であり、前記電流制限部はｐｎｐトランジスタを用いたカレント・ミラー構成であることを特徴とする。
請求項１４の発明は、請求項１乃至７若しくは１０乃至１３の何れか１項に記載のアナログ信号バッファ、又は請求項８若しくは９に記載のアナログ信号処理システムを備えたことを特徴とする画像読取装置である。
請求項１５の発明は、請求項１４に記載の画像読取装置を備えたことを特徴とする画像形成装置である。

（作用）
アナログ信号バッファは後段のアナログ信号処理回路（ＡＦＥ）を駆動し、光電変換素子からのアナログ信号成分をそのままアナログ信号処理回路に伝える機能を持つので、電源からアナログ信号バッファに供給される電圧の変化（上昇）する速度を遅くすることで、アナログ信号処理回路に対する過大電圧抑制効果が得られる。
このように、アナログ信号バッファに供給される電源電圧の変化速度を遅くして（電源立ち上がり速度を低下させて）過大出力を抑える場合、アナログ信号バッファでの消費電流（数ｍA）はＣＣＤの電流の数十分の１で済むことから、上述した大型ＬＣフィルタを用いることなく、小型かつ安価なＲＣフィルタが使えるようになる。即ち、実用性を持ちつつ、過大電圧の抑制効果を容易に得ることができる。さらにこの場合、トランジスタ等の電流増幅器を用いて、電源からアナログ信号バッファ電流を供給する構成にすることで、上記容易性をさらに向上させることができる。
また、アナログ信号バッファに抵抗を追加することで、アナログ信号処理回路に流入する電流、即ちアナログ信号バッファからの流出する電流を制限している。また、抵抗の代わりに、トランジスタを用いた定電流源（カレント・ミラー等）を設けることにより、出力（負荷）によって制限電流値が変動することも抑えることができる。

本発明によれば、原稿からの光をアナログ電気信号に変換する光電変換素子と、前記アナログ信号をバッファし、後段のアナログ信号処理回路を駆動するアナログ信号バッファと、Ａ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路とを具備する画像読取装置及び画像形成装置において、省スペース・低コストにて、電圧・電流双方に対するAFEのデバイス保護を容易に実現できる。

以下、本発明の実施形態について図面を参照しながら詳細に説明する。
[第１の実施形態]
図１は本発明の第１の実施形態の画像読取装置の概略構成を示す図である。この画像読取装置は、例えばデジタル複写機の原稿読取装置として構成されており、原稿１２を載せるコンタクトガラス１と、原稿露光用のランプ２及び第１反射ミラー３を搭載した第１キャリッジ６と、第２反射ミラー４及び第３反射ミラー５を搭載した第２キャリッジ７と、入射光を光電変換するＣＣＤ（ＣＣＤリニアイメージセンサ）９と、ランプ２から放射され、原稿１２で反射し、第１乃至第３反射ミラーで反射された光をＣＣＤ９に結像させるレンズユニット８と、読取光学系等による各種の歪みを補正するための白基準板１３とを備えている。ＣＣＤ９はセンサボードユニット１０に搭載され、センサボードユニット１０上でＣＣＤ９で光電変換されたアナログ電気信号に対し、所定の処理が施される。第１キャリッジ６、第２キャリッジ７、レンズユニット８、及びセンサボードユニット１０はスキャナ本体１１内に設けられている。原稿走査時は第１キャリッジ６及び第２キャリッジ７はステッピングモータ（図示せず）により、図示しないレールに沿って副走査方向Ａに移動する。

図２は本発明の第１の実施形態の画像読取装置におけるＣＣＤからＡＦＥ迄の構成を示すブロック図である。この図において、図１６と同一又は対応する構成要素には図１６で使用した符号を付した。

図２に示すように、ＣＣＤ９の出力信号（CCD_OUT）はアナログ信号バッファ２１に供給され、アナログ信号バッファ２１の出力信号はコンデンサ２３を介してＡＦＥ２４に入力される。ＡＦＥ２４の入力端にはクランプ回路（図示せず）が設けられているため、コンデンサ２３の出力側において直流分再生が行われる。ＣＣＤ９には電源Ｖccdの電圧がそのまま供給される。アナログ信号バッファ２１は、ｎｐｎトランジスタを用いたエミッタフォロワ回路からなる第１バッファ２５と、ｐｎｐトランジスタを用いたエミッタフォロワからなる第２バッファ２６との縦続回路で構成され、第１バッファ２５には電源Ｖef1の電圧がそのまま供給され、第２バッファ２６には電源Ｖef2の電圧がＲＣローパスフィルタを有する電源遅延部２２を通して供給される。このようのＣＣＤ９の電源に比べてアナログ信号バッファ２１の電源の電圧変化を緩やかにする（立ち上がり時間、立ち下がり時間を長くする）ことで過大電圧抑制を図る。ここで、アナログ信号バッファ２１で消費される電流はＣＣＤ９の数十分の1程度と比較的小さいため、ＣＣＤ９ほど電圧降下を気にする必要がない。そのため、上述した大型・高コストの主要因であるインダクタンス（L）を使う必要がなくなり、電源遅延部２２としては最も簡素なフィルタであるＲＣ回路を用いることができる。これによって、小型かつ低コストにて過大電圧を抑制することができる。

アナログ信号バッファ２１の具体的回路構成を図３及び図４に示す。図３及び図４において、電源遅延部の構成以外は同一である。即ち、ＣＣＤの出力信号（CCD_OUT）が第１バッファ２５を構成するｎｐｎトランジスタ３１のベースに入力され、エミッタに接続された抵抗３２から出力が取り出され、第２バッファ２６を構成するｐｎｐトランジスタ３３のベースに入力される。そして、エミッタに接続された抵抗３４の一端から出力が取り出され、コンデンサ２３を通してＡＦＥに供給される。

電源遅延部については、図３の場合、電源遅延部２２−１は、抵抗３５及びコンデンサ３６からなるＲＣローパスフィルタで構成されており、抵抗３５の一端は電源Ｖef2に接続され、抵抗３５の他端は抵抗３４の他端（第２バッファ２６に対する電源供給端）及びコンデンサ３６の一端に接続されている。コンデンサ３６の他端はグランドに接続されている。つまり、電源Ｖef2の電圧が抵抗３５及びコンデンサ３６からなるＲＣローパスフィルタを通して供給されることにより、電源Ｖef2が急激に変化（立ち上がり、立ち下がり）しても、第２バッファ２６に供給される電圧はＲＣの時定数により徐々に変化するようになる。

ところで、図３の電源遅延部２２−１の場合、第２バッファ２６での消費電流は少ないといえども０ではないため、抵抗３５の値は数百Ω程度までと制限を受ける。このため時定数を確保するためにはコンデンサ３６の容量を大きくしなければならない。またカラースキャナではＲ、Ｇ、Ｂ３系統のバッファを持つため、上記ＲＣ回路が各系統に必要になる。そこで、図４に示す電源遅延部２２−２では、第２バッファ２６の電流を電流増幅器（ｎｐｎトランジスタ３７）の増幅電流によって供給し、トランジスタ３７のベース電圧の立ち上がりを遅延させる構成とする。このときトランジスタ３７はエミッタフォロワ構成であるため、第２バッファ２６の電源供給端（抵抗３４とトランジスタ３７のエミッタとの接続点）に現れる電圧は、電源Ｖef2の電圧を抵抗３６とコンデンサ３６とからなるＲＣ回路によって遅延させた電圧とほぼ等しくなる。ここで重要なのは、トランジスタ３７のベース電流はコレクタ電流の1/hfe（ｈfeは通常100〜数百）しか流れないことである。つまり、抵抗３５での電圧降下は殆ど考える必要がないため、抵抗３５は非常に大きくすることが可能となる（数k〜数十kΩ）ことで、さらなる小型化・低コス化を図ることができる。またｈfeが十分高く、飽和電圧が十分低いトランジスタを用いることで、Ｒ、Ｇ、Ｂ３系統の場合でも１回路すなわち最小構成にすることができる。

なお、以上の説明では、アナログ信号バッファ２１が２段のバッファにより構成され、その後段のバッファ２６に電源遅延部２２を設けたが、アナログ信号バッファ２１内に１段、若しくは３段以上のバッファを設けてもよい。また、複数段のバッファの全てに電源遅延部を設けてもよい。

[第２の実施形態]
第１の実施形態は電源投入時の対応であるが、ＣＣＤ９の蓄積電荷による過大電圧にも注意する必要がある。蓄積電荷は電源投入後ＣＣＤ９に蓄積される電荷であり、図５に示すように、ＣＣＤ９にタイミングＴ0で電源が供給され、駆動信号が入力されるタイミングＴ1でＣＣＤ９の蓄積電荷が一気に掃き出されると、ＣＣＤ９から過大電圧が出力され、これがアナログ信号バッファ２１を通してＡＦＥ２４に定格電圧を超える過大電圧が入力される。

そこで、本実施形態では、アナログ信号バッファ２１の電源の立ち上がり時間を電源投入から、ＣＣＤ９に駆動信号が入力されるまでの時間以上に設定する。例えば、図６に示すように、電源ＶccdがタイミングＴ0で立ち上がると、アナログ信号バッファ２１の電源Ｖefが立ち上がりを開始し、ＣＣＤ９に駆動信号が入力されるタイミングＴ1を過ぎたタイミングＴ2にて立ち上がりが終了するように設定している。これによって、タイミングＴ1にてＡＦＥ２４に入力される電圧は電源Ｖefの立ち上がりの遅延に応じて、図５の場合よりも低下するため、電源投入時の過大電圧のみならず、ＣＣＤ９の蓄積電荷による過大電圧までも抑制できる。

[第３の実施形態]
第２の実施形態のように電源立ち上がりの遅延を大きくすることは、過大電圧抑制の観点では好ましいが、システムの立ち上げ時間の観点からは不利になる。そこで、本実施形態では、電源遅延部に遅延時間切替機能を持たせることで、システム立ち上げ時間のロスとなる不要な電源遅延を低減できる構成とする。

図７は本実施形態のアナログ信号バッファ及び電源遅延部の回路構成を示す図であり、図８はその動作を示すタイミング図である。図７において図３と同一又は対応する構成要素には図３で使用した符号を付した。また、図８と図６との関係についても同様である。

図７Ａに示すように、本実施形態では、アナログ信号バッファ２１を構成するｐｎｐトランジスタ３８のベースにＣＣＤからアナログ信号（CCD_OUT）が入力され、トランジスタ３８のエミッタに接続された抵抗３９の一端から、コンデンサ２３を通してＡＦＥに出力される。抵抗３９の他端には、電源Ｖefの電圧が電源遅延部２２−３を通して供給される。電源遅延部２２−３はｎｐｎトランジスタ４０と、電源遅延回路４１とからなり、トランジスタ４０のコレクタが電源Ｖefに接続され、エミッタは抵抗３９の他端に接続される。また、電源遅延回路４１は、一端が電源Ｖefに接続され、他端がトランジスタ４０のベースに接続されている。電源遅延回路４１は外部から供給される切替信号ＳＷにより、遅延時間の切替ができるように構成されている。

電源遅延回路４１は、例えば図７Ｂ及びＣに示すように構成されている。図７Ｂに示す電源遅延回路４１−１は、スイッチ４５の切替により抵抗４２又は４３の何れかがコンデンサ４４に直列接続されるようにして、ＲＣローパスフィルタの時定数を切り替え、電源Ｖefの立ち上がり時間を切り替える。また、図７Ｃに示す電源遅延回路４１−２は、スイッチ４９の切替によりコンデンサ４６のみ又は４６及び４７が抵抗４８に直列接続されるようにして、ＲＣローパスフィルタの時定数を切り替え、電源Ｖefの立ち上がり時間を切り替える。つまり、図７Ｂの回路では抵抗値を切替え、図７Ｃの回路では容量値を切替えることで、ＲＣローパスフィルタの時定数を切り替えている。

ここで、図６を参照しながら上述したように蓄積電荷の過電圧は駆動信号が入力を開始したときに発生するため、電源遅延回路４１の立ち上がり時間を切り替えるタイミングは駆動信号がＣＣＤ９に入力されてから過大電圧の影響が十分小さくなったときに設定する。例えば、図８に示すように、タイミングＴ1にて駆動信号が入力されると、ＣＣＤ９から過大電圧が出力されるが、その過大電圧が低下し、約５VになったタイミングＴ3に切替を行う。この切替により、立ち上がりの終了のタイミングが、切替を行わない場合のＴ2からＴ4に早まる。これによって、システム立ち上げ時間のロスとなる不要な電源遅延を最小限に抑えることができる。

[第４の実施形態]
図９は本発明は第４の実施形態を示す図であり、この図のＡはアナログ信号バッファ、電源遅延部、及び電源遅延部の遅延時間の切替信号ＳＷを生成するための信号オフセット検知部を示し、Ｂは信号オフセット検知部の構成例のブロック図である。図９Ａにおいて、図７Ａと同一又は対応する構成要素には図７Ａで使用した符号を付した。

図９Ａは図７Ａにおける切替信号ＳＷを信号オフセット検知部５１により生成するように構成したものである。信号オフセット検知部５１は、ＡＦＥ２４の入力信号のオフセットレベル（直流レベル）を検知し、その結果により切替信号ＳＷを生成し、電源遅延回路４１の遅延時間を切り替える。信号オフセット検知部５１は、図９Ｂに示すように、コンデンサ２３を通ったアナログ信号が入力される入力バッファ５２と、その出力信号中のノイズ低減及び交流成分除去を行う積分器５３と、積分器５３の出力信号であるオフセットレベル（offset_ave）を予め設定した閾値又は範囲（offset_th）と比較し、閾値以下（又は範囲内）であればレベル“１”を、それ以外の場合にレベル“０”を出力する比較部５４と、比較部５４の出力レベルが“１”のときに切替信号ＳＷの“１（High）”を、“０”のときに “０（Low）”を出力する信号出力部５５とからなる。切替信号ＳＷの論理と、電源遅延回路４１の遅延時間との関係は、ＳＷ＝１が電源遅延小（通常）に対応し、ＳＷ＝０（Low）が電源遅延大に対応する。ＳＷ＝０を電源遅延大に割り当てたのは、電源ＯＮ直後に確実に遅延時間を大にするためである。入力バッファ５２を設けたのは、積分器５３を設けたことでＡＦＥ２４の入力信号に影響が現れる（信号波形が鈍る）を防止するためである。

本実施形態の動作は以下のようになる。通常、信号オフセット検知部５１は、電源遅延回路４１の時間切替の際に動作させ、電源投入時は動作させない。そのため、イネーブル(enable)信号によって、図８のタイミングＴ1以後に信号出力部５５がアクティブになるように制御している。非アクティブのとき、切替信号ＳＷが論理不定になる可能性があるが、この場合はプルダウン抵抗を信号出力部５５の出力側に付加すればよい。
まず、電源ＯＮ時は電源遅延回路４１の遅延時間を大にするため、電源ＯＮ直後のデフォルトとしてＳＷ＝０で立ち上げる。このとき、信号出力部５５の出力が無効（非アクティブ）となり、プルダウン抵抗の出力が電源遅延回路４１に入力される。又は信号出力部５５の出力が有効（アクティブ）となり、ＳＷ＝０が出力されるように構成してもよい。
ＣＣＤ９に駆動信号が入力されるタイミングＴ1以後は、遅延時間を小にしてなるべく早く立ち上げるため、過大電圧の影響が小さくなったときにＳＷ＝１に切替える。ここでは、積分器５３の出力信号であるオフセットレベル（offset_ave）が閾値以下（又は範囲内）であれば、オフセットレベルが安定し、過大電圧の影響が十分に小さくなったとみなし、ＳＷ＝１に切替えている。なお、この閾値は通常のオフセットレベル以上であり、ＡＦＥ２４の入力定格以下の任意のレベルである。また、閾値範囲は通常のオフセットレベル±任意の値である。

このように、本実施形態によれば、ＡＦＥ２４の入力オフセットレベルをモニタして過大電圧期間の終了を検知し、フィードバック構成として、電源の遅延時間の切り替えを自動的に行えるようにすることで、システム間の過大電圧期間の個体差（バラツキ）によらず立ち上がり時間ロスを適切に低減することができる。なお、切替信号ＳＷの論理と、電源遅延回路４１の遅延時間との関係を上記の場合と逆にしてもよい。

[第５の実施形態]
第４の実施形態のように、ＣＣＤの出力信号ラインに任意の回路を付加することは、信号遅延等によるタイミングのずれやＡＦＥ２４の入力段での電流リークの増大を招く可能性がある。一方で、信号黒データは信号オフセットレベルとＡＦＥ２４内部の基準電圧（通常はオフセットレベル程度）によって決まるため、それをモニタすることは上記で示したオフセットレベルのモニタと本質的に等価である。そこで、第５の実施形態では信号黒データ（デジタル値）をモニタする構成とした。

図１０は本発明は第５の実施形態を示す図であり、この図のＡはアナログ信号バッファ、電源遅延部、及び電源遅延部の遅延時間の切替信号ＳＷを生成するための黒出力検知部を示し、Ｂは黒出力検知部の構成例のブロック図である。図１０Ａにおいて、図７Ａと同一又は対応する構成要素には図７Ａで使用した符号を付した。

黒出力検知部６１は、図１０Ｂに示すように、ＡＦＥ２４から出力される１０ビットのデジタルデータと、そのデジタルデータの黒信号出力期間を示す同期信号（opb_sync）が入力され、複数の黒信号出力期間の黒データを平均して出力する平均部６２と、平均部６２の出力データ（data_ave）と、予め設定した閾値又は範囲（data_th）と比較し、閾値以下（又は範囲内）であればレベル“１”を、それ以外の場合に“０”を出力する比較部６３と、比較部６３の出力レベルが“１”のときに切替信号ＳＷの“１（High）”を、“０”のときに“０（Low）”を出力する信号出力部６３とからなる。即ち黒出力検知部６１の動作は基本的に図９のオフセット検知部５１と変わらないが、黒信号出力期間を示す同期信号（opb_sync）が加えられている点が異なる。なお、平均部６２にて平均する１ラインあたりの黒データ数は上記同期信号（opb_sync）により決定される。また、平均するライン数は外部信号（レジスタ出力）により設定される。

このように信号黒データをモニタして過大電圧期間の終了を検知し、電源の遅延時間の切り替えを自動的に行えるようにすることで、信号遅延のタイミングずれ、及びリーク電流の増大を回避しつつ、システム間の過大電圧期間の個体差（バラツキ）によらず立ち上がり時間ロスを適切に低減することができる。

[第６の実施形態]
第４及び第５の実施形態のように外付けの回路（信号オフセット検知部５１、黒出力検知部６１）を付加することで、電源遅延回路４１の遅延時間切替を適切なタイミングで行うことができるが、第４の実施形態ではタイミングずれや電流リーク、それを解決した第５の実施形態においてもデジタルデータを用いることによる回路の大型化が問題になる。そこで、第６の実施形態では、信号オフセット検知部５１、黒出力検知部６１をＡＦＥ２４に内蔵させることで、この問題を解決している。

図１１は本発明の第６の実施形態のアナログ信号バッファ、電源遅延部、及びＡＦＥを示す図である。この図のAは信号オフセット検知部５１をＡＦＥ２４−１に内蔵させたものであり、Ｂは黒出力検知部６１をＡＦＥ２４−２に内蔵させたものである。これらのＡＦＥは、内蔵されたオフセット検知部５１又は黒出力検知部６１からの結果を切替信号ＳＷとして出力する機能を持つ。また、上記の閾値（又は範囲）を設定するoffset_th、data_th、及び出力イネーブルはレジスタまたは外部端子によって制御可能である。このようにオフセット又は黒出力検知機能をAFEに内蔵させることで、タイミングずれや電流リーク、回路の大型化を抑制することができ、またそれを用いたフィードバック構成にすることで容易かつコンパクトな回路で電源遅延回路４１の遅延時間の切替が可能となる。

[第７の実施形態]
上記第１〜６の実施形態は過大電圧に対応するものである。ＡＦＥの入力には通常、保護ダイオードが接続されており、過大電圧だけでなく過大電流に対する保護、即ち過大電流の抑制を考慮する必要がある。そこで、第７の実施形態では、アナログバッファに流れる電流を制限することでＡＦＥの流入・流出電流を制限する構成とした。

図１２は本発明の第７の実施形態のアナログ信号バッファの基本構成を示す図である。この図のＡは、ｐｎｐトランジスタ３８を用いたエミッタフォロワ回路からなるアナログ信号バッファ２１と、そのトランジスタ３８のコレクタとＧＮＤとの間に接続された電流制限部７１とを具備する構成を示しており、Ｂはｎｐｎトランジスタ３８を用いたエミッタフォロワ回路からなるアナログ信号バッファ２１と、そのトランジスタ３８のコレクタと電源Ｖefとの間に接続された電流制限部７１とを具備する構成を示している。図１２Ａ、Ｂ共にトランジスタ３８のコレクタに電流制限部７１を設け、アナログ信号バッファ２１の出力信号はエミッタから取り出す構成となっている。トランジスタ３８のエミッタに流れる電流（ｐｎｐトランジスタではソース電流、ｎｐｎトランジスタではシンク電流）はエミッタ抵抗３９によって制限可能であるため、ここではコレクタ側にのみ電流制限部７１を設けている。図１２の矢印に示すように、ＡＦＥに流れる電流は流入、流出何れもアナログ信号バッファ２１を介して流れるため、アナログ信号バッファ２１の電流を制限することで、ＡＦＥに対する流出入電流を制限することができる。また図示していないが、多段バッファの場合、電流制限部で適切に電流制限がされていても、バッファトランジスタのベース-エミッタ（ｐｎ接合）間を介して前段バッファからＡＦＥに電流が供給される場合がある。従って、多段構成の場合は各バッファにおいて電流制限をかける必要がある。

図１３は図１２の電流制限部７１を抵抗により構成した回路構成を示している。この図のＡは図１２Ａの電流制限部７１を抵抗Ｒからなる電流制限部７１−１としたものであり、この図のＢは図１２Ｂの電流制限部７１を抵抗Ｒからなる電流制限部７１−１としたものである。

図１４は図１２の電流制限部７１を定電流源により構成した回路構成を示している。この図のＡは図１２Ａの電流制限部７１を定電流源からなる電流制限部７１−２としたものであり、この図のＢは図１２Ｂの電流制限部７１を定電流源からなる電流制限部７１−３としたものである。図１４Ａでは、アナログ信号バッファ２１はｐｎｐトランジスタ３８を用いたエミッタフォロワ回路で構成されており、電流制限部７１−２はｎｐｎトランジスタＴｒ１を用いて構成されている。そして、そのトランジスタＴｒ１のコレクタはアナログ信号バッファ２１を構成するトランジスタ３８のコレクタに接続され、エミッタはエミッタ抵抗Ｒを介してグランドに接続され、ベースには電源Ｖefの出力電圧を抵抗R１及びR２により分圧した電圧が供給される。また、図１４Ｂでは、アナログ信号バッファ２１はｎｐｎトランジスタ３８を用いたエミッタフォロワ回路で構成されており、電流制限部７１−３はｐｎｐトランジスタＴｒ１を用いて構成されている。そして、そのトランジスタＴｒ１のコレクタはアナログ信号バッファ２１を構成するトランジスタ３８のコレクタに接続され、エミッタはエミッタ抵抗Ｒを介して電源Ｖefに接続され、ベースには電源Ｖefの電圧を抵抗R１及びR２により分圧した電圧が供給される。

図１３の回路構成の場合、制限電流値はアナログ信号バッファ２１を構成するトランジスタ３８のＣＣＤ出力信号やコレクタ電流によって変動するため、抵抗Ｒを比較的大きくする必要があり、ミラー効果の影響により信号波形自体が劣化する可能性がある。これに対して、図１４では電流制限部に定電流源（トランジスタ）を用いており、電流制限用トランジスタＴｒ１はエミッタフォロワ構成になっているため、アナログ信号バッファ２１のトランジスタ３８のコレクタ電流（AFEの電流）はトランジスタＴｒ１のベース電位およびエミッタ抵抗Ｒで決まる。そのため、上記のような制限電流値の変動を抑えることが可能となり、またベース電位との組み合わせによりＲの値を小さくできることから、ミラー効果の影響も軽減することができる。

図１５は図１２の電流制限部７１をカレント・ミラー回路により構成した回路構成を示している。この図のＡは図１２Ａの電流制限部７１をカレント・ミラー回路からなる電流制限部７１−４としたものであり、この図のＢは図１２Ｂの電流制限部７１をカレント・ミラー回路からなる電流制限部７１−５としたものである。これらの回路構成の場合も、図１４の回路構成と同様な効果が得られる。この場合、トランジスタＴｒ３とＴｒ２のベース電位は同じとなり、Ｔｒ３側でＴｒ２のベース電位を供給し制限電流値を決めている。このときＴｒ３に流れる電流を制限電流値とすると、抵抗Ｒ２とＲ３とが等しい場合は、トランジスタＴｒ３とＴｒ２のコレクタ電流はほぼ同じになるようにトランジスタが動作するため、アナログ信号バッファ２１のトランジスタ３８に流れる電流を制限できる。ただし、トランジスタＴｒ３はトランジスタＴｒ２のベース電位を供給するものであるため、構成としては必ずしも抵抗Ｒ２とＲ３とが等しい必要はない（厳密にカレント・ミラー回路として動作させる必要はない）。

本発明の第１の実施形態の画像読取装置の概略構成を示す図である。 本発明の第１の実施形態におけるＣＣＤからＡＦＥ迄の構成を示す図である。 図２にアナログ信号バッファ及び電源遅延部の回路構成の一例を示す図である。 図２にアナログ信号バッファ及び電源遅延部の回路構成の別の一例を示す図である。 ＣＣＤの蓄積電荷により発生する過大電圧がＡＦＥに入力されることを示すタイミング図である。 本発明の第２の実施形態においてＣＣＤの蓄積電荷により発生する過大電圧がＡＦＥに入力されないことを示すタイミング図である。 本発明の第３の実施形態のアナログ信号バッファ及び電源遅延部の回路構成を示す図である。 本発明の第３の実施形態の動作を示すタイミング図である 本発明の第４の実施形態におけるアナログ信号バッファ、電源遅延部及び信号オフセット検知部の構成を示す図である。 本発明の第５の実施形態におけるアナログ信号バッファ、電源遅延部、及び黒出力検知部の構成を示す図である。 本発明の第６の実施形態のアナログ信号バッファ、電源遅延部、及びＡＦＥを示す図である。 本発明の第７の実施形態のアナログ信号バッファの基本構成を示す図である。 図１２の電流制限部を抵抗により構成した回路構成を示す図である。 図１２の電流制限部を定電流源により構成した回路構成を示す図である。 図１２の電流制限部をカレント・ミラー回路により構成した回路構成を示す図である。 先に提案した画像読取装置におけるＣＣＤからＡＦＥ迄の構成を示す図である。

符号の説明

９・・・ＣＣＣ、１２・・・原稿、２１・・・アナログ信号バッファ、２２，２２−１，２２−２，２２−３，・・・電源遅延部、２４・・・ＡＦＥ、２５・・・第１バッファ、２６・・・第２バッファ、３１・・・ｎｐｎトランジスタ、３３・・・ｐｎｐトランジスタ、５１・・・信号オフセット検知部、６１・・・黒出力検知部、７１，７１−１，７１−２，７１−３・・・電流制限部。

Claims (15)

1. 原稿からの光をアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号に対しＡ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路との間に接続され、前記アナログ信号処理回路を駆動するアナログ信号バッファであって、
   その電源の立ち上がり時間を前記光電変換素子の電源の立ち上がり時間よりも長くするバッファ電源遅延部を有し、
   該バッファ電源遅延部はｎｐｎトランジスタを有すると共に、該トランジスタのコレクタは電源に接続され、ベースはＲＣフィルタを介して前記電源に接続され、エミッタは前記アナログ信号バッファに接続されており、
   前記ＲＣフィルタにより前記立ち上がり時間を長くすることを特徴とするアナログ信号バッファ。
2. 請求項１に記載のアナログ信号バッファにおいて、
   前記バッファ電源遅延部は、前記光電変換素子の電源の立ち上がり開始から前記光電変換素子に駆動信号が入力されるまでの時間よりも前記アナログ信号バッファの電源の立ち上がり時間を長くしたことを特徴とするアナログ信号バッファ。
3. 請求項１又は２に記載のアナログ信号バッファにおいて、
   前記アナログ信号バッファの電源の立ち上がり時間を切り替える立ち上がり時間切替手段を有することを特徴とするアナログ信号バッファ。
4. 請求項３に記載のアナログ信号バッファにおいて、
   前記立ち上がり時間切替手段は、前記ＲＣフィルタの抵抗値または容量値を変化させるか又は等価的に変化させることを特徴とするアナログ信号バッファ。
5. 請求項３又は４に記載のアナログ信号バッファにおいて、
   前記立ち上がり時間切替手段が切替を行うタイミングは、前記光電変換素子に駆動信号が入力されてから所定時間経過後であることを特徴とするアナログ信号バッファ。
6. 請求項３又は４に記載のアナログ信号バッファにおいて、
   前記立ち上がり時間切替手段が切替を行うタイミングは、前記アナログ処理回路の入力信号のオフセットに基づいて設定されることを特徴とするアナログ信号バッファ。
7. 請求項３又は４に記載のアナログ信号バッファにおいて、
   前記立ち上がり時間切替手段が切替を行うタイミングは、前記アナログ処理回路でＡ／Ｄ変換された黒データの値に基づいて設定されることを特徴とするアナログ信号バッファ。
8. 請求項６に記載のアナログ信号バッファと、光電変換素子により変換された原稿からの光に対応するアナログ電気信号が請求項６に記載のアナログ信号バッファを介して入力され、前記アナログ電気信号に対し、Ａ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路とからなるアナログ信号処理システムであって、
   前記アナログ信号処理回路は、入力信号のオフセットを検知するオフセット検知部を備えるとともに、該オフセット検知部の検知結果を外部信号として出力し、前記アナログ信号バッファは、該外部信号を用いて前記立ち上がり時間の切替を行うことを特徴とするアナログ信号処理システム。
9. 請求項７に記載のアナログ信号バッファと、光電変換素子により変換された原稿からの光に対応するアナログ電気信号が請求項７に記載のアナログ信号バッファを介して入力され、前記アナログ電気信号に対し、Ａ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路とからなるアナログ信号処理システムであって、
   前記アナログ信号処理回路は、Ａ／Ｄ変換された黒データの値を検知する黒データ検知部を備えるとともに、該黒データ検知部の検知結果を外部信号として出力し、前記アナログ信号バッファは、該外部信号を用いて前記立ち上がり時間の切替を行うことを特徴とするアナログ信号処理システム。
10. 原稿からの光をアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号に対しＡ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路との間に接続され、前記アナログ電気信号をバッファし、前記アナログ信号処理回路を駆動するアナログ信号バッファであって、
    前記アナログ信号処理回路との間で流れる電流を制限する電流制限部を有し、
    前記アナログ信号バッファがｐｎｐトランジスタを用いたエミッタフォロワ回路であり、前記電流制限部はｎｐｎトランジスタを用いて構成され、そのコレクタには前記アナログ信号バッファのトランジスタのコレクタが接続され、エミッタにはエミッタ抵抗を介してグランドが接続され、ベースには所定の電圧が入力されることを特徴とするアナログ信号バッファ。
11. 原稿からの光をアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号に対しＡ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路との間に接続され、前記アナログ電気信号をバッファし、前記アナログ信号処理回路を駆動するアナログ信号バッファであって、
    前記アナログ信号処理回路との間で流れる電流を制限する電流制限部を有し、
    前記アナログ信号バッファがｎｐｎトランジスタを用いたエミッタフォロワ回路であり、前記電流制限部はｐｎｐトランジスタを用いて構成され、そのコレクタには前記バッファのトランジスタのコレクタが接続され、エミッタにはエミッタ抵抗を介して電源が接続され、ベースには所定の電圧が入力されることを特徴とするアナログ信号バッファ。
12. 原稿からの光をアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号に対しＡ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路との間に接続され、前記アナログ電気信号をバッファし、前記アナログ信号処理回路を駆動するアナログ信号バッファであって、
    前記アナログ信号処理回路との間で流れる電流を制限する電流制限部を有し、
    前記アナログ信号バッファがｐｎｐトランジスタを用いたエミッタフォロワ回路であり、前記電流制限部はｎｐｎトランジスタを用いたカレント・ミラー構成であることを特徴とするアナログ信号バッファ。
13. 原稿からの光をアナログ電気信号に変換する光電変換素子と、前記アナログ電気信号に対しＡ／Ｄ変換を含む一連の処理を施すアナログ信号処理回路との間に接続され、前記アナログ電気信号をバッファし、前記アナログ信号処理回路を駆動するアナログ信号バッファであって、
    前記アナログ信号処理回路との間で流れる電流を制限する電流制限部を有し、
    前記アナログ信号バッファがｎｐｎトランジスタを用いたエミッタフォロワ回路であり、前記電流制限部はｐｎｐトランジスタを用いたカレント・ミラー構成であることを特徴とするアナログ信号バッファ。
14. 請求項１乃至７若しくは１０乃至１３の何れか１項に記載のアナログ信号バッファ、又は請求項８若しくは９に記載のアナログ信号処理システムを備えたことを特徴とする画像読取装置。
15. 請求項１４に記載の画像読取装置を備えたことを特徴とする画像形成装置。

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