JP5716346B2 - 信号バッファ回路とセンサ制御基板と画像読取装置および画像形成装置 - Google Patents

Description

この発明は、信号バッファ回路、それを備えたセンサ制御基板、その信号バッファ回路又はセンサ制御基板を備えたスキャナ等の画像読取装置（デジタル複写機やデジタル複合機，ファクシミリ装置等の画像形成装置に搭載された画像読取部あるいは単体の画像読取装置）、およびその画像読取装置を搭載した画像形成装置に関する。

例えば、スキャナは、原稿の画像面（以下単に「原稿」ともいう）からの反射光を取得し、それをセンサ制御基板内に配置されているＣＣＤ（Charge Coupled Device）イメージセンサ（以下単に「ＣＣＤ」と略称する）で光電変換して電気信号に変えることで原稿の画像を読み取るようにしている。
このようなスキャナで使用されるセンサ制御基板において、ＣＣＤからの出力信号はエミッタフォロワ回路を用いた信号バッファ回路（以下「エミッタフォロワ回路」ともいう）でバッファされ、ＡＣ結合を介してアナログ処理回路（ＡＦＥ：Ａｎａｌｏｇ−Ｆｒｏｎｔ−Ｅｎｄ）に入力される。このとき、電源のオン（ＯＮ）又はオフ（ＯＦＦ）や、クロックの投入又は遮断等の一連の過渡動作時には、ＣＣＤから過大又は過小出力や、信号暴れが発生し、ＡＦＥへの過電圧又は過電流が問題となっていた。

そこで、このような問題に対応する技術として、従来、ＡＦＥ前段のエミッタフォロワ回路で信号を遮断したり、又は振幅制限を行うことで、ＡＦＥへの過電圧又は過電流を防止する方法などが既に知られている。
例えば、特許文献１には、ＡＦＥへの過電圧を抑制するため、エミッタフォロワ回路の電源を遅延させることでトランジスタを遮断状態とし、ＣＣＤからの出力信号をＡＦＥに伝えないことで過電圧を防止するようにした構成について開示されている。

しかしながら、このようなエミッタフォロワ回路で信号を遮断又は制限する従来の方法では、ＡＦＥへの過電圧又は過電流を回避できるが、信号を遮断又は制限しているエミッタフォロワ回路自身に過電圧（逆バイアス）が掛かってしまうという問題があった。
この発明は、上記の点に鑑みてなされたものであり、ＣＣＤ等の負荷からの過大又は過小出力や信号の暴れに起因して発生するエミッタフォロワ回路等を用いた信号バッファ回路への過電圧および後段のＡＦＥへの過電圧・過電流を同時に防止することを目的とする。

この発明は、上記の目的を達成するため、以下の（１）〜（１５）に示す信号バッファ回路、センサ制御基板、画像読取装置、および画像形成装置を提供する。
（１）信号を後段に伝達するバッファ動作を行うバッファを有する信号バッファ回路であって、上記バッファの入力部と出力部との間に接続された抵抗手段と、上記出力部に直列に接続され、上記バッファが上記バッファ動作を行っている場合には低インピーダンス状態、上記バッファ動作を行っていない場合には高インピーダンス状態となるインピーダンス可変手段とを設けたものである。

（２）（１）の信号バッファ回路において、この信号バッファ回路をエミッタフォロワ回路とし、上記抵抗手段および上記インピーダンス可変手段を電気抵抗器およびダイオードとしたものである。
（３）信号を後段に伝達するバッファ動作を行うバッファを有する信号バッファ回路であって、上記バッファの入力部と出力部との間に接続され、上記バッファが上記バッファ動作を行っている場合には高インピーダンス状態、上記バッファ動作を行っていない場合には低インピーダンス状態となる第１のインピーダンス可変手段と、上記出力部に直列に接続され、上記バッファが上記バッファ動作を行っている場合には低インピーダンス状態、上記バッファ動作を行っていない場合には高インピーダンス状態となる第２のインピーダンス可変手段とを設けたものである。

（４）（３）の信号バッファ回路において、この信号バッファ回路をエミッタフォロワ回路とし、上記第１のインピーダンス可変手段および上記第２のインピーダンス可変手段をいずれもダイオードとしたものである。
（５）光電変換を行うイメージセンサと、そのイメージセンサの出力信号を受けて信号を後段に伝達する（２）又は（４）の信号バッファ回路と、その信号バッファ回路の出力信号を入力して信号増幅およびＡ／Ｄ変換を含むアナログ処理を行うアナログ処理回路とを有するセンサ制御基板において、上記エミッタフォロワ回路のオン／オフ制御を行うバッファ制御回路を設けたものである。

（６）（５）のセンサ制御基板において、上記バッファ制御回路を、上記エミッタフォロワ回路への電源の供給をオン／オフ制御する第１のスイッチと、該第１のスイッチをオン／オフ制御する第２のスイッチとによって構成し、上記第２のスイッチを上記電源の遅延信号によって制御するものである。
（７）（５）のセンサ制御基板において、上記バッファ制御回路を、上記エミッタフォロワ回路への電源の供給をオン／オフ制御する第１のスイッチと、該第１のスイッチをオン／オフ制御する第２のスイッチとによって構成し、上記第２のスイッチを任意のタイミングで制御可能な信号の遅延信号によってオン／オフ制御するものである。

（８）（５）のセンサ制御基板において、上記バッファ制御回路を、上記エミッタフォロワ回路への電源の供給をオン／オフ制御する第１のスイッチと、該第１のスイッチをオン／オフ制御する第２のスイッチとによって構成し、上記第２のスイッチを任意のタイミングで制御可能な信号でオン／オフ制御し、上記第１のスイッチを上記第２のスイッチからの制御信号の遅延信号でオン／オフ制御するものである。

（９）（８）のセンサ制御基板において、電気抵抗器とコンデンサとからなり、上記第１のスイッチをオン／オフ制御するための遅延信号を生成するＲＣ回路を設け、上記第１のスイッチを、ｐｎｐトランジスタ又はＰＭＯＳトランジスタによって構成し、上記コンデンサを上記電源に接続したものである。
（１０）（５）〜（９）のいずれかのセンサ制御基板において、上記エミッタフォロワ回路への電源供給端とグランドとの間に電気抵抗器を接続したものである。

（１１）（５）〜（１０）のいずれかのセンサ制御基板において、上記アナログ処理回路の入出力電流の電流量を制限する電流制限回路を設けたものである。
（１２）（２）の信号バッファ回路において、上記電気抵抗器および上記ダイオードを同一の半導体チップ上に形成したものである。
（１３）（４）の信号バッファ回路において、上記各ダイオードを同一の半導体チップ上に形成したものである。

（１４）（２），（４），（１２），又は（１３）の信号バッファ回路、あるいは（５）〜（１１）のいずれかのセンサ制御基板を備えた画像読取装置である。
（１５）（１４）の画像読取装置を備え、その画像読取装置によって読み取られた画像データに基づいて画像形成処理を行う画像形成装置である。

この発明によれば、信号バッファ回路に、バッファの入力部と出力部との間に接続された抵抗手段と、上記出力部に直列に接続されたインピーダンス可変手段とを備え、そのインピーダンス可変手段が、バッファがバッファ動作を行っている場合には低インピーダンス状態、バッファ動作を行っていない場合には高インピーダンス状態となることにより、信号バッファ回路への過電圧および後段のＡＦＥへの過電圧・過電流を同時に防止することができる。

あるいは、信号バッファ回路に、バッファの入力部と出力部との間に接続された第１のインピーダンス可変手段と、上記出力部に直列に接続された第２のインピーダンス可変手段とを備え、第１のインピーダンス可変手段が、バッファがバッファ動作を行っている場合には高インピーダンス状態、バッファ動作を行っていない場合には低インピーダンス状態となり、第２のインピーダンス可変手段が、バッファがバッファ動作を行っている場合には低インピーダンス状態、バッファ動作を行っていない場合には高インピーダンス状態となることにより、高速信号の場合でも信号バッファ回路への過電圧および後段のＡＦＥへの過電圧・過電流を同時に防止できる。

この発明による信号バッファ回路の一部の第１構成例を示す回路図である。 その信号バッファ回路の一部から置き換えたＥＦの構成例を示す回路図である。 図２２に示す回路のＥＦ４２を図２のＥＦ４２０に変更したセンサ制御基板における動作シーケンスによる効果について説明するためのタイミング図である。 この発明による信号バッファ回路の一部の第２構成例を示す回路図である。 その信号バッファ回路の一部から置き換えたＥＦの構成例を示す回路図である。 図２２に示す回路のＥＦ４２を図５のＥＦ４２０′に変更したセンサ制御基板における動作シーケンスによる効果について説明するためのタイミング図である。 図５に示したＥＦ４２０′を用いた信号バッファ回路４を含むセンサ制御基板を構成する主要回路の構成例を示す回路図である。 図７のＯＶＰ４３を改良したＯＶＰの第１構成例を示す回路図である。

同じくＯＶＰ４３を改良したＯＶＰの第２構成例を示す回路図である。 同じくＯＶＰ４３を改良したＯＶＰの第３構成例を示す回路図である。 図５に示したＥＦ４２０′を用いた信号バッファ回路４および図１０に示したＯＶＰ４３０′を含むセンサ制御基板を構成する主要回路の構成例を示す回路図である。 図１１に示した主要回路を含むセンサ制御基板における動作シーケンスによる効果について説明するためのタイミング図である。 図１１と信号バッファ回路４の回路構成が若干異なるセンサ制御基板を構成する主要回路の構成例を示す回路図である。 図１３に示した主要回路を含むセンサ制御基板における動作シーケンスによる効果について説明するためのタイミング図である。 図２に示したＥＦ４２０を同一の半導体チップ上に形成して集積化した一例を示す回路図である。 図５に示したＥＦ４２０′を同一の半導体チップ上に形成して集積化した一例を示す回路図である。

この発明によるセンサ制御基板を搭載したスキャナのハード構成例を示す概略図である。 この発明によるセンサ制御基板を搭載したスキャナを備えた画像形成装置の構成例を示す概略図である。 従来のセンサ制御基板の構成例を示す回路図である。 図１９に示したセンサ制御基板を構成する主要回路の第１構成例を示す回路図である。 図２０に示した回路を含む図１９のセンサ制御基板における動作シーケンス上のＣＣＤ３の出力信号暴れによるＡＦＥ６，ＥＦ４１，４２への過電圧について説明するためのタイミング図である。 図１９に示したセンサ制御基板を構成する主要回路の第２構成例を示す回路図である。 図２２に示した回路を含む図１９のセンサ制御基板における動作シーケンス上のＣＣＤ３の出力信号暴れによるＥＦ４２への過電圧について説明するためのタイミング図である。 図２２のＥＦ４２を改良したＥＦの構成例を示す回路図である。

以下、この発明を実施するための形態を図面に基づいて具体的に説明する。
以下の実施形態は、ＣＣＤ／信号バッファ回路／ＡＦＥを有するセンサ制御基板において、以下の特徴を有する。
すなわち、エミッタフォロワ等の信号バッファ回路への過電圧（逆バイアス）を防止しながら、信号バッファ回路を遮断状態にできる構成とすることが特徴になっている。

そこで、その特徴について詳細に説明するが、その説明に入る前に、理解の便宜のため、従来のスキャナに搭載されているセンサ制御基板内での信号の流れと、そのセンサ制御基板の問題点について、図１９〜図２４を参照して説明する。なお、タイミングジェネレータ（ＴＧ）がアナログ処理回路（ＡＦＥ）と別チップの構成の例で説明するが、ＴＧがＡＦＥに内蔵されている構成でも良い。
図１９は、従来のセンサ制御基板の構成例を示す回路図である。

このセンサ制御基板を備えたスキャナは、原稿からの反射光を取得し、それをセンサ制御基板内に配置されているＣＣＤで光電変換して電気信号に変えることで原稿の画像を読み取る（図示省略）。そのセンサ制御基板は、ＴＧ（タイミングジェネレータ）１、ＣＣＤドライバ（以下「ＤＲＶ」ともいう）２、ＣＣＤ３、信号バッファ回路（図１９では「ＥＦ」）４、コンデンサ５、ＡＦＥ６によって構成されている。

ＴＧ１は、各種クロックやゲート信号を発生する。それらの信号のうち、ＣＣＤ３の駆動に必要な駆動信号であるＣＣＤ駆動信号（ｘｃｃｄ＿ｃｌｋ）は、ドライバＩＣであるＤＲＶ２を介してＣＣＤ３に入力される。ＣＣＤ３からはアナログ画像信号（ｃｃｄｏｕｔ）が出力され、エミッタフォロワ回路（ＥＦ）によって構成された信号バッファ回路４でバッファされ、コンデンサ５による交流結合を介してＡＦＥ６に入力される。

ＣＣＤ３は、リニアイメージセンサであり、ＴＧ１からのＣＣＤ駆動信号に基づいて、原稿からの反射光を光電変換してアナログ画像信号として出力する。
ＡＦＥ６は、入力されるアナログ画像信号に対して種々のアナログ処理を行う。つまり、サンプル・ホールド、クランプ動作、オフセット補正、信号増幅などを行い、最終的にＡ／Ｄ変換し、デジタル画像データを出力する。ここで、ＴＧ１から出力される信号（ｘｓｈｄ）がＤＲＶ２を介してサンプル・ホールド信号（ＳＨＤ）としてＡＦＥ６に供給される。また、ＴＧ１から出力されるマスタクロックＭＣＬＫがＡＦＥ６に供給される。

図２０は、図１９に示したセンサ制御基板を構成する主要回路の第１構成例を示す回路図である。
ＣＣＤ３の信号バッファ回路４は、一般にエミッタフォロワ回路が用いられるが、中でもインピーダンスを十分に下げる目的で、例えば図２０に示すように、ｎｐｎトランジスタ４１１とｐｎｐトランジスタ４２１を順に用いた２段構成のＥＦ（エミッタフォロワ回路）４１，４２が用いられる。

この場合、１段目のＥＦ４１は、トランジスタ４１１のエミッタとグランド（ＧＮＤ）との間に介挿されている電気抵抗器（以下単に「抵抗器」という）であるエミッタ抵抗器４１２の抵抗Ｒｅ１により立下りスルーレートが制限され、立下り応答は遅くなる。また、２段目のＥＦ４２も、同様に立上り応答が遅くなるが、更にＡＦＥ６内部のクランプ回路（ＣＬＰ）６１が動作している場合は、電源（１０Ｖ）とトランジスタ４２１のエミッタとの間に介挿されているエミッタ抵抗器４２２の抵抗Ｒｅ２とコンデンサ５のＡＣ結合容量Ｃａｃとの時定数で決まる立上り応答（〜数ｍｓ）程度にしかならない。上記の応答速度は、設計時に想定したレベルの画像信号が入力される通常状態では問題にはならない。

一方、電源オン／オフ時、クロック出力開始／停止時、駆動タイミング変更時など、ＣＣＤ３の駆動状態が過渡的な状態においてはＣＣＤ３の出力信号が過大／過小出力、又は、信号暴れが発生することが知られている。このときのＣＣＤ３の出力は通常動作時とは大きく異なり、例えばＤＣ（直流）的に見れば電源（１０Ｖ）〜ＧＮＤまでの定常レベルを出力し、ＡＣ的に見れば電源（１０Ｖ）→ＧＮＤといった通常では考えられないような大振幅・高速（画素オーダー）信号変化も発生する。

このとき、ＣＣＤ３の電源が１０Ｖであるのに対し、ＡＦＥ６の電源は３．３Ｖと異電源であるため、ＡＦＥ６とは無関係にＣＣＤ３の出力信号が入力されることになる。すなわち、通常状態とは大きく異なる過渡状態でのＣＣＤ３の出力信号により、ＡＦＥ６に過電圧（Ｖ１，Ｖ２）が掛かる、又は、ＡＦＥ６に過電流（Ｉ１，Ｉ２）が流れる、更にはＥＦ４１，４２に過電圧（トランジスタ４１１，４２１のベース−エミッタ（ｂ−ｅ）間に逆バイアスＶｂｅ１，Ｖｂｅ２）が掛かるといった問題が生じる。

ここで、ＡＦＥ６への過電圧・過電流は、ＣＣＤ３の出力信号をコンデンサ５によるＡＣ結合で入力していることにより、信号変化分がＡＦＥ６側に伝わることに起因して発生する。また、過電圧（逆バイアス）はＥＦ４１又はＥＦ４２の応答性を超える変化があった場合に、エミッタ電圧（Ｖｅ１又はＶｅ２）がベース電圧（Ｖｂ１又はＶｂ２）に追従しきれないことで発生する。

なお、図２０の構成では、一般にＥＦ４１の応答性は立上り，立下りともに十分早く、逆バイアスは問題とならない。しかし、ＥＦ４２については、電源オン時などクランプ回路６１が常時オンになっている場合（初期設定で常時オンが解除される）はＡＣ結合容量（〜数ｕＦ）を充電するため、立上り応答性は遅くなる（〜数ｍｓ）。つまり、立上り時の逆バイアスが問題となる。立下りの応答性はトランジスタ４２１を介した放電となるため十分早く、逆バイアスは問題とならない。このクランプ回路６１の動作は初期設定によって、通常の動作（１ラインの任意の期間のみクランプ回路６１をオンにする）に移行するため、電源オン〜初期設定までの期間が立上り応答性が遅くなり、通常状態（読取待機状態）〜電源オフまでの期間は立上り応答性が早くなっている。

図２１は、図２０に示した回路を含む図１９のセンサ制御基板における動作シーケンス上のＣＣＤ３の出力信号暴れによるＡＦＥ６，ＥＦ４１，４２への過電圧について説明するためのタイミングチャートである。
このセンサ制御基板における動作シーケンスでは、まずＣＣＤ３，ＤＲＶ２，ＴＧ１，およびＡＦＥ６の電源がオンになると、その電源（ここでは１０Ｖのオン）を検知してｔＰＯＲ期間後にリセット信号（ＸＲＥＳＥＴ）が解除される。ここで、ＸＲＥＳＥＴはＬｏｗ（ローレベル）がリセット状態、Ｈｉｇｈ（ハイレベル）がリセット解除状態を示し、ＴＧ１およびＡＦＥ６に入力されている（図示省略）。

リセットが解除されると、ＴＧ１およびＡＦＥ６は動作を開始する。
その後、ソフト（ＣＰＵからの通信）によって再度リセットを入れる（ソフトリセット）。これは、電源が瞬断された場合にリセットが掛からないことを避けるために行うソフト制御のリセットである。
ソフトリセットが解除されると、ＴＧ１およびＡＦＥ６を通常動作にするため、レジスタを設定する（初期設定）。その後、ＡＦＥ６のゲイン調整などの自動調整を行い、システムは読取待機状態に移行する。

電源オフ時は、基本的に無制御であり、電源オフ（ここでは１０Ｖのオフ）を検知すると、ＸＲＥＳＥＴはリセット状態に入り、電源がオフになっていく。
一方、リセット期間中はＴＧ１からＣＣＤクロックが出力されないが、ＸＲＥＳＥＴ解除後はレジスタ初期状態（ハードデフォルト）で決まったＣＣＤクロックが出力される。ソフトリセット期間中もクロックは出力されない。その後、初期設定で通常使用するクロックの位相／幅に設定され、通常状態のクロックとなり、読取待機状態に移行する。
電源オフ時は、リセットがかかるまでクロックを出力し、リセットが掛かるとクロックは出力停止となり、電源はオフになっていく。

ここで、電源オン期間（ＣＣＤクロック：オフ）は、ＣＣＤ３の出力（ｃｃｄｏｕｔ）が電源電圧（１０Ｖ）付近まで上昇する過大出力となる。これは、ＣＣＤ３にクロックが投入されていない場合、ＣＣＤ３の内部の電荷検出容量がリセット／クランプトランジスタを介して電源側にリークしていることに起因する現象であり、ＣＣＤ３によってはＧＮＤ側にリークすることもあり、この場合はＧＮＤ（０Ｖ）付近の過小出力となる。

図２１に示す過大出力は、電源電圧の立上り（〜数ｍｓ）に応じて上昇するが、それと同等以上にＥＦ４２の立上り応答性が遅いため、ＥＦ４２の電圧Ｖｅ２が追従しきれず、ＥＦ４２のベース−エミッタ（ｂ−ｅ）間に逆バイアスが掛かる。
ＸＲＥＳＥＴ解除後は、ＣＣＤ３の出力信号が暴れる（図２１のＰＯＲ期間）。これは、出力信号が通常のオフセットレベル（ここでは５Ｖ程度）になるとともに、リセット中に蓄積した電荷分を信号として吐き出すためである。この変化は大振幅・高速の立下り変化となるが、ＥＦ４１の応答は早いため、エミッタ電圧Ｖｅ１はベース電圧Ｖｂ１に追従し、ＥＦ４１のベース−エミッタ間に逆バイアスは掛からない。

また、図２０に示したように、ＥＦ４２の立下り応答は早いため、この信号暴れによる逆バイアスは掛からないが、その後、通常オフセットレベルに変化する立上り変化で逆バイアスが掛かる（図２１のＰＯＲ期間）。一方、この信号暴れはＡＦＥ６にも伝わり、ＡＦＥ６の入力部に電源（３．３Ｖ）又はＧＮＤを超える過電圧（図２０のＶ１，Ｖ２）が掛かることになり、内部のダイオード（保護ダイオード）６２，６３がオンになれば、過電流（図２０のＩ１，Ｉ２）となる。

同様に、ソフトリセット期間は、クロック出力→停止→再開、初期設定期間ではＣＣＤクロックの設定が初期値→通常設定値のように過渡動作が入るため、ＣＣＤ３の出力が暴れることになる（図２１のソフトリセット期間，初期設定期間）。そのため、この場合もＥＦ４２やＡＦＥ６に過電圧が掛かることになる。
読取待機状態（通常状態）では通常、過電圧は問題にならないが、外部から不意に光が入射された場合などでは、想定していた以上の出力（大振幅・高速の立下り変化）がＣＣＤ３から出力されることになるため、これがＡＦＥ６への過電圧となる（図２１の通常状態期間）。このとき、ＥＦ４１，４２では立上り／立下り応答性は確保されているため、逆バイアスは掛からない。

さらに、電源オフ時は、リセット状態に移行する前にＣＣＤ３の電源（１０Ｖ）が低下すると、信号が暴れる（図２１の電源オフ期間，ＸＲＥＳＥＴ＝Ｈｉｇｈ）。これは、ＣＣＤ３の電源からＣＣＤ３の電荷検出部への電荷注入が起きているためであり、この信号変化も大振幅・高速の立下り変化であるため、ＡＦＥ６への過電圧となる。この現象は、ＣＣＤ３にクロックが入力されている場合に限り出力に現れるため、ＣＣＤクロックが停止するリセット状態では発生しない。但し、リセット状態でもクロック出力→停止の切り替わりや電源オフの変化によるＣＣＤ３の出力信号の暴れはあるため、やはり同様にＡＦＥ６への過電圧となる（図２１の電源オフ期間，ＸＲＥＳＥＴ＝Ｌｏｗ）。このとき、ＥＦ４１，４２では、立上り／立下り応答性は確保されているため、逆バイアスは掛からない。

以上のように、ＣＣＤ３の出力信号に起因したＡＦＥ６，ＥＦ４１，４２への過電圧・過電流は、電源オン／オフ時など、ＣＣＤ３の動作が通常状態ではない一連の過渡状態において発生する。また、例えＣＣＤ３の動作が通常状態であっても、異常光の入力によっても発生する。

図２２は、図１９に示したセンサ制御基板を構成する主要回路の第２構成例を示す回路図であり、図２０と対応する部分には同一符号を付している。
ＡＦＥ６の過電圧を防止する従来技術としては、例えば図２２に示すように、ＥＦ４２の電源（１０Ｖ）を遅延する構成が知られている（特許文献１参照）。

図２２において、電源（１０Ｖ）の投入時に、ＥＦ４２の電源（Ｖｃｃ＿ｅｆ）は過電圧保護用の遅延回路（ＯＶＰ）４３にて緩やかに立ち上がる。このとき、Ｖｃｃ＿ｅｆが立上り始めはＣＣＤ３の出力信号（ｃｃｄｏｕｔ）より低いため、Ｖｂ２＞Ｖｅ２、つまりＥＦ４２のｐｎｐトランジスタ４２１が遮断状態となり、ＣＣＤ３の出力信号の暴れをＥＦ４２で遮断することができる。また、Ｖｂ２＜Ｖｅ２の場合でも、その差分の信号変化しかＥＦ４２に通らないため、ＡＦＥ６への信号変化を低減することができる。

このようにしてＡＦＥ６への過電圧を防止する。
なお、ＥＦは通常、ＣＣＤ出力信号数（ｅｘ．ＲＧＢ，Ｅｖｅｎ／Ｏｄｄ）分だけ必要となり、図２２のＶｃｃ＿ｅｆはそれら複数チャネルに接続されている。したがって、各チャネル間の電気的クロストークを避けるために、ＯＶＰ４３をダーリントン接続のエミッタフォロワ構成とすることで、Ｖｃｃ＿ｅｆの出力インピーダンスを十分に下げて使用する。

図２３は、図２２に示した回路を含む図１９のセンサ制御基板における動作シーケンス上のＣＣＤ３の出力信号暴れによるＥＦ４２への過電圧について説明するためのタイミングチャートである。
図２３の例では、電源オン〜ＰＯＲ期間にかけてＶｃｃ＿ｅｆを変化させているため、この期間のＡＦＥ６への過電圧は低減する。しかしこの場合、意図的にＥＦ４２を構成するトランジスタ４２１のベース−エミッタ間に逆バイアスを掛けてＥＦ４２を遮断状態としているため、ＥＦ４２ではこれ自体による過電圧が掛かるという問題がある。特に、高速信号用途のトランジスタの場合、寄生容量やベース抵抗を低減する目的でベース幅を小さくしているため、ベース−エミッタ間の逆バイアスに対する耐圧は一般に数Ｖと低いため、上記逆バイアスが即座に問題となる。

また、Ｖｃｃ＿ｅｆが立ち上がる期間中にＥＦ４２を遮断状態（Ｖｂ２＞Ｖｅ２）にすることでＡＦＥ６への信号を遮断しているが、Ｖｃｃ＿ｅｆが立ち上がってからは過電圧保護の効果はないので、通常状態又は電源オフ時の過電圧については全く防げないといった問題もある。
さらに、ＥＦ４２を遮断状態（Ｖｂ２＞Ｖｅ２）にすることでＡＦＥ６への信号を遮断しているが、Ｖｂ２＜Ｖｅ２の場合は、その差分の信号変化を伝えてしまうことになる。すなわち、完全に信号を遮断するためには、Ｖｃｃ＿ｅｆの遅延時間を長くしてＥＦ４２を遮断する期間を長くする必要があるが、この場合、遅延時間のバラツキも大きくなるため、本来、自動調整時にＶｃｃ＿ｅｆが通常の電圧に立ち上がってなければならないものが、個体によっては立ち上がらないものが発生し、最悪システムがダウンしてしまう。したがって、上記遅延時間を長くすることは困難となり、結果的にソフトリセットや初期設定といった電源オン時後半で行う制御で発生する過電圧は抑えることができない。

図２４は、図２２のＥＦ４２を改良したＥＦの構成例を示す回路図である。
この例のＥＦ４２′では、図２２のＥＦ４２の逆バイアスを回避するため、例えば図２４に示すように、ダイオードクランプを使用するのが最も一般的である。つまり、図２２に示した回路から抜き出したＥＦ４２を構成するトランジスタ４２１のベース−エミッタ間にダイオード４２３が追加されている。このＥＦ４２′の回路構成では、トランジスタ４２１のベース−エミッタ間に逆バイアスが掛かる場合、ダイオード４２３がオンになるため、そのベース−エミッタ間は順方向電圧（Ｖｆ）となり、逆バイアスをＶｆ程度に抑えることができる。

しかし、ＥＦ４２′の入力部にはＥＦ４１を介してＣＣＤ３が接続され、出力部にはコンデンサ５によるＡＣ結合を介してＡＦＥ６が接続されるため、図２４の回路構成では、ＣＣＤ３〜ＥＦ４１〜ダイオード４２３〜ＡＦＥ６という電流パスを形成し、電流（Ｉｏｖ）が流れることになる。つまり、ＣＣＤ３の過大出力信号がＡＦＥ６に伝わることになり、ＡＦＥ６の過電圧・過電流が再び問題となってしまう。この場合、ＡＦＥ６の過電流はＣＣＤ３からも流れていることになるので、ＣＣＤ３の過電流をも引き起こしてしまう。

そこで、上述した問題を解消するため、この発明の実施形態を以下に示す。
図１は、この発明による信号バッファ回路の一部の第１構成例を示す回路図である。
この信号バッファ回路では、逆バイアスを防止するため、バッファ１１の入力部（ＩＮ）と出力部（ＯＵＴ）との間（以下「入力−出力間」または「入出力間」ともいう）に高抵抗の抵抗手段である抵抗器（Ｒ）１２を接続し、出力部には直列にインピーダンスが可変するインピーダンス可変手段であるインピーダンス可変素子（ＶＺ）１３を接続する構成としている。

ここで、インピーダンス可変素子１３は、バッファ１１がオンになっている（バッファ動作をしている）状態では低インピーダンス状態（オン状態）となり、バッファ１１がオフになっている（バッファ動作をしていない：入出力間に逆バイアスが掛かっている）状態では高インピーダンス状態（オフ状態）となる。よって、ＣＣＤ３からの過大又は過小出力や信号の暴れに起因して発生する信号バッファ回路への過電圧を抑制できる。

以下、図１に示した回路（信号バッファ回路の一部）をＥＦ（エミッタフォロワ回路）に置き換えた例について説明する。
図２は、そのＥＦの構成例を示す回路図であり、図２４と同じ部分には同一符号を付している。
図２に示すＥＦ４２０は、図２２に示した信号バッファ回路４にＥＦ４２の代わりに備えるものである。

このＥＦ４２０において、高抵抗の抵抗器４２４は図１の抵抗器１２に、ダイオード４２５はインピーダンスが可変するインピーダンス可変素子１３にそれぞれ相当する。
ＥＦ４２０では、トランジスタ４２１のベース−エミッタ間に並列に抵抗器４２４が入っているため、そのベース−エミッタ間に逆バイアスが掛かっている場合のインピーダンスは、抵抗器４２４の抵抗Ｒとトランジスタ４２１のベース−エミッタ間の絶縁抵抗Ｒｅｂとの合成となる。

ここで、トランジスタ４２１のベース−エミッタ間の絶縁抵抗Ｒｅｂは通常数〜数十ＭΩであるが、抵抗Ｒはそれよりも小さく、かつＥＦ（エミッタフォロワ回路）の通常の動作時に影響を与えない定数が選択され、凡そ数十〜数百ｋΩとなる。そのため、逆バイアス時のトランジスタ４２１のベース−エミッタ間のインピーダンスは抵抗Ｒで決まり、数十〜数百ｋΩとなる。

また、図２２のＯＶＰ４３より、電源Ｖｃｃ＿ｅｆは低い電圧となっているため、ダイオード４２５も遮断状態となり、その絶縁抵抗Ｒｒも通常数〜数十ＭΩである。このとき、トランジスタ４２１のベース−エミッタ間に逆バイアスが掛かる場合は、そのベース（Ｖｂ２）とダイオード４２５のアノード（Ｖａ２）との間に逆バイアスが掛かることになるが、ダイオード４２５の絶縁抵抗Ｒｒに対し、トランジスタ４２１のベース−エミッタ間のインピーダンスの方が十分に小さいため、Ｖｂ２−Ｖａ２に掛かっている逆バイアスのほとんどがダイオード４２５に掛かることになり、トランジスタ４２１のベース−エミッタ間には逆バイアスがほとんど掛からない。

すなわち、逆バイアスを耐圧の大きいダイオード４２５に持たせることで、トランジスタ４２１のベース−エミッタ間の逆バイアスを回避することができる。これは、ダイオード４２５が単純なｐｎ接合構造であるために、逆バイアス耐圧が数十Ｖと高いためである。反対に、トランジスタ４２１は高速性などの観点からベース幅が小さい構造になっており、このためベース−エミッタ間逆バイアス耐圧は一般に数Ｖ程度しかない。なお、ダイオード４２５と並列に接続された容量Ｃｓは、ダイオード４２５の寄生容量を表している。

一方、ＥＦ４２０が非エミッタフォロワ動作の場合（逆バイアスが掛かっている場合）、ダイオード４２５はオフとなり、高インピーダンス状態となっているが、ＥＦ４２０がエミッタフォロワ動作をしている場合、ダイオード４２５はオンとなり、低インピーダンス状態となる。したがって、ＥＦ４２０は通常動作であるエミッタフォロワ動作そのものには影響を与えない。

以上のように、図２のＥＦ４２０では、トランジスタ４２１のベース−エミッタ間の逆バイアスを回避できるため、そのベース−エミッタ間の逆バイアスを回避しつつ後段のＡＦＥ６への信号を遮断することができ、ＥＦ４２０の過電圧およびＡＦＥ６への過電圧・過電流を同時に防止することができる。よって、トランジスタ４２１のベース−エミッタ間逆バイアスを容易に抑制できる信号バッファ回路を提供できる。
なお、ここではインピーダンス可変素子としてダイオードを例に説明したが、トランジスタやＭＯＳＦＥＴ等のスイッチを用いても同様の効果が得られる。また、ここでは、ｐｎｐトランジスタによるエミッタフォロワ回路を例に説明したが、ｎｐｎトランジスタでも同様である。

図３は、図２２に示した回路のＥＦ４２を図２のＥＦ４２０に変更したセンサ制御基板（図１９参照）における動作シーケンスによる効果について説明するためのタイミングチャートである。
図３の例は、図２２に示した回路のＥＦ４２を図２のＥＦ４２０に変更したセンサ制御基板における各部の電圧の様子を示しており、図２３に対し、ダイオード４２５のアノード電圧Ｖａ２が追加されている。

図２３において、電源オン期間でトランジスタ４２１のベース（Ｖｂ２）−エミッタ（Ｖｅ２）間に逆バイアスが掛かっていたが、図２の回路構成では、トランジスタ４２１のベース電圧Ｖｂ２に対してエミッタ電圧Ｖｅ２が追従するため、図３に示すように、トランジスタ４２１のベース−エミッタ間に逆バイアスは掛からない。また、逆バイアスはダイオード４２５の両端（Ｖｅ２−Ｖａ２）に掛かることになり、ダイオード４２５としては耐圧が高いため、逆バイアスは問題とならない。

図４は、この発明による信号バッファ回路の一部の第２構成例を示す回路図であり、図１と同じ部分には同一符号を付している。
図２に示したＥＦ４２０の回路構成では、逆バイアスを回避することができるが、ＣＣＤ３（図２２参照）から定常的な大電圧が出ている場合、又は緩やかに信号が変化している場合に限られる。これは、図２の回路構成の場合、逆バイアス発生時のトランジスタ４２１のベースに対するエミッタの応答性が制限されるためである。

図２において、ダイオード４２５は等価的に寄生容量Ｃｓが存在するため、高抵抗Ｒ＋寄生容量Ｃｓのローパスフィルタを形成する。このとき、高抵抗Ｒは数十〜数百ｋΩ、ダイオード４２５の寄生容量Ｃｓは数〜十数ｐＦであるため、ローパスフィルタの帯域はＣＣＤ３の出力信号（数〜数十ＭＨｚ：数十〜数百ｎｓ）に対して狭くなる。したがって、ＣＣＤ３の出力信号のような高速信号変化によって逆バイアスが発生する場合、トランジスタ４２１のベース電圧Ｖｂ２に対してエミッタ電圧Ｖｅ２が追従せず、それによってトランジスタ４２１のベース−エミッタ間には逆バイアスが掛かってしまう。

なお、図３において、電源オン期間の緩やかな信号変化による逆バイアスしか回避できていないのはそのためである。また、ＰＯＲ期間およびソフトリセット期間において、Ｖｂ２の急峻な変化（この場合は立上り変化）にＶｅ２が追従していないのも同様の理由である。

そこで、図４に示す信号バッファ回路では、高速な信号変化による逆バイアスを回避するため、バッファ１１の入力−出力間にインピーダンスが可変する第１のインピーダンス可変手段であるインピーダンス可変素子（ＶＺ２）１４を接続し、出力部にも直列にインピーダンスが可変する第２のインピーダンス可変手段であるインピーダンス（ＶＺ１）可変素子１３を接続する構成としている。

ここで、インピーダンス可変素子１３は、バッファ１１がオンになっている（バッファ動作をしている）状態では低インピーダンス状態となり、バッファ１１がオフになっている（バッファ動作をしていない：入出力間に逆バイアスが掛かっている）状態では高インピーダンス状態となる。それに対し、インピーダンス可変素子１４は、バッファ１１がオンになっている（バッファ動作をしている）状態では高インピーダンス状態となり、バッファ１１がオフになっている（バッファ動作をしていない：入出力間に逆バイアスが掛かっている）状態では低インピーダンスとなる。よって、高速信号の場合でも、ＣＣＤ３からの過大又は過小出力や信号の暴れに起因して発生する信号バッファ回路への過電圧を抑制できる。

以下、図４に示した回路（信号バッファ回路の一部）をＥＦ（エミッタフォロワ回路）に置き換えた例について説明する。
図５は、そのＥＦの構成例を示す回路図であり、図２と対応する部分には同一符号を付している。
図５に示すＥＦ４２０′は、図２２に示した信号バッファ回路４にＥＦ４２の代わりに備えるものである。

このＥＦ４２０′において、ダイオード４２５は図４のインピーダンス可変素子１３に、ダイオード４２６はインピーダンス可変素子１４にそれぞれ相当する。
ＥＦ４２０′の基本的な動作は図２によって説明したＥＦ４２０の動作と同様であり、図２の高抵抗の抵抗器４２４が図５ではダイオード４２６に置き換わっている。
このため、トランジスタ４２１のベース−エミッタ間のインピーダンスは、図２で高抵抗Ｒ（数十〜数百ｋΩ）となっていたのが、ダイオード４２６のオン抵抗程度（〜数Ω）となる点が異なる。

これにより、図５に示すＥＦ４２０′の回路構成では、トランジスタ４２１のベース−エミッタ間に掛かる逆バイアスを耐圧の大きいダイオード４２５に持たせて逆バイアスを回避することは変わらない（ベース−エミッタ間の逆バイアスは最悪でもダイオード４２５の順方向電圧（０．６〜０．７Ｖ）程度のみとなる）。しかし、トランジスタ４２１のベース−エミッタ間のインピーダンスがダイオード４２６により低インピーダンス（〜数Ω）となっていることで、ダイオード４２５の寄生容量Ｃｓ１が存在しても帯域の低下を防止することができる。つまり、逆バイアス発生時のトランジスタ４２１のベースに対するエミッタの応答性が制限されることがなくなり、ＣＣＤ３の出力信号のような高速信号変化によって逆バイアスが発生する場合でも、ＥＦ４２０′の逆バイアスを確実に回避することができる。

一方、図２のＥＦ４２０と同様に、ＥＦ４２０′がエミッタフォロワ動作をしている場合、ダイオード４２５はオンとなり、低インピーダンス状態となる。したがって、ＥＦ４２０′でも、通常動作であるエミッタフォロワ動作そのものには影響を与えない。また、トランジスタ４２１のベース−エミッタ間のダイオード４２６は、ＥＦ４２０′がエミッタフォロワ動作をしている場合、オフとなり高インピーダンス状態となるため、ダイオード４２６についても通常動作であるエミッタフォロワ動作そのものには影響を与えない。更に、ＥＦ４２０′がエミッタフォロワ動作をしている場合、トランジスタ４２１のベース−エミッタ間がオン状態となり、交流的には等電位であるため、ダイオード４２６の寄生容量Ｃｓ２についてもエミッタフォロワ動作そのものには影響を与えない。

以上のように、図５のＥＦ４２０′では、信号変化速度によらず、トランジスタ４２１のベース−エミッタ間の逆バイアスを回避できるため、そのベース−エミッタ間の逆バイアスを回避しつつ後段のＡＦＥ６への信号を遮断することで、信号変化速度によらず、ＥＦ４２０′の過電圧およびＡＦＥ６への過電圧・過電流を同時に防止することができる。よって、高速信号の場合でも、トランジスタ４２１のベース−エミッタ間逆バイアスを容易に抑制できる信号バッファ回路を提供できる。
なお、ここでもインピーダンス可変素子としてダイオードを例に説明したが、トランジスタやＭＯＳＦＥＴ等のスイッチを用いても同様の効果が得られる。また、ここでは、ｐｎｐトランジスタによるエミッタフォロワ回路を例に説明したが、ｎｐｎトランジスタでも同様である。

図６は、図２２に示した回路のＥＦ４２を図５のＥＦ４２０′に変更したセンサ制御基板（図１９参照）における動作シーケンスによる効果について説明するためのタイミングチャートである。
図６の例は、図２２に示した回路のＥＦ４２を図５のＥＦ４２０′に変更したセンサ制御基板における各部の電圧の様子を示している。

図３において、ＰＯＲ期間およびソフトリセット期間の急峻な立上り変化でトランジスタ４２１のベース（Ｖｂ２）−エミッタ（Ｖｅ２）間に逆バイアスが掛かっていたが、図５の回路構成では、急峻な立上り変化の場合でも、トランジスタ４２１のベース電圧Ｖｂ２に対してエミッタ電圧Ｖｅ２が追従するため、図６に示すように、トランジスタ４２１のベース−エミッタ間に逆バイアスは掛からない。また、図３と同様に、逆バイアスはダイオード４２５の両端（Ｖｅ２−Ｖａ２）に掛かることになるが、ダイオード４２５としては耐圧が高いため、逆バイアスは問題にならない。これによって、信号変化によらず、逆バイアスを回避することができる。

図７は、図５に示したＥＦ４２０′を用いた信号バッファ回路４を含むセンサ制御基板を構成する主要回路の構成例を示す回路図であり、図５，図２２と対応する部分には同一符号を付している。なお、この主要回路は、図１９に示したセンサ制御基板に搭載されているものとする。

図７に示す主要回路を含むセンサ制御基板では、信号バッファ回路４に図５に示したＥＦ４２０′を用いることにより、信号変化速度によらず、ＥＦ４２０′への過電圧およびＡＦＥ６への過電圧・過電流を同時に防止することができる。なお、ＥＦ４２０′の電源供給端とＧＮＤとの間に、デカップリングコンデンサ（Ｃｄ）７を介挿している。なお、「デカップリングコンデンサ」を以下単に「コンデンサ」という。

一方、ＥＦ４２０′を構成するトランジスタ４２１のエミッタにダイオード４２５を接続する構成とすることで、ＡＣ結合前の電圧（直流電圧）Ｖａ２は、ダイオード４２５の順方向電圧Ｖｆ分だけ上がることになり、ＥＦ４２０′へのアイドル電流（オフセット電流）が少なくなることで（トランジスタ４２１の動作点を変えることで）、周波数特性を劣化させてしまうという問題が生じる。

このとき、ＥＦ４２０′のアイドル電流を維持するためには、エミッタ抵抗器４２２の抵抗Ｒｅ２を小さくしなければならないが、Ｒｅ２を小さくすると、ＣＣＤ３の出力信号の振幅に対するＥＦ４２０′（トランジスタ４２１）のエミッタ電流の変化が大きくなるため、ＥＦ４２０′のリニアリティ特性（直線性）が劣化し、画像信号の特性劣化を招いてしまうため、それができない。
なお、図７のＥＦ４２０′を図２に示したＥＦ４２０に変更することもできる。

図８は、図７のＯＶＰ４３を改良したＯＶＰの第１構成例を示す回路図である。
上述したＥＦ４２０′の直線性が劣化するという課題は、図７に示したように、逆バイアス防止用のダイオード４２５の順方向電圧によって抵抗Ｒｅ２のエミッタ抵抗器４２２の両端の電圧差が小さくなるために発生し、ＯＶＰ４３がダーリントン接続のエミッタフォロワ構成であることにも起因している（Ｖｃｃ＿ｅｆが１０Ｖに対してトランジスタ４２１のベース−エミッタ間電圧（一般に０．６〜０．８Ｖ程度）２段分電圧降下した電圧となるため）。

そこで、図８に示すＯＶＰ４３′では、ＥＦ４２０′の直線性の劣化を防止するため、図７のＯＶＰ４３におけるダーリントン接続のエミッタフォロワ構成ではなく、単純スイッチでＥＦ４２０′への電源Ｖｃｃ＿ｅｆ（つまりＯＶＰ４３′）の供給をオン／オフ制御してＥＦ４２０′を遮断可能にする構成としている。つまり、図７に示したダーリントン接続のエミッタフォロワ構成に変えて、第１スイッチとしての機能を果すトランジスタ４３１と、第２スイッチとしての機能を果すトランジスタ４３２とを備えた構成にしている。トランジスタ４３１はＶｃｃ＿ｅｆのオン／オフ制御を行い、トランジスタ４３２は電源１０Ｖの遅延信号によってトランジスタ４３１のオン／オフ制御を行う。よって、ＯＶＰ４３′がバッファ制御回路に相当する。

ここで、電源（１０Ｖ）が投入されると、トランジスタ４３２のベース電圧は、１０Ｖに対し、ＲＣ回路（Ｒ１，Ｃ１）４４０で遅延させているため、トランジスタ４３２はオフ→オンへと緩やかに遷移する。同様に、トランジスタ４３１も緩やかにオフ→オンへと遷移し、その後、定常的にはオン状態となる。このとき、トランジスタ４３１が完全にオンになった状態では、Ｖｃｃ＿ｅｆは１０Ｖからコレクタ−エミッタ間電圧（一般に最悪でも０．３Ｖ程度）分の電圧降下した電圧で済むため、Ｖｃｃ＿ｅｆはほぼ１０Ｖとなる。

したがって、ダーリントン接続エミッタフォロワ構成に対し、Ｖｃｃ＿ｅｆを高くすることができるため、図７に示すように逆バイアス防止用のダイオード４２５が接続されても、エミッタ抵抗器４２２（抵抗Ｒｅ２）の両端の電圧差を狭めることなく、Ｒｅ２を変えない、又はむしろ大きくすることができる。そのため、ＥＦ４２０′の直線性の劣化を回避、又は改善することができる。

なお、図７のＯＶＰ４３と同様に、トランジスタ４３２のベース電圧をＲＣ回路（Ｒ１，Ｃ１）４４０で遅延させているのは、電源投入時、トランジスタ４３２およびトランジスタ４３１のオフ→オンに緩やかに遷移させ、Ｖｃｃ＿ｅｆの電圧変化を抑えてＡＦＥ６への過電圧を防止するためである。
また、図７のＯＶＰ４３のダーリントン接続エミッタフォロワ構成の場合と同様に、チャネル間のクロストークを防止するため、通常、トランジスタ４３１は飽和状態としインピーダンスを下げて使用する。
ＥＦ４２０′への過電圧およびＡＦＥ６への過電圧・過電流の抑制効果は、図６で示したものと同じである。

このように、ＯＶＰ４３′によれば、ＥＦ４２０′への電源の供給をオン／オフ制御するトランジスタ４３１（第１のスイッチ）と、それをオン／オフ制御するトランジスタ４３２（第２のスイッチ）とからなるバッファ制御回路が、ＥＦ４２０′のオン／オフ制御を行うことにより、ＣＣＤ３からの出力信号によって発生するＥＦ４２０′への逆バイアス、およびＡＦＥ６への過電圧・過電流を抑制できる。

また、トランジスタ４３２を電源の遅延信号によって制御することにより、ＥＦ４２０′の直線性（画像データの直線性）の劣化を招くこともなくなる。
さらに、トランジスタ４３１がトランジスタ４３２からの制御信号の遅延信号でオン／オフ制御することにより、回路規模を増大させることもなくなり、また個体バラツキを低減することもできる。

図９は図７のＯＶＰ４３を改良したＯＶＰの第２構成例を示す回路図、図１０は図７のＯＶＰ４３を改良したＯＶＰの第３構成例を示す回路図であり、いずれも図８と同じ部分には同一符号を付している。
図６に示したように、ＥＦ４１およびＥＦ４２０′の逆バイアスについては電源オン〜電源オフまでの一連の動作において全て回避することができるが、ＰＯＲ期間以降のＡＦＥ６への過電圧については依然として回避できていない。これは、ＥＦ４２０′のオン／オフをＲＣ回路４４０等の遅延回路によって制御しているためであり、図２３の説明で述べたように、遅延時間を長くすることに限界があるためである。

そこで、図９に示すＯＶＰ４３０では、電源投入〜通常状態に立ち上がるまでの過電圧・過電流を防止するため、図８のＯＶＰ４３′のように電源の遅延信号でトランジスタ４３１（スイッチ）を制御するのではなく、任意のタイミングで制御可能な信号の遅延信号である制御信号ｘｏｖｐで制御する構成とする。
図９において、ｘｏｖｐは負極性の信号であり、Ｌｏｗの場合にはトランジスタ４３１，４３２をオフ状態（過電圧保護モード）とし、Ｈｉｇｈの場合にはトランジスタ４３１，４３２はオン状態（通常動作モード）であり、信号としてはＴＧ汎用ポート出力などを使えば任意のタイミングでＶｃｃ＿ｅｆ、つまりＥＦ４２０′のオン／オフ制御を行うことができる。

このため、例えば、電源オン〜初期設定までｘｏｖｐをＬｏｗにしてＥＦ４２０′をオフ状態とし、その後、通常動作（読取待機）状態に移行するときに、ｘｏｖｐをＨｉｇｈにしてＥＦ４２０′をオン状態とすることで、電源オン〜初期設定までのＡＦＥ６への過電圧を回避することができる。なお、ＯＶＰ４３０では、トランジスタ４３２がｘｏｖｐをＲＣ回路４４０で遅延させた遅延信号で制御することにより、Ｖｃｃ＿ｅｆを緩やかに立ち上げている。

このように、ＯＶＰ４３０によっても、ＥＦ４２０′への電源の供給をオン／オフ制御するトランジスタ４３１と、それをオン／オフ制御するトランジスタ４３２とからなるバッファ制御回路が、ＥＦ４２０′のオン／オフ制御を行うことにより、ＣＣＤ３からの出力信号によって発生するＥＦ４２０′への逆バイアスおよびＡＦＥ６への過電圧・過電流を抑制できる。

また、トランジスタ４３２を任意のタイミングで制御可能な信号の遅延信号によって制御することにより、電源オン〜通常状態への移行までに発生する一連のＥＦ４２０′への逆バイアスおよびＡＦＥ６への過電圧・過電流も抑制できる。
さらに、トランジスタ４３１がトランジスタ４３２からの制御信号の遅延信号でオン／オフ制御することにより、回路規模を増大させることもなくなり、また個体バラツキを低減することもできる。

但し、ＯＶＰ４３０では、ｘｏｖｐが３．３Ｖ振幅（ＴＧ電源）であるのに対し、トランジスタ４３２がオンとなる電圧がベース−エミッタ間電圧（０．７Ｖ程度）と低いため、ＲＣ回路４４０の時定数を大きくする必要がある。

さらに、Ｖｃｃ＿ｅｆを緩やかに立ち上げるためにはトランジスタ４３１のコレクタ電流を、トランジスタ４３１のコレクタ電流を緩やかにするためにはトランジスタ４３１のベース電流を、トランジスタ４３１のベース電流を緩やかにするためにはトランジスタ４３２のコレクタ電流を、トランジスタ４３２のコレクタ電流を緩やかにするにはトランジスタ４３２のベース電流を、といったように、結果的に、トランジスタ４３２のベース電流を緩やかに変化させていることで実現しているため、トランジスタ４３２，４３１の電流増幅率（ｈｆｅ）の影響を受けて、実際はベース−エミッタ間電圧が完全に立ち上がる前に（例えば０．５Ｖ程度で）トランジスタ４３１をオンにさせてしまう（トランジスタ４３２が完全にオン、つまり、飽和状態にならなくても電流増幅作用によりトランジスタ４３２はトランジスタ４３１のベース電流を引き込み、同様にトランジスタ４３１でも僅かなベース電流でコレクタ電流を流してしまう）。したがって、Ｖｃｃ＿ｅｆを緩やかに立ち上げようとすると、ＲＣ回路４４０の時定数はその数十倍程度を必要とするため、回路規模や個体バラツキの悪化を招くことになる。

そこで、図１０に示すＯＶＰ４３０′では、図９のＲＣ回路４４０を構成する抵抗Ｒ１の抵抗器４４１および容量Ｃ１のコンデンサ４４２を次のように接続する。つまり、抵抗器４４１をトランジスタ４３２のコレクタと抵抗器４３４の一端との間に介挿し、コンデンサ４４２を抵抗器４３３，４３４に並列に、つまり電源（１０Ｖ）と抵抗器４４１との間に接続する。ｘｏｖｐは、トランジスタ４３２のベースに直接入力する。

ＯＶＰ４３０′では、電源オン後、トランジスタ４３２をオフ→オンにするまでは、トランジスタ４３２がオフ状態であるため、Ａ，Ｂ，Ｃの各点の電圧は１０Ｖと等電位になっている。その状態でｘｏｖｐによってトランジスタ４３２をオンにすると、トランジスタ４３２は飽和状態となり、Ｃ点はＧＮＤ電圧まで電圧が低下する。このとき、容量Ｃ１のコンデンサ４４２に充電が開始されるが、Ｂ点の電圧はまだ１０Ｖが保持されているため、抵抗Ｒ３の抵抗器４３４に電流は流れない。つまり、トランジスタ４３１のベース電流は流れず、トランジスタ４３１はオフ状態である。

一方、容量Ｃ１のコンデンサ４４２には抵抗Ｒ１の抵抗器４４１を介した充電電流が流れ、Ｂ点の電圧が緩やかに下がる。それに応じて、Ａ点−Ｂ点の電位差が徐々に大きくなり、抵抗Ｒ３の抵抗器４３４に流れる電流、つまりトランジスタ４３１のベース電流が徐々に大きくなる。したがって、トランジスタ４３１のコレクタ電流を徐々に大きくすることができるため（実際は図７に示したデカップ容量Ｃｄのコンデンサ７への充電電流のためＶｃｃ＿ｅｆがある電圧に達すると電流は徐々に減っていく）、結果、Ｖｃｃ＿ｅｆを緩やかに立ち上げることができる。

このとき、図９に示したＯＶＰ４３０に対して、図１０に示すＯＶＰ４３０′では、抵抗器４４１およびコンデンサ４４２からなるＲＣ回路（Ｒ１，Ｃ１）の時定数はＢ点の電圧変化を決めており、それによってトランジスタ４３１のベース電圧（ベース電流）のみを制御しているため、トランジスタ４３１のｈｆｅの影響しか受けないため、必要とするＲＣ回路の時定数は数倍程度に抑えることができる。

なお、前述したように、図９，図１０のＶｃｃ＿ｅｆは複数チャネルに接続されているため、チャネル間のクロストークを防止するため、通常状態ではトランジスタ４３１を飽和状態とし、Ｖｃｃ＿ｅｆの出力インピーダンスを下げる必要がある。したがって、Ｖｃｃ＿ｅｆを緩やかに立ち上げるために、トランジスタ４３１のコレクタに抵抗器を接続することは困難である。

また、電源用スイッチ（ハイサイド・スイッチ）には一般にｐｎｐトランジスタやＰＭＯＳトランジスタ（以下単に「ＰＭＯＳ」ともいう）などが用いられ、Ｌｏｗでオンにする信号で制御される。
図１０のＯＶＰ４３０′では、ハイサイド・スイッチのトランジスタ４３１にｐｎｐトランジスタを用いている例であるが、トランジスタ４３１のベース電圧の変化を遅延させる（トランジスタ４３１をオン／オフ制御するための遅延信号を生成する）ＲＣ回路（Ｒ１，Ｃ１）の容量Ｃ１のコンデンサ４４２は電源（１０Ｖ）に対して接続している。

これは、電源投入直後など、Ｖｃｃ＿ｅｆをオフ状態にしておきたい場合、Ｖｃｃ＿ｅｆを確実にオフ状態にするための構成であり、容量Ｃ１のコンデンサ４４２がＧＮＤに対して接続されている構成では、コンデンサ４４２の充電電流としてトランジスタ４３１のベースから電流が流れ、Ｖｃｃ＿ｅｆがオンになってしまうためである。
このように、抵抗器４４１とコンデンサ４４２とからなり、上記第１のスイッチをオン／オフ制御するための遅延信号を生成するＲＣ回路を設け、トランジスタ４３１を、ｐｎｐトランジスタ（ＰＭＯＳでもよい）によって構成し、コンデンサ４４２を電源１０Ｖに接続することにより、電源投入直後からＥＦ４２０′を確実にオフ状態にできる。

一方、図９，図１０に示したＯＶＰ４３０，４３０′では、ｘｏｖｐにより制御するため、１０Ｖが入力されている状態でｘｏｖｐによってトランジスタ４３１をオフにするというケースが発生する。
通常、Ｖｃｃ＿ｅｆの出力端には図７に示したデカップ容量Ｃｄのコンデンサ７が接続されるため、Ｖｃｃ＿ｅｆの電圧を下げるにはコンデンサ７に蓄積された電荷を放電する必要があるが、その放電パスはＥＦ４２０′のトランジスタ４２１のエミッタ→ベース→エミッタ抵抗器４１２（抵抗Ｒｅ１）→ＧＮＤとなる。したがって、例えば１０Ｖがオンになっている状態でＣＣＤ３が５Ｖの信号を出している場合、Ｖｃｃ＿ｅｆは５Ｖまで低下するまでは上記放電パスが存在するため放電が行われるが、５Ｖに到達すると、放電パスがなくなり放電しなくなる。

すなわち、Ｖｃｃ＿ｅｆは、５Ｖから低下しなくなり、ＥＦ４２０′を完全にオフに（遮断）できない。
そのため、図９，図１０に示したＯＶＰ４３０，４３０′では、Ｖｃｃ＿ｅｆの電源供給端に抵抗Ｒｂの抵抗器であるブリーダ抵抗器４３５を接続した構成とすることで、トランジスタ４３１をオフにした際に、図７に示したＥＦ４２０′を確実にオン状態からオフ状態にできるようにしている。

図１１は、図５に示したＥＦ４２０′を用いた信号バッファ回路４および図１０に示したＯＶＰ４３０′を含むセンサ制御基板を構成する主要回路の構成例を示す回路図であり、図７，図１０と対応する部分には同一符号を付している。なお、この主要回路は、図１９に示したセンサ制御基板に搭載されているものとする。
図１１に示す主要回路を含むセンサ制御基板では、ｘｏｖｐを初期設定後に解除することで、電源オン〜初期設定までの一連の動作におけるＥＦ４２０′への過電圧、ＡＦＥ６への過電圧・過電流を防止することができる。
なお、図１１のＥＦ４２０′を図２に示したＥＦ４２０に変更することもできる。

図１２は、図１１に示した主要回路を含むセンサ制御基板（図１９参照）における動作シーケンスによる効果について説明するためのタイミングチャートである。
図１２の例は、図１１に示した主要回路を含むセンサ制御基板における各部の電圧の様子を示している。

図６に示したように、ソフトリセット期間および初期設定期間に発生していたＡＦＥ６への過電圧・過電流は、図１１に示した主要回路を含むセンサ制御基板では、電源オン〜初期設定までｘｏｖｐでＶｃｃ＿ｅｆをオフ状態としているため、例えば図１２に示すように発生しない。これによって、電源オン〜初期設定に渡る一連のＥＦ４２０′への逆バイアスおよびＡＦＥ６への過電圧・過電流を回避することができる。

図１３は、図１１と信号バッファ回路４の回路構成が若干異なるセンサ制御基板を構成する主要回路の構成例を示す回路図であり、図１１と対応する部分には同一符号を付している。なお、この主要回路は、図１９に示したセンサ制御基板に搭載されているものとする。

これまでは、電源オン〜初期設定までの一連の過電圧に対して言及してきたが、通常状態（読取待機状態）での異常光入射や電源オフ時のＡＦＥ６への過電圧は抑制できていない。これは、通常状態や電源オフ時は無制御（制御できない）、あるいは電源オフについては高精度に検出する必要があるために抑制が困難だからである。したがって、電源オフ時の過電圧に対してはＣＣＤ３の出力信号を遮断するように制御するのではなく、過電圧が発生するような信号が入力されても、過電圧・過電流が起こらないようにすることが重要である。

そこで、図１３に示す主要回路を含むセンサ制御基板では、ＥＦ４５０のトランジスタ４２１のコレクタとＧＮＤとの間に、電流制限回路（ＯＶＰ）を構成する抵抗Ｒｃ２の抵抗器（以下「コレクタ抵抗器」または「電流制限抵抗器」ともいう）４２７を付加する構成とすることで、ＡＦＥ６からの入出力電流を制限し、同時に電圧をも制限することによって、ＡＦＥ６への過電圧・過電流を抑制する。つまり、信号バッファ回路４にＥＦ４５０を用いることにより、読取待機状態又は電源オフ時のＡＦＥ６への過電圧・過電流を回避することができる。
なお、図１３のＥＦ４５０を図２に示したＥＦ４２０に変更し、そのコレクタとＧＮＤとの間に抵抗Ｒｃ２の抵抗器４２７を介挿することもできる。

図１４は、図１３に示した主要回路を含むセンサ制御基板（図１９参照）における動作シーケンスによる効果について説明するためのタイミングチャートである。
図１４の例は、図１１に示した主要回路を含むセンサ制御基板における各部の電圧の様子を示している。

通常状態（読取待機）で異常光が入射された場合、ｃｃｄｏｕｔ，Ｖｂ１，Ｖｅ１は、これまでと変わらない。しかし、ＡＦＥ６において、信号が−側に大きく変化する過大出力の状態では、図１３のＡＦＥ６内の保護ダイオード６２，６３がオンになってＡＦＥ６から過電流がＥＦ４５０へ流れ出す。このとき、ＡＦＥ６からの電流は大部分が抵抗（電流制限抵抗）Ｒｃ２の抵抗器４２７に流れることになり、ＥＦ４５０のｐｎｐトランジスタ４２１が徐々に飽和状態となる。

トランジスタ４２１が完全に飽和状態となると、そのコレクタ側にはそれ以上の電流は流れず、ベースを介してＥＦ４１側の抵抗Ｒｅ１のエミッタ抵抗器４１２を流れる。ここで、エミッタ抵抗器４１２はＥＦ４１のｎｐｎトランジスタ４１１のアイドル電流を決めるために設けられており、エミッタ抵抗器４１２の抵抗Ｒｅ１は一般に１ｋΩ程度である。つまり、ＥＦ４５０のトランジスタ４２１のベース側にバイパスされた電流は数ｍＡしか流れないため、結果、ＡＦＥ６からの電流は制限される。

したがって、ＡＦＥ６への入力電圧も制限されることになるので、ＡＦＥ６への過電圧・過電流を抑制することができる。
なお、抵抗Ｒｃ２の電流制限抵抗器４２７による電流制限はＡＦＥ６への−側の過電圧・過電流に対して有効であり、＋側には効果がない。しかし、＋側の過電流はＥＦ４５０の抵抗Ｒｅ２（〜１ｋΩ）のエミッタ抵抗器４２２により制限されるため、ＡＦＥ６への＋側の過電圧・過電流は構成上問題にならない。

図１５は図２に示したＥＦ４２０を、図１６は図５に示したＥＦ４２０′をそれぞれ同一の半導体チップ上に形成して集積化した一例を示す回路図である。
図２に示したＥＦ４２０および図５に示したＥＦ４２０′はそれぞれ、例えば図１５，図１６に示すように、同一の半導体チップ４７０上に形成して集積化することにより、省スペース・低コストを実現することができる。なお、図１５，図１６は、ｐｎｐトランジタを内蔵した例であるが、ｎｐｎトランジスタでも同様である。

以上、この発明をＣＣＤによって原稿の画像を読み取るスキャナに搭載可能なセンサ制御基板やその内蔵回路に適用した実施形態について説明したが、この発明はこれに限らず、他のイメージセンサによって原稿の画像を読み取るスキャナに搭載可能なセンサ制御基板やその内蔵回路には勿論、それらのイメージセンサによって原稿の画像を読み取る他の画像読取装置に搭載可能なセンサ制御基板やその内蔵回路、それらのセンサ制御基板又はその内蔵回路を搭載した画像読取装置、その画像読取装置を搭載したデジタル複写機，ファクシミリ装置，プリンタ等の各種画像形成装置にもそれぞれ適用可能である。画像形成装置本体は、画像読取装置からの画像データを可視画像として印刷媒体に印刷することができる。また、この発明をイメージセンサ以外の負荷（モータ等）を駆動する負荷駆動回路を有する制御基板を搭載した画像読取装置や画像形成装置等の各種電子機器にも適用可能である。この発明による制御基板又はその内蔵回路を備えることにより、安定動作かつ高信頼性の画像読取装置や画像形成装置等の電子機器を提供することができる。

図１７は、この発明によるセンサ制御基板を搭載したスキャナのハード構成例を示す概略図であり、図７，図１１，図１３等と同じ部分（ＣＣＤ３）には同一符号を付している。
このスキャナ１００は、フラットベッド方式のものであり、本体上面に、原稿が載置される原稿ガラスであるコンタクトガラス１０１が設置されている。
コンタクトガラス１０１の下方には、第１キャリッジ１０６と第２キャリッジ１０７が２対１の速度で矢印Ａ方向（副走査方向）に移動するように配置されている。

第１キャリッジ１０６には光源としてのハロゲンランプ１０２と第１ミラー１０３が搭載され、第２キャリッジ１０７には第２ミラー１０４及び第３ミラー１０５が搭載されている。
ハロゲンランプ１０２によって照射された原稿からの反射光は、第１ミラー１０３、第２ミラー１０４、および第３ミラー１０５によって反射されて結像レンズ１０８に入射し、その結像レンズ１０８で集光され、ＣＣＤ（リニアイメージセンサ）３の結像面に結像し、ＣＣＤ３で光電変換されたアナログ電気信号がこの発明によるセンサ制御基板１０９でデジタル画像データ（原稿の画像データ）に変換され、後段に送られる。

一方、原稿の画像データの主走査方向（副走査方向と直交する方向）の分布を均一にするためには、シェーディング補正を行うが、そのための基準白板１１１の読み取りデータを取得する必要がある。
シェーディング補正を行うためには、原稿の画像読み取り前に、ハロゲンランプ１０２による照明により、基準白板１１１の表面が読み取られ、その読み取り結果（読み取りデータ）に基づいて原稿の画像読み取り時のシェーディング補正が行われる。

ここで、第１，第２キャリッジ１０６，１０７が２対１の速度で副走査方向に移動するのは、原稿面からＣＣＤ３の結像面までの光路長を一定に保持するためであり、ＣＣＤ３はセンサ制御基板１０９上に搭載されている。
また、コンタクトガラス１０１の上面を覆うように圧板１１０が開閉可能に設けられ、コンタクトガラス１０１上に原稿が載置されたとき、外部からの光がＣＣＤ３に入射しないようにしている。なお、圧板１１０に代えてＡＤＦ（自動原稿給送装置）あるいはＡＲＤＦなどを設け、原稿を自動的に給送できるように構成することも可能である。

図１８は、この発明によるセンサ制御基板を搭載したスキャナを備えた画像形成装置の構成例を示す概略図であり、図７，図１１，図１３，図１７等と同じ部分には同一符号を付している。
画像形成装置２００は、スキャナ１００とプリンタ１２０とを備えている。
スキャナ１００は、前述のようにＴＧ１、ＣＣＤドライバ２、ＣＣＤ３、信号バッファ回路４、ＡＦＥ６、ＬＶＤＳ（Low Voltage Differential Signaling）１１２を含むこの発明によるセンサ制御基板を備え、ＡＦＥ６から１０ビットのデジタル画像データがＬＶＤＳ１１２に送られる。

一方、プリンタ１２０は、プリンタエンジン１２１と、このプリンタエンジン１２１を制御する制御部１２２とを備え、両者はＩ／Ｆ１２３により通信可能に接続されている。
制御部１２２は、ＣＰＵ１２４、画像処理回路１２５、およびＬＶＤＳ１２６を備えている。
ＣＰＵ１２４は、ＴＧ１と相互に通信可能に接続し、ＬＶＤＳ１２６を介して入力されるデジタル画像データに基づいてプリンタエンジン１２１を制御し、記録紙等の媒体に画像を形成させる。プリンタエンジン１２１の画像形成プロセスは種々あり、いずれの形式のプリンタエンジンでも使用できるので、プリンタエンジンに関する説明は省略する。

この発明では、ＡＦＥやＥＦのいかなる過電圧・過電流も抑制できるため、この発明をスキャナや複写機等の画像形成装置に適用することにより、安定動作かつ高信頼性のシステムを実現できる。
なお、この発明は上述した実施形態に限定されるものではなく、特許請求の範囲に記載された技術思想に含まれる技術的事項の全てが対象となることは言うまでもない。

以上の説明から明らかなように、この発明によれば、信号バッファ回路への過電圧を抑制することができる。したがって、過電圧を抑制できる信号バッファ回路、センサ制御基板、画像読取装置、および画像形成装置を提供することができる。

１：ＴＧ（タイミングジェネレータ） ２：ＣＣＤドライバ ３：ＣＣＤ
４：信号バッファ回路 ５，７，４４２：コンデンサ
６：ＡＦＥ（アナログ処理回路） １１：バッファ
１２，４１２，４２２，４２４，４２７，４３３〜４３５，４４１：抵抗器
１３，１４：インピーダンス可変素子
４１，４２，４２０，４５０：ＥＦ（エミッタフォロワ回路）
４３，４３′，４３０，４３０′：ＯＶＰ（過電圧保護用の遅延回路）
６２，６３，４２３，４２５，４２６：ダイオード １００：スキャナ
１０９：センサ制御基板 ２００：画像形成装置
４１１，４２１，４３１，４３２：トランジスタ ４４０：ＣＲ回路
４７０：半導体チップ

特開２００７−２１４６８８号公報

Claims (15)

1. 信号を後段に伝達するバッファ動作を行うバッファを有する信号バッファ回路であって、
   前記バッファの入力部と出力部との間に接続された抵抗手段と、
   前記出力部に直列に接続され、前記バッファが前記バッファ動作を行っている場合には低インピーダンス状態、前記バッファ動作を行っていない場合には高インピーダンス状態となるインピーダンス可変手段とを設けたことを特徴とする信号バッファ回路。
2. 請求項１に記載の信号バッファ回路において、
   当該信号バッファ回路はエミッタフォロワ回路であり、前記抵抗手段および前記インピーダンス可変手段は電気抵抗器およびダイオードであることを特徴とする信号バッファ回路。
3. 信号を後段に伝達するバッファ動作を行うバッファを有する信号バッファ回路であって、
   前記バッファの入力部と出力部との間に接続され、前記バッファが前記バッファ動作を行っている場合には高インピーダンス状態、前記バッファ動作を行っていない場合には低インピーダンス状態となる第１のインピーダンス可変手段と、
   前記出力部に直列に接続され、前記バッファが前記バッファ動作を行っている場合には低インピーダンス状態、前記バッファ動作を行っていない場合には高インピーダンス状態となる第２のインピーダンス可変手段とを設けたことを特徴とする信号バッファ回路。
4. 請求項３に記載の信号バッファ回路において、
   当該信号バッファ回路はエミッタフォロワ回路であり、前記第１のインピーダンス可変手段および前記第２のインピーダンス可変手段はいずれもダイオードであることを特徴とする信号バッファ回路。
5. 光電変換を行うイメージセンサと、該イメージセンサの出力信号を受けて信号を後段に伝達する請求項２又は４に記載の信号バッファ回路と、該信号バッファ回路の出力信号を入力して信号増幅およびＡ／Ｄ変換を含むアナログ処理を行うアナログ処理回路とを有するセンサ制御基板において、
   前記エミッタフォロワ回路のオン／オフ制御を行うバッファ制御回路を設けたことを特徴とするセンサ制御基板。
6. 前記バッファ制御回路は、前記エミッタフォロワ回路への電源の供給をオン／オフ制御する第１のスイッチと、該第１のスイッチをオン／オフ制御する第２のスイッチとによって構成され、前記第２のスイッチは前記電源の遅延信号によって制御されることを特徴とする請求項５に記載のセンサ制御基板。
7. 前記バッファ制御回路は、前記エミッタフォロワ回路への電源の供給をオン／オフ制御する第１のスイッチと、該第１のスイッチをオン／オフ制御する第２のスイッチとによって構成され、前記第２のスイッチは任意のタイミングで制御可能な信号の遅延信号によってオン／オフ制御されることを特徴とする請求項５に記載のセンサ制御基板。
8. 前記バッファ制御回路は、前記エミッタフォロワ回路への電源の供給をオン／オフ制御する第１のスイッチと、該第１のスイッチをオン／オフ制御する第２のスイッチとによって構成され、前記第２のスイッチは任意のタイミングで制御可能な信号でオン／オフ制御され、前記第１のスイッチは前記第２のスイッチからの制御信号の遅延信号でオン／オフ制御されることを特徴とする請求項５に記載のセンサ制御基板。
9. 
   請求項８に記載のセンサ制御基板において、
   電気抵抗器とコンデンサとからなり、前記第１のスイッチをオン／オフ制御するための遅延信号を生成するＲＣ回路を設け、
   前記第１のスイッチは、ｐｎｐトランジスタ又はＰＭＯＳトランジスタによって構成され、
   前記コンデンサは、前記電源に接続されていることを特徴とするセンサ制御基板。
10. 前記エミッタフォロワ回路への電源供給端とグランドとの間に電気抵抗器が接続されていることを特徴とする請求項５乃至９のいずれか一項に記載のセンサ制御基板。
11. 請求項５乃至１０のいずれか一項に記載のセンサ制御基板において、
    前記アナログ処理回路の入出力電流の電流量を制限する電流制限回路を設けたことを特徴とするセンサ制御基板。
12. 前記電気抵抗器および前記ダイオードが同一の半導体チップ上に形成されていることを特徴とする請求項２に記載の信号バッファ回路。
13. 前記各ダイオードが同一の半導体チップ上に形成されていることを特徴とする請求項４に記載の信号バッファ回路。
14. 請求項２，４，１２，又は１３に記載の信号バッファ回路、あるいは請求項５乃至１１のいずれか一項に記載のセンサ制御基板を備えていることを特徴とする画像読取装置。
15. 請求項１４に記載の画像読取装置を備え、該画像読取装置によって読み取られた画像データに基づいて画像形成処理を行うことを特徴とする画像形成装置。

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