WO2007010854A1 - 半導体装置、モジュールおよび電子機器 - Google Patents

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Nobuyuki Yamada
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Rohm Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor device, a module including a plurality of semiconductor devices, and an electronic device including such a module. More specifically, the present invention relates to an image sensor IC (Integrated Circuit) used for reading a document or inputting an image, an image sensor device including a plurality of image sensor ICs, and an electronic apparatus including the image sensor device.
  • image sensor IC Integrated Circuit
  • image sensor ICs are arranged on a line, and image sensor devices that directly read information such as characters and images written on documents are electronic devices such as facsimiles, copiers, and scanners (hereinafter referred to as “image input”). Widely used for “device”.
  • FIG. 9 is a schematic diagram showing a basic configuration of the image sensor IC.
  • the image sensor IC 111 includes a photoelectric conversion unit 112 that converts received light into an electric signal, and a clamp circuit 114.
  • the potential VREF is a constant potential and is input from an external cable via the terminal T102.
  • the photoelectric conversion unit 112 a plurality of pixels (not shown) are arranged on a straight line. Each pixel generates an electrical signal according to the intensity of light received.
  • the electric signal from each pixel is amplified by an amplifier circuit (not shown) inside the photoelectric conversion unit 112.
  • the output offset voltage of the amplifier circuit By superimposing the output offset voltage of the amplifier circuit on the signal output from the photoelectric conversion unit 112, the potential serving as the reference of the signal is shifted from the potential VREF force.
  • the offset voltage is about several tens to several lOOmV.
  • the clamp circuit 114 includes a switch SW101 for setting the potential of the node NA to the potential VREF, and a capacitor C100 connected between the output terminal of the photoelectric conversion unit 112 and the node NA.
  • the switch SW101 is composed of, for example, an N-channel MOS transistor or a transmission gate.
  • the clamp circuit 114 first, when the switch SW101 is turned on, the node NA is electrically connected. The potential becomes VREF. Next, the switch SW101 becomes non-conductive, and thereafter, a signal is sent from the photoelectric conversion unit 112 via the capacitor C100. In accordance with the signal sent from the photoelectric conversion unit 112, the potential at the node NA changes with the potential VREF as a reference. In this manner, the capacitor C100 plays a role of blocking the DC component of the signal output from the photoelectric conversion unit 112.
  • a differential amplifier circuit A102 is provided between the clamp circuit 114 and the terminal T101.
  • the differential amplifier circuit A102 performs impedance conversion by connecting the non-inverting input terminal of the differential amplifier circuit A102 to the node NA and connecting the inverting input terminal and the output terminal to the terminal T101.
  • the diodes D101 and D102 function as an output protection circuit, and the diodes D103 and D104 function as an input protection circuit.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-101264 (Patent Document 1), an image sensor IC (image sensor chip) that suppresses potential difference fluctuations at both ends of a clamp capacitor by providing a resistor between a reference potential input terminal and a signal output terminal. ) Is disclosed.
  • FIG. 10 is a diagram schematically showing a configuration of an image sensor IC disclosed in Japanese Patent Laid-Open No. 2002-101264 (Patent Document 1).
  • image sensor IC 111 A is different in force from image sensor IC 111 shown in FIG. 9 in that it further includes a resistor R100 connected between terminal T102 and clamp circuit 114. Since it is similar, the following explanation will not be repeated.
  • a capacitor C100 and resistor R100 constitute a high-pass filter. Even if random noise is generated between the photoelectric conversion unit 112 and the clamp circuit 114, the high-pass filter removes the noise, thereby suppressing the potential difference fluctuation at both ends of the capacitor C100. Therefore, the clamp level for each image sensor IC Fluctuation can be suppressed, and a high-quality image signal can be obtained.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-101264
  • an image sensor device In many image input devices, an image sensor device is movable and is connected to a fixed circuit board by a flexible cable.
  • the flexible cable has an antenna function, and if noise occurs inside the image input device, it may receive the noise.
  • the terminals T101 and T102 are connected to this flexible cable. Even if the diodes D101 to D104 for surge protection are provided at each terminal, the internal circuit may be affected by the surge through the metal wiring connected to the terminal.
  • the image sensor IC111 needs to protect the switch SW101 from the surge.
  • the electrostatic withstand voltage of the switch SW101 can be increased by increasing the size of the switch SW101. Specifically, the gate width of the MOS transistor constituting the switch SW101 may be increased.
  • FIG. 11 is a diagram showing a configuration of the switch SW101 shown in FIG. See FIG. Includes 122.
  • One end of N-channel MOS transistor 121 and one end of P-channel MOS transistor 122 are commonly connected to node NA.
  • the other end of the N-channel MOS transistor 121 and the other end of the P-channel MOS transistor 122 are connected in common to the terminal T102.
  • a parasitic capacitance C101 exists between one end (drain or source) of the node NA side of the N-channel MOS transistor 121 and the gate.
  • a parasitic capacitance C102 exists between one end of the P-channel MOS transistor 122 on the node NA side and the gate.
  • Parasitic capacitances C101 and C102 are capacitances that occur between the gate electrode of the MOS transistor and the drain region (or source region) that diffuses to the bottom of the gate electrode through the gate oxide film.
  • the overlap capacitance increases as the gate width of the MOS transistor increases.
  • the parasitic capacitances C101 and C102 are larger, the potential of the node NA is more likely to change from the potential VREF when the switch SW101 is switched to the non-conductive state. In other words, the feedthrough becomes larger. Note that the direction in which the potential of the node NA changes depends on the parasitic capacitances C101 and C102.
  • the feedthrough is increased.
  • the electrostatic withstand voltage can be increased by setting the resistance value of the resistor R100 to a somewhat large value (for example, about several). In this case, since it is not necessary to increase the size of the switch SW 101, occurrence of feedthrough can be suppressed.
  • An object of the present invention is to provide a semiconductor device that improves electrostatic withstand voltage without affecting processing performed based on an input potential that is subjected to an external force, a module that includes a plurality of such semiconductor devices, and such a module. It is providing the electronic device provided with.
  • the present invention is a semiconductor device, an input terminal that receives an input potential, a conversion circuit that receives and shifts a first signal, and outputs a second signal based on the input potential. Is provided.
  • the conversion circuit is provided between the capacitor connected between the first node to which the first signal is input and the second node that outputs the second signal, and between the second node and the intermediate node.
  • a second switch that is provided between the intermediate node and the input terminal and that is conductive with the first switch.
  • the conversion circuit fixes the reference of the second signal to the input potential.
  • the semiconductor device further includes a photoelectric conversion unit that converts incident light into an electrical signal and outputs the first signal.
  • the first switch has a first MOS transistor connected between the other end and the intermediate node, and the second switch is connected between the input terminal and the intermediate node.
  • the second MOS transistor is connected and a constant potential is applied to the gate.
  • the gate width of the second MOS transistor is larger than that of the first MOS transistor.
  • the semiconductor device further includes a control circuit that controls the first and second MOS transistors.
  • the control circuit sets the second MOS transistor to the non-conductive state after setting the first MOS transistor to the non-conductive state.
  • control circuit sets the second MOS transistor in a conductive state. Set the first MOS transistor to conductive.
  • a module includes a plurality of semiconductor devices.
  • Each of the plurality of semiconductor devices includes an input terminal that receives an input potential, and a conversion circuit that receives and shifts the first signal and outputs a second signal based on the input potential.
  • the conversion circuit is provided between a capacitor connected between the first node to which the first signal is input and the second node to output the second signal, and between the second node and the intermediate node.
  • a second switch which is provided between the intermediate node and the input terminal and is conductive with the first switch.
  • the conversion circuit fixes the reference of the second signal to the input potential.
  • each of the plurality of semiconductor devices further includes a photoelectric conversion unit that converts incident light into an electrical signal and outputs a first signal.
  • the first switch has a first MOS transistor connected between the other end and the intermediate node, and the second switch is connected between the input terminal and the intermediate node.
  • the second MOS transistor is connected and a constant potential is applied to the gate.
  • the gate width of the second MOS transistor is larger than that of the first MOS transistor.
  • each of the plurality of semiconductor devices further includes a control circuit that controls the first and second MOS transistors.
  • the control circuit sets the second MOS transistor to the non-conductive state after setting the first MOS transistor to the non-conductive state.
  • control circuit sets the first MOS transistor to a conductive state after setting the second MOS transistor to a conductive state.
  • an electronic apparatus includes a module including a plurality of semiconductor devices.
  • Each of the plurality of semiconductor devices includes an input terminal that receives an input potential, and a conversion circuit that receives and shifts the first signal and outputs a second signal based on the input potential.
  • the conversion circuit includes a capacitor connected between the first node to which the first signal is input and the second node to output the second signal, and between the second node and the intermediate node.
  • a first switch that is provided, and a second switch that is provided between the intermediate node and the input terminal and that is electrically connected to the first switch.
  • each of the plurality of semiconductor devices further includes a photoelectric conversion unit that converts incident light into an electrical signal and outputs a first signal.
  • the first switch has a first MOS transistor connected between the other end and the intermediate node, and the second switch is between the input terminal and the intermediate node.
  • the second MOS transistor is connected and a constant potential is applied to the gate.
  • the gate width of the second MOS transistor is larger than that of the first MOS transistor.
  • each of the plurality of semiconductor devices further includes a control circuit that controls the first and second MOS transistors.
  • the control circuit sets the second MOS transistor to the non-conductive state after setting the first MOS transistor to the non-conductive state.
  • control circuit sets the first MOS transistor to the conductive state after setting the second MOS transistor to the conductive state.
  • the conversion circuit that shifts the signal so that the signal reference becomes the input potential input from the outside, and the input terminal to which the input potential is applied are connected.
  • the electrostatic withstand voltage can be improved without affecting the operation of the conversion circuit.
  • FIG. 1 is a diagram showing an example of an electronic apparatus of the present invention.
  • FIG. 2 is a diagram showing a configuration example of the image sensor head 1 in FIG.
  • FIG. 3 is a diagram showing a configuration example of the image sensor IC101 in FIG.
  • FIG. 4 is a diagram showing a configuration example of a switch SW1 in FIG.
  • FIG. 5 is a diagram showing a configuration example of a switch SW2 in FIG.
  • FIG. 6 is a diagram schematically showing a cross section of the N-channel MOS transistor 32 in FIG. 5.
  • FIG. 6 is a diagram schematically showing a cross section of the N-channel MOS transistor 32 in FIG. 5.
  • FIG. 7 is a diagram schematically showing a cross section of the P-channel MOS transistor 31 in FIG. 5.
  • FIG. 7 is a diagram schematically showing a cross section of the P-channel MOS transistor 31 in FIG. 5.
  • FIG. 8 is a timing chart for explaining the operation of the image sensor IC101 of FIG.
  • FIG. 9 is a schematic diagram showing a basic configuration of an image sensor IC.
  • FIG. 10 is a diagram schematically showing a configuration of an image sensor IC disclosed in Japanese Patent Laid-Open No. 2002-101264 (Patent Document 1).
  • FIG. 11 is a diagram showing the configuration of the switch SW101 shown in FIG.
  • FIG. 1 is a diagram showing an example of an electronic apparatus according to the present invention.
  • a scanner 100 is shown as an example of the electronic apparatus of the present invention.
  • the scanner 100 draws information such as characters and images, the image sensor head 1, the flexible cable 2 connected to the image sensor head 1, the control unit 3 connected to the image sensor head 1 via the flexible cable 2.
  • a glass 4 for placing a manuscript is shown as an example of the electronic apparatus of the present invention.
  • the image sensor head 1 corresponds to a module of the present invention.
  • the image sensor head 1 is movable, reads characters and images from a document via the glass 4, and sends an image signal to the control unit 3.
  • the control unit 3 reproduces an image according to the image signal.
  • the scanner 100 may be a force sheet feed scanner that is a flatbed type scanner.
  • a sheet feed scanner is a scanner that scans an image on a document while feeding the document with a roller that rotates at a constant speed with the image sensor head fixed.
  • the electronic apparatus of the present invention is not limited to a scanner, and for example, a facsimile, a copier, etc. It may be.
  • FIG. 2 is a diagram showing a configuration example of the image sensor head 1 of FIG.
  • the image sensor head 1 includes m (m is a natural number) image sensors IC10 1 to 10m arranged one-dimensionally.
  • Each of the image sensor ICs 101 to 10m corresponds to the semiconductor device of the present invention.
  • Image sensor IC 101 ⁇ : L Om is connected to the flexible cable 2 via wiring (not shown) provided on the circuit board 11, and is supplied with a power supply potential, a reference potential, and the like.
  • the reason why the reference potential is applied to the image sensor ICs 101 to 10m via the flexible cable 2 is as follows. First, when the circuit board 11 is provided with a power supply circuit, such as a reference potential generation circuit, in order to prevent the influence of noise, the circuit board 11 becomes larger and heavier. Therefore, if the circuit board 11 is moved, the power consumption increases.
  • a power supply circuit such as a reference potential generation circuit
  • Image sensor IC101-: LOm has a configuration that protects the internal circuit from surge applied to a terminal that receives a reference potential (input potential), and therefore is affected by noise from flexible cable 2. . Therefore, the operations of the image sensor head 1 and the scanner 100 can be stabilized.
  • FIG. 3 is a diagram illustrating a configuration example of the image sensor IC 101 in FIG.
  • image sensor IC 101 includes photoelectric conversion unit 12, clamp circuit 14, and terminals Tl and ⁇ 2.
  • the photoelectric conversion unit 12 converts incident light into an electric signal and outputs a signal S1.
  • the photoelectric conversion unit 12 includes ⁇ ( ⁇ is a natural number) pixels ⁇ 1 to ⁇ , and switches RDSW1 to RDSWn provided for the pixels ⁇ 1 to ⁇ , respectively. Electrical signals are sequentially output from the pixels Pl to Pn by sequentially operating the switches RDSWl to RDSWn.
  • the photoelectric conversion unit 12 further includes a switch SWO, a differential amplifier circuit Al, and resistors Rl and R2.
  • Switch SWO is connected between node N1 and terminal T2.
  • Terminal T2 receives potential VR EF (input potential). Note that the potential VREF is a constant potential.
  • the non-inverting input terminal of the differential amplifier circuit A1 is connected to the node N1, and the inverting input terminal is connected to a resistor. Connected to one end of anti-Rl. The other end of the resistor R1 is connected to the node N2. The resistor R2 is connected between the inverting input terminal of the differential amplifier circuit A1 and the terminal T2.
  • the switch SW0 is turned on before the signal is output, and the potential of the node N1 is set to the potential V REF.
  • the differential amplifier circuit A1 amplifies the signal output from the pixel and outputs the signal S1 to the node 2. However, since an output offset voltage is generated from the differential amplifier circuit A1, the reference potential of the signal S1 deviates from the potential VREF.
  • the clamp circuit 14 corresponds to a “conversion circuit” in the present invention.
  • the clamp circuit 14 shifts the signal S1 and outputs a signal S2 with the potential VREF as a reference.
  • the clamp circuit 14 fixes the reference of the signal S2 to the potential VREF.
  • Clamp circuit 14 includes a capacitor C1 and switches SW1 and SW2.
  • Capacitor C 1 has one end connected to node N2 and the other end connected to node N3 that outputs signal S2.
  • the switch SW1 is connected between the node N3 and the node N4 (intermediate node).
  • Switch SW2 is connected between node N4 and terminal T2.
  • Each of switches SW1 and SW2 is constituted by, for example, a transmission gate.
  • Each of switches SW1 and SW2 may be formed of an N-channel MOS transistor or a P-channel MOS transistor. Or each of the switches SW1 and SW2 may be composed of bipolar transistors.
  • the breakdown voltage between the potential of the terminal T2 and the ground potential (or power supply potential) is improved.
  • the switch SW1 and the like are protected even when a surge is applied to the terminal T2.
  • the size of the switch SW1 does not have to be increased by increasing the gate width of the MOS transistor included in the switch SW2, the potential at the node N3 when the switch SW1 changes its conduction state force to the non-conduction state. Fluctuations can be suppressed.
  • the image sensor IC 101 further includes a switch control circuit 15 that controls the switches SW0 to SW2 and RDSW1 to RDSWn.
  • the switch control circuit 15 controls conduction and non-conduction timing of each switch according to a clock signal CLK to which an external force is also input.
  • Switch SW2 is turned on together with switch SW1.
  • the potential at node N3 changes to potential VREF.
  • the signal SI is sent from the differential amplifier circuit A 1 with the switches SW1 and SW2 both in a non-conductive state and the potential of the node N3 is kept at the potential VREF.
  • the capacitor C1 serves to block the DC component of the output signal. Therefore, the potential of the signal S2 changes with reference to the potential VREF according to the signal S1.
  • the image sensor IC 101 further includes a differential amplifier circuit A2 that functions as an impedance conversion circuit.
  • the non-inverting input terminal of the differential amplifier A2 receives the signal S2, and the inverting input terminal and the output terminal are connected to the terminal T1.
  • Signal SOUT is output externally from terminal T1.
  • the image sensor IC101 further includes diodes D1 to D4 that function as protective elements.
  • the diode D1 is connected between the node NO (power supply node) and the terminal T1.
  • Diode D2 is connected between terminal T1 and the ground node.
  • the diode D3 is connected between the node NO and the terminal T2.
  • Diode D4 is connected between terminal T2 and the ground node.
  • each of image sensor ICs 102 to 10m is the same as that of image sensor IC 101, and therefore the following description will not be repeated.
  • FIG. 4 is a diagram illustrating a configuration example of the switch SW1 in FIG. Referring to Fig. 4, switch SW
  • Node N3 and node N4 are connected in parallel.
  • the gate of N channel MOS transistor 21 is connected to node Nil, and the gate of P channel MOS transistor 22 is connected to node N12.
  • Inverter 23 has an input terminal connected to node Ni l and an output terminal connected to node N12.
  • the switch SW1 further includes an N-channel MOS transistor 24 and a P-channel MOS transistor.
  • N-channel MOS transistor 24 and P-channel MOS transistor 25 are supplementarily provided in order to suppress the feedthrough by reducing the gate width of each of the transistors.
  • N-channel MOS transistor 24 One end of N-channel MOS transistor 24 is connected to node N3, the other end is opened, and the gate is connected to node N12.
  • the size of the N channel MOS transistor 24 is the same as that of the N channel MOS transistor 21.
  • P-channel MOS transistor 25 One end of P-channel MOS transistor 25 is connected to node N3, the other end is opened, and the gate is connected to node Nil.
  • the size of the P channel MOS transistor 25 is the same as that of the P channel MOS transistor 22.
  • FIG. 5 is a diagram illustrating a configuration example of the switch SW2 in FIG. Referring to Fig. 5, switch SW
  • P-channel MOS transistor 31 is connected between node N4 and terminal T2.
  • the gate of the P-channel MOS transistor 31 is connected to the node N21, and the back gate is connected to the node NO that provides the power supply potential (constant potential).
  • N-channel MOS transistor 32 is connected between node N4 and terminal T2.
  • the gate of the N-channel MOS transistor 32 is connected to the node N22, and the back gate is connected to a ground node that provides a ground potential (constant potential).
  • the input terminal of inverter 33 is connected to node N21, and the output terminal of inverter 33 is connected to node N22.
  • the gate width of P channel MOS transistor 31 is larger than the gate width of P channel MOS transistor 22.
  • the gate width of the N-channel MOS transistor 32 is larger than the gate width of the N-channel MOS transistor 21.
  • the gate widths of P-channel MOS transistors 31 and 22 are about 170 m and about 9 m, respectively.
  • the gate widths of N-channel MOS transistors 32 and 21 are approximately 53 ⁇ m and 2.5 ⁇ m, respectively. In this way, the electrostatic breakdown voltage can be improved by increasing the gate width of the MOS transistor included in the switch SW2.
  • FIG. 6 is a diagram schematically showing a cross section of the N-channel MOS transistor 32 of FIG.
  • N-channel MOS transistor 32 is formed on a P-type semiconductor substrate 41.
  • N-type diffusion layers 42 to 44 are formed on the semiconductor substrate 41.
  • the semiconductor substrate 41 is set to the ground potential and serves as the back gate of the N-channel MOS transistor 32. Further, the diffusion layer 42 is formed wider than the other diffusion layers.
  • a gate oxide film 45 is formed on each channel region, and a gate electrode 46 connected to the switch control circuit 15 is formed on the gate oxide film 45.
  • a silicide 47 is formed on the diffusion layers 42 to 44.
  • the silicide 47 on the diffusion layer 42 is provided at a position away from the gate electrode, and is connected to the terminal T2 through a metal wiring.
  • Silicide 47 on diffusion layer 44 is connected to node N4.
  • the silicide 47 on the diffusion layer 43 is in a floating state.
  • the diffusion layer 42 plays a role of resistance, so that the gate oxide film 45 can be prevented from being broken. Further, the diffusion layer 42 and the semiconductor substrate 41 constitute a diode.
  • a certain overvoltage level for example, 200 to 400V
  • a surge current flows from the terminal T2 through the diffusion layer 42 and the semiconductor substrate 41 toward the ground node.
  • FIG. 7 is a diagram schematically showing a cross section of the P-channel MOS transistor 31 of FIG. Fig 7
  • the P-channel MOS transistor 31 includes an N-type diffusion layer 51 formed in a semiconductor substrate 41, and P-type diffusion layers 42 to 44 formed in the diffusion layer 51. Although it is different from MOS transistor 32, the other points are the same, and therefore the following description will not be repeated.
  • Diffusion layer 51 serves as the back gate of P-channel MOS transistor 31, and a power supply potential is applied from node NO.
  • the diffusion layer 51 and the diffusion layer 42 constitute a diode. When a positive surge is applied to terminal T2, a surge current flows from terminal T2 through diffusion layer 42 and diffusion layer 51 toward node NO.
  • FIG. 8 is a timing chart for explaining the operation of the image sensor IC 101 of FIG. Referring to FIG. 8, first, at time tl, both of switch SWO and switch SW2 change to the conductive state (ON state) in response to the rise of clock signal CLK. Therefore, the potentials of the nodes N1 and N4 change to the potential VREF. In Fig. 8, the potential VREF is IV.
  • Potentials VA and VB respectively indicate the potentials of signals SI and S2 in FIG.
  • the potential VA is indefinite before time tl, but changes to 1.05V at time tl.
  • the potential difference (0.05 V) between the potential VA and the potential VREF is the output offset voltage generated from the differential amplifier circuit A1.
  • switch SW1 In response to the rise of the clock signal at time t2, switch SW1 changes to the conductive state.
  • the potential at node N3 changes to potential VREF (IV) at force time t2, which is indefinite before time t2.
  • switch control circuit 15 sets switch SW2 (P-channel MOS transistor 31, N-channel MOS transistor 32) to the conductive state and then switches switch SW1 (P-channel MOS transistor 22, N-channel MOS transistor 21) to conductive. Set to state.
  • the switch SW1 is set to the conductive state when the potential of the node N4 has reached the potential VREF, so that the time for the potential of the node N3 to reach the potential VREF can be shortened.
  • the switch control circuit 15 switches the switch SW2 to the non-conductive state after switching the switch SW1 to the non-conductive state. As a result, switch SW2 changes to the non-conductive state. Even then, the potential VB is not affected by the switch SW2.
  • the switch RDSW1 changes to the conductive state in response to the rise of the clock signal CLK at time t5
  • the signal output from the pixel P1 is amplified by the differential amplifier circuit A1.
  • the potential VA varies with 1.05V as a reference
  • the potential VB varies with 1.OV.
  • the switch RDSW2 changes to the conductive state in response to the rise of the clock signal CLK at time t6
  • the potentials VA and VB change as in the period from time t5 to time t6.
  • the potential VB is changed with respect to 1. OV, that is, the potential VREF.
  • the clamp circuit 14 shifts the signal S1 and outputs the signal S2 with the potential VREF as a reference.
  • the clamp circuit 14 fixes the reference of the signal S2 to the potential VREF.
  • the second switch is provided between the input terminal that receives the input potential and the first switch.
  • the second switch absorbs the surge, so that the electrostatic withstand voltage can be improved.
  • the influence on the clamping operation can be prevented by making the resistance value of the second switch lower than the resistance for surge absorption.
  • the feedthrough is generated by making the gate width of the MOS transistor used in the second switch larger than the gate width of the MOS transistor used in the first switch. Can be suppressed.
  • the image sensor head used in the image input device includes a plurality of the above-described semiconductor devices, so that even if noise occurs inside the image input device. A stable operation can be performed.
  • an image sensor IC is shown as an example of a semiconductor device.
  • the semiconductor device of the present invention includes a circuit that shifts a signal and outputs a signal based on an input potential received by an external force. Widely applicable to semiconductor devices.

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Abstract

　スイッチ（ＳＷ２）に含まれるＭＯＳトランジスタのゲート幅を大きくすることにより端子（Ｔ２）の電位と接地電位（あるいは電源電位）との間の耐圧が向上する。これにより端子（Ｔ２）にサージが印加された場合にも他のスイッチ（ＳＷ１）等が保護される。また、スイッチ（ＳＷ２）に含まれるＭＯＳトランジスタのゲート幅を大きくすることにより、他のスイッチ（ＳＷ１）のサイズを大きくしなくてもよいので、他のスイッチ（ＳＷ１）が導通状態から非導通状態に変化したときのノード（Ｎ３）での電位の変動を抑えることができる。よって、外部から受ける入力電位に基づいて行なう処理に影響を与えることなく静電耐圧を向上させる半導体装置、そのような半導体装置を複数備えるモジュール、およびそのようなモジュールを備える電子機器を提供することが可能になる。

Description

明 細 書
半導体装置、モジュールおよび電子機器
技術分野
[0001] 本発明は、半導体装置、半導体装置を複数備えるモジュール、およびそのようなモ ジュールを備える電子機器に関する。より特定的には、本発明は原稿読み取りや画 像入力等に用いられるイメージセンサ IC (Integrated Circuit)、複数のイメージセン サ ICを備えるイメージセンサ装置、およびこのイメージセンサ装置を備える電子機器 に関する。
背景技術
[0002] 従来、イメージセンサ ICを線上に複数個配置して原稿に記載された文字や画像な どの情報を直接読み取るイメージセンサ装置がファクシミリやコピー機、スキャナ等の 電子機器 (以下、「画像入力機器」と称する）に広く用いられる。
[0003] 図 9は、イメージセンサ ICの基本的な構成を示す概略図である。図 9を参照して、ィ メージセンサ IC111は受けた光を電気信号に変換する光電変換部 112と、クランプ 回路 114とを備える。電位 VREFは定電位であり、端子 T102を介して外部カゝら入力 される。
[0004] 光電変換部 112では、複数個の画素（図示せず)が直線上に配列される。各画素 は受けた光の強度に応じて電気信号を生成する。各画素からの電気信号は光電変 換部 112の内部の増幅回路（図示せず)で増幅される。光電変換部 112から出力さ れる信号にはこの増幅回路の出力オフセット電圧が重畳されることにより、信号の基 準となる電位が電位 VREF力もずれる。オフセット電圧はたとえば数 10〜数 lOOmV 程度になる。
[0005] クランプ回路 114はノード NAの電位を電位 VREFに設定するためのスィッチ SW1 01と、光電変換部 112の出力端子とノード NAとの間に接続されるコンデンサ C 100 とを含む。スィッチ SW101は、たとえば Nチャネル MOSトランジスタやトランスミツショ ンゲート等により構成される。
[0006] クランプ回路 114では、まずスィッチ SW101が導通することにより、ノード NAの電 位が電位 VREFになる。次にスィッチ SW101が非導通状態になり、その後にコンデ ンサ C 100を介して光電変換部 112から信号が送られる。光電変換部 112から送ら れる信号に応じ、ノード NAにおける電位は電位 VREFを基準に変化する。このよう に、コンデンサ C100は光電変換部 112から出力される信号の直流成分を遮断する 役割を果たす。
[0007] 複数個のイメージセンサ ICの各々力も出力される信号の基準電位レベルが揃って Vヽな 、と、制御部（図示せず)で設定する信号のダイナミックレンジが小さくなつてしま う。この場合、元の画像の階調を再現できなくなり、再現後の画像の解像度が低下す るという問題が生じる。各 ICに含まれるクランプ回路が信号の基準電位を電位 VREF に固定することによって、このような問題を解決できる。
[0008] なお、クランプ回路 114と端子 T101との間には差動増幅回路 A102が設けられる 。差動増幅回路 A102の非反転入力端子がノード NAに接続され、反転入力端子お よび出力端子が端子 T101に接続されることで差動増幅回路 A102はインピーダンス 変換を行なう。また、ダイオード D101, D102は出力保護回路として機能し、ダイォ ード D103, D104は入力保護回路として機能する。
[0009] 従来、イメージセンサ IC111を改良した様々なイメージセンサ ICが提案されて 、る 。たとえば特開 2002— 101264号公報 (特許文献 1)では、基準電位入力端子と信 号出力端子との間に抵抗を設けることによって、クランプ容量の両端の電位差変動を 抑えるイメージセンサ IC (イメージセンサチップ）が開示される。
[0010] 図 10は、特開 2002— 101264号公報（特許文献 1)に開示されるイメージセンサ I Cの構成を概略的に示す図である。図 10を参照して、イメージセンサ IC111 Aは端 子 T102とクランプ回路 114との間に接続される抵抗 R100をさらに備える点で図 9に 示すイメージセンサ IC 111と異なる力 他の部分の構成は同様であるので以後の説 明は繰り返さない。
[0011] イメージセンサ IC111Aではコンデンサ C100と抵抗 R100とによってハイパスフィ ルタが構成される。仮に光電変換部 112とクランプ回路 114との間にランダムノイズが 生じたとしても、このハイパスフィルタがノイズを除去することにより、コンデンサ C100 の両端の電位差変動が抑えられる。よって、イメージセンサ ICごとにクランプレベル の変動を抑えることができ、高品質な画像信号を得ることが可能になる。 特許文献 1 :特開 2002— 101264号公報
発明の開示
発明が解決しょうとする課題
[0012] 多くの画像入力機器においてイメージセンサ装置は可動であり、固定された回路基 板とフレキシブルケーブルにより接続される。フレキシブルケーブルはアンテナ作用 を有し、仮に画像入力機器の内部でノイズが生じると、そのノイズを受信する可能性 がある。
[0013] 半導体装置において端子に接続される回路は、端子を介して外部と直接接続され るため、ノイズの影響を受けやすい。ノイズの中でもトランジスタを破壊するレベルのも のは、サージと呼ばれる。このサージにより、 MOSトランジスタのゲート絶縁膜の破壊 などが生じる。したがって、 MOSトランジスタにはサージに対する必要な程度の耐圧 (静電耐圧)が要求される。
[0014] 画像入力機器の動作が高速化されるにつれ、画像入力機器内部の電子部品から ノイズが生じる可能性が高くなり、フレキシブルケーブルがノイズを受信する可能性が 高くなつている。イメージセンサ IC111の場合、端子 T101, T102はこのフレキシブ ルケ一ブルに接続される。各端子にサージ保護のためのダイオード D 101〜D 104 が設けられていても、端子に接続される金属配線を介し、内部回路にサージの影響 が及ぶ可能性がある。
[0015] 特に入力端子である端子 T102から入力されるサージの影響が大きいので、ィメー ジセンサ IC111ではスィッチ SW101をサージから保護する必要がある。スィッチ SW 101のサイズを大きくすることによりスィッチ SW101の静電耐圧を高くできる。具体的 にはスィッチ SW101を構成する MOSトランジスタのゲート幅を大きくすればよい。
[0016] しかしながらスィッチ SW101のサイズが大きくなると、スィッチ SW101に入力される 制御電位に応じて出力側（ノード NA側）の電位が変化する。ノード NAの電位の変 動幅を以後「フィードスルー」（feed through)と称する。以下、スィッチ SW101のサイ ズとフィードスルーとの関係について説明する。
[0017] 図 11は、図 9に示すスィッチ SW101の構成を示す図である。図 11を参照して、ス 122を含む。ノード NAには Nチャネル MOSトランジスタ 121の一方端と、 Pチャネル MOSトランジスタ 122の一方端とが共通に接続される。端子 T102には Nチャネル M OSトランジスタ 121の他方端と、 Pチャネル MOSトランジスタ 122の他方端とが共通 に接続される。
[0018] スィッチ SW101の導通時、 Nチャネル MOSトランジスタ 121のゲート電位は、たと えば 3. 3Vに設定され、 Pチャネル MOSトランジスタ 122のゲート電位は 0Vに設定さ れる。一方、スィッチ SW101の非導通時には、 Nチャネル MOSトランジスタ 121のゲ ート電位は 0Vに設定され、 Pチャネル MOSトランジスタ 122のゲート電位は 3. 3Vに 設定される。
[0019] Nチャネル MOSトランジスタ 121のノード NA側の一方端（ドレインまたはソース）と ゲートとの間には寄生容量 C101が存在する。また、 Pチャネル MOSトランジスタ 122 のノード NA側の一方端とゲートとの間には寄生容量 C102が存在する。寄生容量 C 101, C102は MOSトランジスタのゲート電極と、ゲート酸化膜を介したゲート電極の 下まで拡散するドレイン領域 (またはソース領域)との間に生じる容量であり、一般的 に「オーバラップ容量」と称される。
[0020] オーバラップ容量は MOSトランジスタのゲート幅が大きいほど大きくなる。寄生容 量 C101, C102が大きいほど、スィッチ SW101が導通状態力も非導通状態に切り 換つた際にノード NAの電位が電位 VREFカゝら変化しやすくなる。つまりフィードスル 一が大きくなる。なお、ノード NAの電位がどちらの方向に変動するかは寄生容量 C1 01, C102に依存する。
[0021] 以上のようにイメージセンサ IC111では静電耐圧を上げるためにスィッチ SW101 のサイズを大きくすると、フィードスルーが大きくなる。
[0022] 図 10のイメージセンサ IC111 Aの場合、抵抗 R 100の抵抗値をある程度大きな値（ たとえば数 程度）に設定することで静電耐圧を高くできる。この場合、スィッチ SW 101のサイズを大きくしなくてもよいのでフィードスルーの発生を抑えることができる。
[0023] しかしスィッチ SW101が導通すると、ノード NAの電位は（抵抗 R100の抵抗値とス イッチ SW101の抵抗値との和） X (コンデンサ C100の容量値）により定まる時定数 に従って変化する。抵抗 R100の抵抗値が大きい程、ノード NAの電位が電位 VREF に達するまでの時間が長くかかる。よって光電変換部 112から信号を出力するタイミ ングを遅らせなければならな 、。
[0024] 以上のようにイメージセンサ IC111Aでは、静電耐圧を高くするほど動作速度が低 下する可能性がある。
[0025] このように、外部力 受ける入力電位に基づいて処理を行なう従来の半導体装置の 場合、動作に影響が生じることなく静電耐圧を向上させることが難しい。
[0026] 本発明の目的は、外部力 受ける入力電位に基づいて行なう処理に影響を与える ことなく静電耐圧を向上させる半導体装置、そのような半導体装置を複数備えるモジ ユール、およびそのようなモジュールを備える電子機器を提供することである。
課題を解決するための手段
[0027] 本発明は要約すれば、半導体装置であって、入力電位を受ける入力端子と、第 1 の信号を受けてシフトさせ、入力電位を基準とする第 2の信号を出力する変換回路と を備える。変換回路は、第 1の信号が入力される第 1のノードと第 2の信号を出力する 第 2のノードとの間に接続されるコンデンサと、第 2のノードと中間ノードとの間に設け られる第 1のスィッチと、中間ノードと入力端子との間に設けられ、第 1のスィッチととも に導通する第 2のスィッチとを含む。
[0028] 好ましくは、変換回路は、第 2の信号の基準を入力電位に固定する。
好ましくは、半導体装置は、入射した光を電気信号に変換し、第 1の信号を出力す る光電変換部をさらに備える。
[0029] 好ましくは、第 1のスィッチは、他端部と中間ノードとの間に接続される第 1の MOSト ランジスタを有し、第 2のスィッチは、入力端子と中間ノードとの間に接続され、 ック ゲートに定電位が与えられる第 2の MOSトランジスタを有し、第 2の MOSトランジスタ のゲート幅は、第 1の MOSトランジスタのゲート幅よりも大きい。
[0030] より好ましくは、半導体装置は、第 1および第 2の MOSトランジスタを制御する制御 回路をさらに備える。制御回路は、第 1の MOSトランジスタを非導通状態に設定した 後に第 2の MOSトランジスタを非導通状態に設定する。
[0031] さらに好ましくは、制御回路は、第 2の MOSトランジスタを導通状態に設定した後に 第 1の MOSトランジスタを導通状態に設定する。
[0032] 本発明の他の局面に従うと、モジュールであって、複数の半導体装置を備える。複 数の半導体装置の各々は、入力電位を受ける入力端子と、第 1の信号を受けてシフ トさせ、入力電位を基準とする第 2の信号を出力する変換回路とを含む。変換回路は 、第 1の信号が入力される第 1のノードと第 2の信号を出力する第 2のノードとの間に 接続されるコンデンサと、第 2のノードと中間ノードとの間に設けられる第 1のスィッチ と、中間ノードと入力端子との間に設けられ、第 1のスィッチとともに導通する第 2のス イッチとを有する。
[0033] 好ましくは、変換回路は、第 2の信号の基準を入力電位に固定する。
好ましくは、複数の半導体装置の各々は、入射した光を電気信号に変換し、第 1の 信号を出力する光電変換部をさらに含む。
[0034] 好ましくは、第 1のスィッチは、他端部と中間ノードとの間に接続される第 1の MOSト ランジスタを有し、第 2のスィッチは、入力端子と中間ノードとの間に接続され、 ック ゲートに定電位が与えられる第 2の MOSトランジスタを有し、第 2の MOSトランジスタ のゲート幅は、第 1の MOSトランジスタのゲート幅よりも大きい。
[0035] より好ましくは、複数の半導体装置の各々は、第 1および第 2の MOSトランジスタを 制御する制御回路をさらに含む。制御回路は、第 1の MOSトランジスタを非導通状 態に設定した後に第 2の MOSトランジスタを非導通状態に設定する。
[0036] さらに好ましくは、制御回路は、第 2の MOSトランジスタを導通状態に設定した後に 第 1の MOSトランジスタを導通状態に設定する。
[0037] 本発明のさらに他の局面に従うと、電子機器であって、複数の半導体装置を含むモ ジュールを備える。複数の半導体装置の各々は、入力電位を受ける入力端子と、第 1の信号を受けてシフトさせ、入力電位を基準とする第 2の信号を出力する変換回路 とを有する。変換回路は、第 1の信号が入力される第 1のノードと第 2の信号を出力す る第 2のノードとの間に接続されるコンデンサと、第 2のノードと中間ノードとの間に設 けられる第 1のスィッチと、中間ノードと入力端子との間に設けられ、第 1のスィッチと ともに導通する第 2のスィッチとを有する。
[0038] 好ましくは、変換回路は、第 2の信号の基準を入力電位に固定する。 好ましくは、複数の半導体装置の各々は、入射した光を電気信号に変換し、第 1の 信号を出力する光電変換部をさらに有する。
[0039] 好ましくは、第 1のスィッチは、他端部と中間ノードとの間に接続される第 1の MOSト ランジスタを有し、第 2のスィッチは、入力端子と中間ノードとの間に接続され、 ック ゲートに定電位が与えられる第 2の MOSトランジスタを有し、第 2の MOSトランジスタ のゲート幅は、第 1の MOSトランジスタのゲート幅よりも大きい。
[0040] より好ましくは、複数の半導体装置の各々は、第 1および第 2の MOSトランジスタを 制御する制御回路をさらに有する。制御回路は、第 1の MOSトランジスタを非導通状 態に設定した後に第 2の MOSトランジスタを非導通状態に設定する。
[0041] さらに好ましくは、制御回路は、第 2の MOSトランジスタを導通状態に設定した後に 第 1の MOSトランジスタを導通状態に設定する。
発明の効果
[0042] 本発明の半導体装置によれば、信号の基準が外部から入力される入力電位になる ように信号をシフトさせる変換回路と、その入力電位が与えられる入力端子との間に 接続されるスィッチを備えることにより、変換回路の動作に影響を与えることなく静電 耐圧を向上することができる。
[0043] また、本発明のモジュールおよび電子機器によれば、上述の半導体装置を複数備 えることにより、安定した動作を実現することができる。
図面の簡単な説明
[0044] [図 1]本発明の電子機器の一例を示す図である。
[図 2]図 1のイメージセンサヘッド 1の構成例を示す図である。
[図 3]図 2のイメージセンサ IC101の構成例を示す図である。
[図 4]図 3のスィッチ SW1の構成例を示す図である。
[図 5]図 3のスィッチ SW2の構成例を示す図である。
[図 6]図 5の Nチャネル MOSトランジスタ 32の断面を模式的に示す図である。
[図 7]図 5の Pチャネル MOSトランジスタ 31の断面を模式的に示す図である。
[図 8]図 2のイメージセンサ IC101の動作を説明するタイミングチャートである。
[図 9]イメージセンサ ICの基本的な構成を示す概略図である。 [図 10]特開 2002— 101264号公報（特許文献 1)に開示されるイメージセンサ ICの 構成を概略的に示す図である。
[図 11]図 9に示すスィッチ SW101の構成を示す図である。
符号の説明
[0045] 1 イメージセンサヘッド、 2 フレキシブルケーブル、 3 制御部、 4 ガラス、 11 回 路基板、 12, 112 光電変換部、 14, 114 クランプ回路、 15 スィッチ制御回路、 2
I, 24, 32, 121 Nチャネル MOSトランジスタ、 22, 25, 31, 122 Pチャネル MO S卜ランジスタ、 23, 33 インバータ、 41 半導体基板、 42〜44, 51 拡散層、 45 ゲート酸ィ匕膜、 46 ゲート電極、 47 シリサイド、 100 スキャナ、 101〜10m, 111, 111A イメージセンサ IC、A1, A2, A102 差動増幅回路、 CI, C100 コンデン サ、 C101, C102 寄生容量、 D1〜D4, D101〜D104 ダイオード、 N0〜N4, N
I I, N12, N21, N22, NA ノード、 Pl〜Pn 画素、 Tl, T2, T101, T102 端子 、R1, R2, RIOO 抵抗、 RDSWl〜RDSWn, SW0〜SW2, SW101 スィッチ。 発明を実施するための最良の形態
[0046] 以下において、本発明の実施の形態について図面を参照して詳しく説明する。な お、図中同一符号は同一または相当部分を示す。
[0047] 図 1は、本発明の電子機器の一例を示す図である。図 1を参照して、本発明の電子 機器の一例としてスキャナ 100が示される。スキャナ 100はイメージセンサヘッド 1と、 イメージセンサヘッド 1に接続されるフレキシブルケーブル 2と、フレキシブルケープ ル 2を介してイメージセンサヘッド 1に接続される制御部 3と、文字や画像などの情報 が描かれた原稿を置くガラス 4とを備える。
[0048] イメージセンサヘッド 1は本発明のモジュールに相当する。イメージセンサヘッド 1は 可動であり、ガラス 4を介して原稿から文字や画像を読み取り、制御部 3に画像信号 を送る。制御部 3は画像信号に応じて画像を再現する。
[0049] スキャナ 100はフラットベッドタイプのスキャナである力 シートフィードスキャナであ つてもよい。シートフィードスキャナとはイメージセンサヘッドを固定し、一定速度で回 転するローラーで原稿を送りながら、原稿上のイメージを読み取るスキャナである。ま た、本発明の電子機器は、スキャナに限定されず、たとえばファクシミリやコピー機等 であってもよい。
[0050] 図 2は、図 1のイメージセンサヘッド 1の構成例を示す図である。図 2を参照して、ィ メージセンサヘッド 1は 1次元に配置された m個（mは自然数）のイメージセンサ IC10 l〜10mを含む。イメージセンサ IC101〜10mの各々は本発明の半導体装置に相 当する。イメージセンサ IC 101〜： L Omは回路基板 11に設けられた配線 (図示せず） を介してフレキシブルケーブル 2に接続され、電源電位や基準電位等が与えられる。
[0051] フレキシブルケーブル 2を介してイメージセンサ IC101〜10mに基準電位等を与え る理由は以下のとおりである。まず、ノイズの影響を防ぐために回路基板 11に電源回 路ゃ基準電位発生回路等を設けた場合には、回路基板 11が大きくなるとともに重く なる。よって、回路基板 11を動かそうとすれば消費電力が大きくなる。
[0052] また、別の理由として、イメージセンサ IC101〜10mの各々に基準電位発生回路 を内蔵させた場合には、特性のばらつきに起因して各 IC力も出力される信号の基準 レベルが異なることが考えられるためである。
[0053] イメージセンサ IC101〜： LOmは基準電位 (入力電位)を受ける端子に印加されるサ ージから内部回路を保護する構成を有するため、フレキシブルケーブル 2によるノィ ズの影響を受けに《なる。よって、イメージセンサヘッド 1およびスキャナ 100の動作 を安定させることができる。
[0054] 図 3は、図 2のイメージセンサ IC101の構成例を示す図である。図 3を参照して、ィメ ージセンサ IC101は、光電変換部 12、クランプ回路 14、および端子 Tl、 Τ2を備え る。
[0055] 光電変換部 12は入射した光を電気信号に変換し、信号 S1を出力する。光電変換 部 12は、 η個（ηは自然数）の画素 Ρ1〜Ρη、および、画素 Ρ1〜Ρηのそれぞれに対し て設けられるスィッチ RDSWl〜RDSWnを含む。スィッチ RDSWl〜RDSWnを順 次動作させることにより、画素 Pl〜Pnから電気信号が順次出力される。
[0056] 光電変換部 12は、さらに、スィッチ SWO、差動増幅回路 Al、および抵抗 Rl, R2 を含む。スィッチ SWOはノード N1と端子 T2との間に接続される。端子 T2は電位 VR EF (入力電位）を受ける。なお電位 VREFは一定の電位である。
[0057] 差動増幅回路 A1の非反転入力端子はノード N1に接続され、反転入力端子は抵 抗 Rlの一方端に接続される。抵抗 R1の他方端はノード N2に接続される。抵抗 R2 は差動増幅回路 A1の反転入力端子と端子 T2との間に接続される。
[0058] 画素力も信号が出力される前にスィッチ SW0が導通し、ノード N1の電位は電位 V REFに設定される。差動増幅回路 A1は画素から出力される信号を増幅し、ノード 2に信号 S1を出力する。ただし、差動増幅回路 A1から出力オフセット電圧が発生す るので信号 S1の基準電位は電位 VREFからずれている。
[0059] クランプ回路 14は本発明における「変換回路」に相当する。クランプ回路 14は信号 S1をシフトさせ、電位 VREFを基準とする信号 S2を出力する。なお、クランプ回路 14 は信号 S2の基準を電位 VREFに固定する。
[0060] クランプ回路 14は、コンデンサ C1およびスィッチ SW1, SW2を含む。コンデンサ C 1はノード N2に一方端が接続され、信号 S2を出力するノード N3に他方端が接続さ れる。スィッチ SW1はノード N3とノード N4 (中間ノード）との間に接続される。スィッチ SW2はノード N4と端子 T2との間に接続される。
[0061] スィッチ SW1, SW2の各々は、たとえばトランスミッションゲートにより構成される。
なお、スィッチ SW1, SW2の各々は、 Nチャネル MOSトランジスタや Pチャネル MO Sトランジスタにより構成されてもよい。あるいはスィッチ SW1, SW2の各々は、バイポ ーラトランジスタにより構成されてもょ 、。
[0062] スィッチ SW2に含まれる MOSトランジスタのゲート幅を大きくすることにより端子 T2 の電位と接地電位 (あるいは電源電位）との間の耐圧が向上する。これにより端子 T2 にサージが印加された場合にもスィッチ SW1等が保護される。また、スィッチ SW2に 含まれる MOSトランジスタのゲート幅を大きくすることにより、スィッチ SW1のサイズを 大きくしなくてもよいので、スィッチ SW1が導通状態力も非導通状態に変化したとき のノード N3での電位の変動を抑えることができる。
[0063] さらに、コンデンサ C1の容量値およびスィッチ SW1, SW2の抵抗値により定まる時 定数が小さくなり、信号 S1の出力を開始するタイミングを遅らせなくてもよくなるので、 高速動作への対応が可能になる。
[0064] なお、スィッチ SW2の導通時の抵抗、すなわち MOSトランジスタのオン抵抗は通 常のサージ保護抵抗の抵抗値 (数 k Ω )よりも低く設定される (たとえば数 Ω程度)。 [0065] イメージセンサ IC101は、さらに、スィッチ SW0〜SW2, RDSWl〜RDSWnを制 御するスィッチ制御回路 15を備える。スィッチ制御回路 15は外部力も入力されるクロ ック信号 CLKに応じ各スィッチの導通および非導通のタイミングを制御する。
[0066] スィッチ SW2はスィッチ SW1とともに導通する。スィッチ SW1, SW2がともに導通 するとノード N3の電位は電位 VREFに変化する。次にスィッチ SW1, SW2がともに 非導通状態になりノード N3の電位が電位 VREFに保たれた状態で差動増幅回路 A 1から信号 SIが送られる。
[0067] コンデンサ C1は出力される信号の直流成分を遮断する役割を果たす。よって信号 S1に応じ、信号 S 2の電位は電位 VREFを基準として変化する。
[0068] イメージセンサ IC101は、さらに、インピーダンス変換回路として機能する差動増幅 回路 A2を備える。差動増幅回路 A2の非反転入力端子は信号 S2を受け、反転入力 端子および出力端子が端子 T1に接続される。端子 T1から外部に信号 SOUTが出 力される。
[0069] イメージセンサ IC101は、さらに、保護素子として機能するダイオード D1〜D4を備 える。ダイオード D1はノード NO (電源ノード）と端子 T1との間に接続される。ダイォー ド D2は端子 T1と接地ノードとの間に接続される。ダイオード D3はノード NOと端子 T 2との間に接続される。ダイオード D4は端子 T2と接地ノードとの間に接続される。
[0070] なお、イメージセンサ IC102〜10mの各々の構成はイメージセンサ IC101の構成 と同様であるので以後の説明は繰り返さない。
[0071] 図 4は、図 3のスィッチ SW1の構成例を示す図である。図 4を参照して、スィッチ SW
ード N3とノード N4との間に並列に接続される。 Nチャネル MOSトランジスタ 21のゲ ートはノード Ni lに接続され、 Pチャネル MOSトランジスタ 22のゲートはノード N12 に接続される。インバータ 23はノード Ni lに入力端子が接続され、ノード N12に出 力端子が接続される。
[0072] スィッチ SW1は、さらに、 Nチャネル MOSトランジスタ 24と Pチャネル MOSトランジ の各々のゲート幅を小さくすることでフィードスルーの発生を抑えることができる力 さ らにフィードスルーを抑えるため、 Nチャネル MOSトランジスタ 24と Pチャネル MOSト ランジスタ 25とが補助的に設けられる。
[0073] Nチャネル MOSトランジスタ 24の一方端はノード N3に接続され、他方端は開放さ れ、ゲートはノード N12に接続される。 Nチャネル MOSトランジスタ 24のサイズは N チャネル MOSトランジスタ 21と同じである。
[0074] Pチャネル MOSトランジスタ 25の一方端はノード N3に接続され、他方端は開放さ れ、ゲートはノード Ni lに接続される。 Pチャネル MOSトランジスタ 25のサイズは Pチ ャネル MOSトランジスタ 22と同じである。
[0075] 以下、 Nチャネル MOSトランジスタ 21, 24を例にフィードスルーを抑える作用につ いて説明するが、 Pチャネル MOSトランジスタ 22, 25についても同様の作用が生じ る。
[0076] ノード Ni lの電位がたとえば 3. 3Vから OVに変化すると、 Nチャネル MOSトランジ スタ 21の寄生容量（ノード Ni lとノード N3との間の容量）はノード N3の電位を電位 V REFよりも低下させようとする。し力し、 Nチャネル MOSトランジスタ 24のゲートの電 位力 SOV力ら 3. 3Vに変化するので、 Nチャネル MOSトランジスタ 24の寄生容量（ノ ード N12とノード N3との間の容量）はノード N3の電位を電位 VREFよりも上昇させよ うとする。各 Nチャネル MOSトランジスタの容量値が等しいため、これらの電位変化 が相殺されることでノード N3での電位は電位 VREFに保たれる。
[0077] 図 5は、図 3のスィッチ SW2の構成例を示す図である。図 5を参照して、スィッチ SW
3とを含む。
[0078] Pチャネル MOSトランジスタ 31はノード N4と端子 T2との間に接続される。 Pチヤネ ル MOSトランジスタ 31のゲートはノード N21に接続され、バックゲートは電源電位（ 定電位)を与えるノード NOに接続される。
[0079] Nチャネル MOSトランジスタ 32はノード N4と端子 T2との間に接続される。 Nチヤネ ル MOSトランジスタ 32のゲートはノード N22に接続され、バックゲートは接地電位（ 定電位)を与える接地ノードに接続される。 [0080] インバータ 33の入力端子はノード N21に接続され、インバータ 33の出力端子はノ ード N22に接続される。
[0081] Pチャネル MOSトランジスタ 31のゲート幅は Pチャネル MOSトランジスタ 22のゲー ト幅よりも大きい。また、 Nチャネル MOSトランジスタ 32のゲート幅は Nチャネル MO Sトランジスタ 21のゲート幅よりも大きい。たとえば Pチャネル MOSトランジスタ 31, 22 のゲート幅はそれぞれ約 170 m、約 9 mである。また、 Nチャネル MOSトランジス タ 32, 21のゲート幅 ίまそれぞれ約 53 μ m、約 2. 5 μ mである。このように、スィッチ S W2に含まれる MOSトランジスタのゲート幅を大きくすることによって静電耐圧を向上 することができる。
[0082] 図 6は、図 5の Nチャネル MOSトランジスタ 32の断面を模式的に示す図である。図 6を参照して、 Nチャネル MOSトランジスタ 32は P型の半導体基板 41に形成される。 半導体基板 41には N型の拡散層 42〜44が形成される。半導体基板 41は接地電位 に設定され、 Nチャネル MOSトランジスタ 32のバックゲートとなる。また、拡散層 42は 他の拡散層よりも広く形成される。
[0083] 拡散層 42と拡散層 43との間、および拡散層 43と拡散層 44との間はチャネル領域 である。各チャネル領域上にゲート酸ィ匕膜 45が形成され、ゲート酸ィ匕膜 45上にはス イッチ制御回路 15に接続されるゲート電極 46が形成される。
[0084] 拡散層 42〜44の上部にはシリサイド 47が形成される。拡散層 42上のシリサイド 47 はゲート電極から離れた位置に設けられ、金属配線を介して端子 T2に接続される。 拡散層 44上のシリサイド 47はノード N4に接続される。なお、拡散層 43上のシリサイ ド 47はフローティング状態になっている。
[0085] 端子 T2にサージが印加された場合、拡散層 42が抵抗の役割を果たしているので ゲート酸ィ匕膜 45の破壊を防ぐことができる。また、拡散層 42と半導体基板 41とはダイ オードを構成する。接地電位に対する端子 T2の電圧がある過電圧レベル (たとえば 200〜400V)を超えると、端子 T2から拡散層 42と半導体基板 41とを通り、接地ノー ドに向けてサージ電流が流れる。ゲート電極 46の幅を大きくすることにより、ダイォー ドに流れるサージ電流を大きくすることができる。
[0086] 図 7は、図 5の Pチャネル MOSトランジスタ 31の断面を模式的に示す図である。図 7 を参照して、 Pチャネル MOSトランジスタ 31は、半導体基板 41に N型の拡散層 51が 形成され、拡散層 51内に P型の拡散層 42〜44が形成される点で図 6の Nチャネル MOSトランジスタ 32と異なるが他の点は同様であるので以後の説明は繰り返さない 。拡散層 51は Pチャネル MOSトランジスタ 31のバックゲートとなり、ノード NOから電 源電位が与えられる。拡散層 51と拡散層 42とはダイオードを構成する。端子 T2に正 方向のサージが印加された場合、端子 T2から拡散層 42および拡散層 51を通り、ノ ード NOに向けてサージ電流が流れる。
[0087] 図 8は、図 2のイメージセンサ IC101の動作を説明するタイミングチャートである。図 8を参照して、まず時刻 tlにおいてクロック信号 CLKの立ち上がりに応じ、スィッチ S WOおよびスィッチ SW2がともに導通状態 (ON状態）に変化する。よってノード N1, N4の電位が電位 VREFに変化する。図 8にお!/、て電位 VREFは IVである。
[0088] 電位 VA, VBは図 3の信号 SI, S2の電位をそれぞれ示す。電位 VAは時刻 tl以 前は不定であるが、時刻 tlにおいて 1. 05Vに変化する。電位 VAと電位 VREFとの 電位差 (0. 05V)は差動増幅回路 A1から生じる出力オフセット電圧である。
[0089] 時刻 t2におけるクロック信号の立ち上がりに応じ、スィッチ SW1が導通状態に変化 する。ノード N3の電位は時刻 t2以前は不定である力 時刻 t2において電位 VREF ( IV)に変化する。
[0090] このようにスィッチ制御回路 15はスィッチ SW2 (Pチャネル MOSトランジスタ 31、 N チャネル MOSトランジスタ 32)を導通状態に設定した後にスィッチ SW1 (Pチャネル MOSトランジスタ 22、 Nチャネル MOSトランジスタ 21)を導通状態に設定する。これ によりノード N4の電位が電位 VREFに達した状態でスィッチ SW1が導通状態に設 定されるので、ノード N3の電位が電位 VREFに達する時間を短くすることができる。
[0091] 続いて時刻 t3におけるクロック信号 CLKの立ち上がりに応じ、スィッチ SW1が非導 通状態 (OFF状態）に変化する。ただし電位 VBは IVのまま変化しない。さらに時刻 t 4におけるクロック信号 CLKの立ち上がりに応じ、スィッチ SWO, SW2がともに非導 通状態に変化する。
[0092] このようにスィッチ制御回路 15はスィッチ SW1を非導通状態に切換えた後にスイツ チ SW2を非導通状態に切換える。これによつて、スィッチ SW2が非導通状態に変化 しても電位 VBはスィッチ SW2の影響を受けなくなる。
[0093] さらに時刻 t5におけるクロック信号 CLKの立ち上がりに応じてスィッチ RDSW1が 導通状態に変化すると、画素 P1から出力された信号が差動増幅回路 A1により増幅 される。電位 VAは 1. 05Vを基準として変化するのに対し、電位 VBは 1. OVを基準 として変化する。続いて時刻 t6におけるクロック信号 CLKの立ち上がりに応じてスィ ツチ RDSW2が導通状態に変化すると、時刻 t5〜時刻 t6の期間と同様に電位 VA, VBが変化する。電位 VBは 1. OVすなわち電位 VREFを基準に変化する。このよう にクランプ回路 14は信号 S1をシフトさせ、電位 VREFを基準とする信号 S2を出力す る。また、クランプ回路 14は信号 S2の基準を電位 VREFに固定する。
[0094] 以上のように本発明の実施の形態によれば、外部から受ける入力電位に基づいて 処理を行なう半導体装置において、入力電位を受ける入力端子と第 1のスィッチとの 間に第 2のスィッチを設け、第 2のスィッチのサイズを大きくすることによって、第 2のス イッチがサージを吸収するので静電耐圧を向上させることができる。
[0095] また、本発明の実施の形態によれば、第 2のスィッチの抵抗値をサージ吸収用の抵 抗よりも低くすることによって、クランプ動作への影響を防ぐことができる。
[0096] また、本発明の実施の形態によれば、第 2のスィッチに用いられる MOSトランジスタ のゲート幅を第 1のスィッチに用いられる MOSトランジスタのゲート幅よりも大きくする ことによってフィードスルーの発生を抑えることができる。
[0097] また、本発明の実施の形態によれば、画像入力装置に用いられるイメージセンサへ ッドが上述の半導体装置を複数備えることにより、画像入力装置の内部でノイズが発 生しても安定した動作を行なうことが可能になる。
[0098] なお、本実施の形態では半導体装置の一例としてイメージセンサ ICを示した力 本 発明の半導体装置は、信号をシフトさせ、外部力 受ける入力電位を基準とする信号 を出力する回路を備える半導体装置に広く適用が可能である。
[0099] 今回開示された実施の形態はすべての点で例示であって制限的なものではないと 考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって 示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが 意図される。

Claims

請求の範囲
[1] 入力電位を受ける入力端子と、
第 1の信号を受けてシフトさせ、前記入力電位を基準とする第 2の信号を出力する 変換回路とを備え、
前記変換回路は、
前記第 1の信号が入力される第 1のノードと前記第 2の信号を出力する第 2のノード との間に接続されるコンデンサと、
前記第 2のノードと中間ノードとの間に設けられる第 1のスィッチと、
前記中間ノードと前記入力端子との間に設けられ、前記第 1のスィッチとともに導通 する第 2のスィッチとを含む、半導体装置。
[2] 前記変換回路は、前記第 2の信号の基準を前記入力電位に固定する、請求項 1に 記載の半導体装置。
[3] 入射した光を電気信号に変換し、前記第 1の信号を出力する光電変換部をさらに 備える、請求項 1に記載の半導体装置。
[4] 前記第 1のスィッチは、
前記他端部と前記中間ノードとの間に接続される第 1の MOSトランジスタを有し、 前記第 2のスィッチは、
前記入力端子と前記中間ノードとの間に接続され、バックゲートに定電位が与えら れる第 2の MOSトランジスタを有し、
前記第 2の MOSトランジスタのゲート幅は、前記第 1の MOSトランジスタのゲート幅 よりも大きい、請求項 1に記載の半導体装置。
[5] 前記半導体装置は、
前記第 1および第 2の MOSトランジスタを制御する制御回路をさらに備え、 前記制御回路は、前記第 1の MOSトランジスタを非導通状態に設定した後に前記 第 2の MOSトランジスタを非導通状態に設定する、請求項 4に記載の半導体装置。
[6] 前記制御回路は、前記第 2の MOSトランジスタを導通状態に設定した後に前記第
1の MOSトランジスタを導通状態に設定する、請求項 5に記載の半導体装置。
[7] 複数の半導体装置を備え、 前記複数の半導体装置の各々は、
入力電位を受ける入力端子と、
第 1の信号を受けてシフトさせ、前記入力電位を基準とする第 2の信号を出力する 変換回路とを含み、
前記変換回路は、
前記第 1の信号が入力される第 1のノードと前記第 2の信号を出力する第 2のノード との間に接続されるコンデンサと、
前記第 2のノードと中間ノードとの間に設けられる第 1のスィッチと、
前記中間ノードと前記入力端子との間に設けられ、前記第 1のスィッチとともに導通 する第 2のスィッチとを有する、モジュール。
[8] 前記変換回路は、前記第 2の信号の基準を前記入力電位に固定する、請求項 7に 記載のモジュール。
[9] 前記複数の半導体装置の各々は、
入射した光を電気信号に変換し、前記第 1の信号を出力する光電変換部をさらに 含む、請求項 7に記載のモジュール。
[10] 前記第 1のスィッチは、
前記他端部と前記中間ノードとの間に接続される第 1の MOSトランジスタを有し、 前記第 2のスィッチは、
前記入力端子と前記中間ノードとの間に接続され、バックゲートに定電位が与えら れる第 2の MOSトランジスタを有し、
前記第 2の MOSトランジスタのゲート幅は、前記第 1の MOSトランジスタのゲート幅 よりも大きい、請求項 7に記載のモジュール。
[11] 前記複数の半導体装置の各々は、
前記第 1および第 2の MOSトランジスタを制御する制御回路をさらに含み、 前記制御回路は、前記第 1の MOSトランジスタを非導通状態に設定した後に前記 第 2の MOSトランジスタを非導通状態に設定する、請求項 10に記載のモジュール。
[12] 前記制御回路は、前記第 2の MOSトランジスタを導通状態に設定した後に前記第 1の MOSトランジスタを導通状態に設定する、請求項 11に記載のモジュール。
[13] 電子機器であって、
複数の半導体装置を含むモジュールを備え、
前記複数の半導体装置の各々は、
入力電位を受ける入力端子と、
第 1の信号を受けてシフトさせ、前記入力電位を基準とする第 2の信号を出力する 変換回路とを有し、
前記変換回路は、
前記第 1の信号が入力される第 1のノードと前記第 2の信号を出力する第 2のノード との間に接続されるコンデンサと、
前記第 2のノードと中間ノードとの間に設けられる第 1のスィッチと、
前記中間ノードと前記入力端子との間に設けられ、前記第 1のスィッチとともに導通 する第 2のスィッチとを有する、電子機器。
[14] 前記変換回路は、前記第 2の信号の基準を前記入力電位に固定する、請求項 13 に記載の電子機器。
[15] 前記複数の半導体装置の各々は、
入射した光を電気信号に変換し、前記第 1の信号を出力する光電変換部をさらに 有する、請求項 13に記載の電子機器。
[16] 前記第 1のスィッチは、
前記他端部と前記中間ノードとの間に接続される第 1の MOSトランジスタを有し、 前記第 2のスィッチは、
前記入力端子と前記中間ノードとの間に接続され、バックゲートに定電位が与えら れる第 2の MOSトランジスタを有し、
前記第 2の MOSトランジスタのゲート幅は、前記第 1の MOSトランジスタのゲート幅 よりも大きい、請求項 13に記載の電子機器。
[17] 前記複数の半導体装置の各々は、
前記第 1および第 2の MOSトランジスタを制御する制御回路をさらに有し、 前記制御回路は、前記第 1の MOSトランジスタを非導通状態に設定した後に前記 第 2の MOSトランジスタを非導通状態に設定する、請求項 16に記載の電子機器。 前記制御回路は、前記第 2の MOSトランジスタを導通状態に設定した後に前記第 の MOSトランジスタを導通状態に設定する、請求項 17に記載の電子機器。
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