JP2005093549A

JP2005093549A - 光電変換装置及びイメージセンサーｉｃ

Info

Publication number: JP2005093549A
Application number: JP2003322002A
Authority: JP
Inventors: Satoshi Machida; 聡町田
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2003-09-12
Filing date: 2003-09-12
Publication date: 2005-04-07
Also published as: CN100508219C; US20050067641A1; CN1595664A; US7161196B2

Abstract

【課題】
光電変換装置において、外部からの放射ノイズによって半導体層に光キャリアが発生し、画像品質を低下させるという課題があった。
【解決手段】
画素領域５１内にある第１導電型の第１半導体領域と、前記第１半導体領域内に設けられ、光生成キャリアを蓄積しえる第２導電型の第２半導体領域５２と、前記第２半導体領域の上に、絶縁体を介して設けられ、所定の電位に保持される導電体５６とを設けることにより、外部からの放射ノイズを導体５６により低減化した光電変換装置。
【選択図】図１

Description

本発明は、光照射された原稿からの反射光を受けて電気信号に変換する光電変換装置に関し、特にファクシミリやイメージスキャナ等の画像読み取り装置に適用するリニアイメージセンサーＩＣと、イメージセンサーＩＣを複数実装した密着型イメージセンサーやエリアイメージセンサーＩＣに関しする。特に、画素構造の改良に関する。

従来の画像読み取り装置に用いられている光電変換装置の受光素子の平面図を図１４に、図１４のA-A'部の断面図を図１５に示す（特許文献１参照。）。

この発明は、光電変換装置の外部から放射される、電源ノイズなどの低周波ノイズによって画像品質が低下するのを防ぐために、受光素子の出力配線５の上に、シールドとなる導電体６'を形成したものである。
特開２０００−３１１９９７

しかし、この様な光電変換装置においては、出力配線５がＡＬ配線であるので、その上の導電体は、２層目のＡＬで形成するか、別の導電膜を追加形成する必要がある。従って、標準的なＡＬ１層プロセスだけでは実施できないので、コストが高いという問題があった。また、開口部１に対してフォトダイオード拡散領域２が小さい。したがって拡散領域２が、開口部１で発生した光キャリアを充分にキャッチできないので、感度効率が悪いという問題があった。そこで、拡散領域２を大きくした場合、拡散領域の上には、シールド層がないため、外部ノイズが、拡散領域の電位変動を引き起こし、画像品質を低下させるという問題があった。

従来のこのような問題点を解決するために、本発明は、画素領域内にある第１導電型の第１半導体領域と、前記第１半導体領域内に設けられ、光生成キャリアを蓄積しえる第２導電型の第２半導体領域と、前記第２半導体領域の上に、絶縁体を介して設けられ、所定の電位に保持される導電体と、を有する光電変換装置とした。

また、上記導電体をポリシリコンで形成した。また、画素領域内にある第１導電型の第１半導体領域と、前記第１半導体領域内に設けられ、光生成キャリアを蓄積しえる第２導電型の第２半導体領域と、前記第２半導体領域と、前記画素領域の外にある回路素子と、を電気的に接続するための配線と、を有する光電変換装置において、前記配線の上に、絶縁体を介して設けられ、所定の電位に保持される導電体と、を有する光電変換装置とした。また、上記配線をポリシリコンで形成した。また、上記光電変換装置を有するイメージセンサーＩＣとした。

この光電変換装置によれば、受光部のフォトダイオード拡散領域上が、定電位のポリシリコンでシールドされているので、外部ノイズの影響を抑制できる。また、ポリシリコンは、可視光に対してある程度の透過性があるので、感度の低下を小さくできる。また、フォトダイオードの出力配線をポリシリコンで形成し、その上を定電位のＡＬでシールドしているので、外部ノイズの影響を抑制できる。

以上の構造は、標準ＣＭＯＳのＡＬ１層プロセスで形成できるので、コストを安く抑えることができる。

以下、本発明を図面を用いて説明する。

図１は、本発明の光電変換装置の受光素子の平面図であり、図２は、図１のＡ−Ａ’部の断面図である。

本発明の受光素子は、画素領域５１内にある第１導電型の第１半導体領域としてのＰ型半導体基板領域６０と、Ｐ型半導体基板領域６０内に設けられ、光生成キャリアを蓄積しえる第２導電型の第２半導体領域としてのＮ型半導体領域５２と、Ｎ型半導体領域５２の上に、絶縁体であるＬＯＣＯＳ酸化膜５９を介して設けられ、所定の電位に保持される導電体としてのポリシリコン５６と、を有する。ポリシリコン５６はコンタクト６３によって、ＶＳＳ電位の遮光を兼ねたＡＬ５５と電気的に接続している。フォトダイオード拡散領域であるＮ型半導体領域５２は、Ｎウエルで形成してもよい。フォトダイオードの出力は、電極を構成するＮ＋領域５４を介して、ＡＬ配線５３とポリシリコン配線６２を介して、フォトダイオードをリセットする回路５８と、ソースフォロア回路５７に入力する。回路５８はＮＭＯＳトランジスタ等で構成する。回路５７はＰＭＯＳトランジスタ等で構成する。

フォトダイオードの出力配線は、コンタクト６１を介してＡＬからポリシリコンにつながる。ポリシリコン配線６２の上には、ＶＳＳ電位のＡＬ５５が存在する。

受光素子の拡散領域５２は、蓄積時はフローティング状態のため、外部からの放射ノイズを受けると、その電位が変動してしまう。
しかし、以上のように、フォトダイオード拡散領域５２の上に定電位の導電膜５６が存在するので、フォトダイオードの上部から来る放射ノイズを遮断することができる。図１によれば、フォトダイオード拡散領域５２の上を導電膜５６が完全には覆っていないが、ノイズの遮断効果は充分に得られる。

また、フォトダイオードの出力配線も受光素子の拡散領域５２と同様に、外部からの放射ノイズを受けると、その電位が変動してしまう。しかし、図１のように、フォトダイオード出力配線６２の上には、定電位の導電膜であるＡＬ５５が存在するので、フォトダイオードの上部から来る放射ノイズを遮断することができる。フォトダイオード出力配線５３の上には、定電位の導電膜が存在しないので、放射ノイズの影響を受けるが、出力配線５３をできるだけ短くすることで、この影響を軽微にすることができる。

次に図２を参照して、製造方法を説明する。Ｐ型基板上に、ＰＭＯＳトランジスタの基板となるＮウエルを形成すると同時に、フォトダイオードのＮ型拡散領域５２を形成する。この拡散領域は、Ｎウェルとは別に形成しても構わない。次にＬＯＣＯＳ酸化膜５９を形成する。次にトランジスタのゲート領域と同時にポリシリコンの導電膜５６とポリシリコン配線６２を形成する。次に、ＮＭＯＳのソースドレイン領域と同時に、フォトダイオードの電極５４を形成する。次に、中間絶縁膜６４を形成し、コンタクトホールを形成する。次に、ＡＬ配線を形成すると同時に、ＡＬ５５を形成する。次に、パッシベーション膜６５を形成する。

以上の説明でＰ型基盤をＮ型基盤に変え、拡散領域５２とフォトダイオードの電極５４をＰ型半導体に変えてもかまわない。

以上のように、本実施例によれば、標準的なＡＬ１層ＣＭＯＳプロセスに、なんら工程を追加することなく製造することができる。

また、導電膜５６はポリシリコンではなく、透過性のある別の導電膜でもよい。例えば、パッシベーション膜６５の上または下にＩＴＯ等の導電膜を形成しても良い。また、導電膜５６の電位は、ＶＳＳでなくとも、定電位に固定されていればよい。
図３は、本実施形態例のイメージセンサーＩＣの概略図である。このイメージセンサーＩＣ４１は、信号処理回路４２、光電変換装置４３、基準電圧回路４４、信号出力端子４７からなる。光電変換装置４３の共通信号線は、信号処理回路４２に入力し、信号処理回路４２の出力は信号出力端子４７につながっている。

図４は、図３のイメージセンサーＩＣ４１からなる、密着型イメージセンサーの概略図である。この密着型イメージセンサーは３つのイメージセンサーＩＣ４１からなる。全てのイメージセンサーＩＣ４１の信号出力端子４７は、外部で接続されており、ＶＯＵＴ２端子から外部に出力される。

図８は、本発明の実施形態例の信号処理回路４２のブロック図である。入力端子ＶＩＮに入力した信号は、サンプルホールド回路２１とバッファーアンプ２３に入力する。サンプルホールド回路２１の出力はバッファーアンプ２２に入力する。バッファーアンプ２２の出力とバッファーアンプ２３の出力は、減算器２４に入力し、減算器２４の出力はクランプ回路２５に入力する。減算器２４とクランプ回路２５の基準電圧は、共通にすることができＶＲＥＦ端子につながっている。クランプ回路２５の出力はバッファーアンプ２６に入力する。なおバッファーアンプ２６は、増幅回路に置き換えてもよい。さらに、この増幅回路の基準電圧をＶＲＥＦ端子と共通にしても良い。バッファーアンプ２６の出力は、サンプルホールド回路２７に入力する。サンプルホールド回路２７の出力はバッファーアンプ２８に入力する。バッファーアンプ２８の出力はトランスミッションゲート２９に入力する。トランスミッションゲート２９の出力は出力端子ＶＯＵＴ２につながる。なお、トランスミッションゲート２９は、用途によっては不要である。

図９は、本発明の実施形態例のサンプルホールド回路の回路図であり、サンプルホールド回路２１とサンプルホールド回路２７に使用できる。サンプルホールド回路はトランスミッションゲート３０とダミースイッチ３１と容量Ｃ１からなる。このサンプルホールド回路は、φＳＨとその反転であるφＳＨＸのパルスのノイズを相殺するために、トランスミッションゲート３０のＮＭＯＳとＰＭＯＳのトランジスタサイズは同じにし、ダミースイッチ３１のＮＭＯＳとＰＭＯＳのトランジスタのゲート面積は、トランスミッションゲートのトランジスタのゲート面積の半分にする。

図１０は、本発明の実施形態例のバッファーアンプの回路図でありオペアンプ３２からなる。この回路は、バッファーアンプ２２、２３、２６、２８に使用できる。なお、バッファーアンプはソースフォロアアンプでもよい。

図１１は、本発明の実施形態例の増幅回路の回路図でありオペアンプ３２と抵抗からなる。この回路は、バッファーアンプ２６の代わりに用いれば、信号処理回路の増幅率を大きくできる。また、この増幅回路の基準電圧ＶＲＥＦを図１のＶＲＥＦ端子と共通にしても良い。

図１２は、本発明の実施形態例の減算器の回路図でありオペアンプ３２と抵抗からなる。この回路は、ＩＮＰの電圧からＩＮＭの電圧を引いた電圧を、抵抗の比率で決まるゲイン倍し、ＶＲＥＦの電圧を基準として出力する。ＩＮＰとＩＮＭに入力する端子を逆にすれば、出力をＶＲＥＦの電圧を基準に反転することができる。

図１３は、本発明の実施形態例のクランプ回路の回路図であり、クランプ回路２５に使用できる。クランプ回路はトランスミッションゲート３０とダミースイッチ３１と容量３３からなる。このクランプ回路は、φＣＬＡＭＰとその反転であるφＣＬＡＭＰＸのパルスのノイズを相殺するために、トランスミッションゲート３０のＮＭＯＳとＰＭＯＳのトランジスタサイズは同じにし、ダミースイッチ３１のＮＭＯＳとＰＭＯＳのトランジスタのゲート面積は、トランスミッションゲートのトランジスタのゲート面積の半分にする。

図５は、本発明の実施形態例の光電変換装置４３の概略回路図である。図５に示す光電変換ブロックＡｎの枠の内側の要素は画素数分設けられており、各ブロックのチャンネル選択スイッチ１０７は共通信号線１１１に接続している。なお、光電変換ブロックＡｎはｎビット目の光電変換ブロックを示している。図７に、光電変換装置４３の全体構成図を示す。

この回路は、光電変換手段となるフォトダイオード１０１、電荷転送手段となる転送スイッチ１１４、１１５、１１６、１１７、リセット手段となるリセットスイッチ１０２、アンプ手段１０３、光信号を保持する容量１１３、光電変換手段の基準となる基準信号を保持する容量１１２、信号読み出し手段となるＭＯＳソースフォロアを形成するＭＯＳトランジスタ１０６、チャンネル選択手段となるチャンネル選択スイッチ１０７、共通信号線１１１、電流源１０８からなる。

なお、図１は、図５におけるフォトダイオード１０１、リセットスイッチ１０２、アンプ手段１０３の一部分の平面図を示す。図１の拡散領域５２は図５のフォトダイオード１０１に相当し、回路５８はリセットスイッチ１０２に、回路５７はアンプ手段１０３の一部にそれぞれ相当する。

リセットスイッチ１０２の片方の端子は、Ｖｒｅｓｅｔ端子につながっており、図３に示すように全ての光電変換装置１０１のＶｒｅｓｅｔ端子は共通である。アンプ手段１０３はＭＯＳソースフォロアやボルテージフォロアアンプ等で形成し、動作状態を選択するアンプイネーブル端子１１０を設けても良い。

この光電変換装置の出力端子ＶＯＵＴは、信号処理回路４２の入力端子ＶＩＮに入力する。光電変換装置と信号処理回路は、１つの半導体基板上に形成することができる。図６は、本発明の実施形態例の光電変換装置４３と信号処理回路４２のタイミングチャートである。以下にこのタイミングチャートを参照しながら、光電変換装置４３の動作を説明する。図６のφＲ、φＲＩＮ、φＳＩＮ、φＳＥＬは全ビットについて同時に動作する。φＳＯ、φＲＯ、φＳＣＨはビットによって動作するタイミングが異なるので、(ｎ)付で表示している。

まず、ｎビット目の光電変換ブロックの動作について説明する。φＳＩＮのS１の位置のパルスにより転送スイッチ１５をオンして、フォトダイオード１に入射した光で発生した電荷の蓄積を行った後に得られる光信号を容量１３に読み出す。次にφRのＲ２の位置のパルスによりリセットスイッチ２がオンすると、フォトダイオード１の出力端子Vdiは基準電圧Vresetに固定され、リセットスイッチ２がオフすると、Vdiの電圧はVresetにオフノイズが加算された値になる。

次にリセットスイッチ２がオフした直後、φRINのＲ２の位置のパルスにより転送スイッチ１４をオンして、フォトダイオード１のリセット後の基準信号を容量１２に読み出す。この後フォトダイオード１には、光電荷が蓄積し、Vdiの電位は光電荷の量に応じて変動する。この蓄積期間はφRのR2の期間の終了から、次の周期のφSINのS2の期間の終了までであるので、図６のＴＳ２の期間となり、全てのビットについて同じ期間になる。この期間中にフォトダイオードが外部からの放射ノイズを受けるとフォトダイオードの電位が変動するが，本発明の構造により、放射ノイズは遮断され、放射ノイズによるフォトダイオードの電位の変動は小さい。

次に、基準信号と光信号の読み出しの動作を説明する。図６のＴＳ２の蓄積期間中に、φSCH(n)のパルスによりチャンネル選択スイッチ７を開くと同時にφSO(n)のパルスにより転送スイッチ１７を開くと、容量１３に保持されていた光信号が共通信号線１１に読み出される。この期間はφSCH(n)のＳ1の部分である。この光信号は、ＴＳ１の期間に蓄積された信号であり、φRのＲ１の位置のパルスによりリセットされたリセット電圧を基準としている。

次に、φRO(n)のパルスにより転送スイッチ１６を開くと、容量１２に保持されていた基準信号が共通信号線１１に読み出される。この基準信号は、φRのＲ２の位置のパルスによりリセットされた信号である。後段の信号処理回路で、この光信号と基準信号の差を取ると、光による電圧差を取り出すことができる。

次に、φSCH(n)をオフしてから、次のビットのチャンネル選択スイッチ７がφSCH(n+1)によってオンし、φSO(n+1)のパルスにより次のビットの転送スイッチ１７を開くと次のビットの光信号の読み出しが始まる。n+1ビット目の他のパルスは、nビット目のパルスよりも、全てφSCHのオン期間だけ後ろにずれる。

上記のように、ＶＯＵＴ端子からは、nビット目の光信号、nビット目の基準信号、n+1ビット目の光信号、n+1ビット目の基準信号の順で出力される。以下で、便宜上、光信号の出力期間を前半期間、基準信号の出力期間を後半期間とする。

次に信号処理回路４２の動作を説明する。ＶＩＮ端子に上記ＶＯＵＴ端子の出力が入力される。サンプルホールドパルスφＳＨ１は、光信号が出始めてからオンし、光信号が終わる前にオフする。これにより、光信号がサンプルホールドされる。ＶＩＮの信号とサンプルホールド後の信号は、減算器に入力する。前半期間は同じ光信号が減算器に入力し、後半期間は、サンプルホールドされた光信号と基準信号が減算器に入力する。したがって、減算器の出力は、前半期間はＶＲＥＦレベル、後半期間は光信号と基準信号の差をゲイン倍したレベルにＶＲＥＦレベルを加えたレベルになる。また、前半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットが乗り、後半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットと、サンプルホールド回路２１のオフセットが乗る。

クランプパルスφＣＬＡＭＰは、φＳＨ１がオンする前にオンし、φＳＨ１がオフする前にオフするように加える。これにより、クランプ回路２５の出力は、前半期間が、ＶＲＥＦレベルにクランプされ、後半期間は、減算器の後半出力から前半出力を引いたレベルにＶＲＥＦレベルを加えたレベルとなる。この結果、クランプ回路の後半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットが乗らない。また、サンプルホールド回路２１のオフセットは、φＳＨパルスとその反転であるφＳＨＸパルスのノイズが相殺する回路になっているので小さい。以上から、クランプ回路の後半期間の出力は、ＶＲＥＦレベルを基準に、光信号と基準信号の差をゲイン倍したレベルを加えたレベルになる。

サンプルホールドパルスφＳＨ２は、基準信号が出始める前後にオンし、基準信号が終わる前にオフする。これにより、クランプ後の出力の後半期間の出力がサンプルされ、次のビットの前半期間にホールドされる。したがって、長い期間出力レベルを維持することができる。

この実施例では、ＴＳ２の期間でフォトダイオードが蓄積動作中に、前の蓄積期間ＴＳ１の期間で蓄積した光信号を読み出すことができる。したがって、ＲＧＢの３色のＬＥＤを順に点灯して、カラー画像データを読み取ることができる。たとえば、ＴＳ１の期間に赤のＬＥＤを点灯し赤の成分を読み取り、ＴＳ２の期間に緑のＬＥＤを点灯し緑の成分を読み取り、ＴＳ２の次の期間に青のＬＥＤを点灯し青の成分を読み取ることができる。この場合、ＴＳ２の期間内に赤の光信号を読み出すことになる。
以上の本発明のイメージセンサーの説明で、信号処理回路４２は、ＩＣに内蔵されていなくともよい。

以上の説明は、主にリニアイメージセンサーＩＣに関して行ったが、図１及び図３の構成はエリアイメージセンサーＩＣにも適用できる。

以上の説明で、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。

本発明は、ファクシミリやイメージスキャナ等の画像読み取り装置に適用するリニアイメージセンサーＩＣと、イメージセンサーＩＣを複数実装した密着型イメージセンサーに利用することができる。また、エリアイメージセンサーＩＣに適用できる。

本発明の実施形態例の光電変換装置の受光素子の平面図である。図１におけるA-A'部の断面図である。本発明の実施形態例のイメージセンサーＩＣの概略図である。本発明の実施形態例の密着型イメージセンサーの概略図である。本発明の実施形態例の光電変換装置の概略回路図である。本発明の実施形態例の光電変換装置と信号処理回路のタイミングチャートである。本発明の実施形態例の光電変換装置の全体構成図である。本発明の実施形態例の信号処理回路のブロック図である。本発明の実施形態例のサンプルホールド回路の回路図である。本発明の実施形態例のバッファー回路の回路図である。本発明の実施形態例の増幅回路の回路図である。本発明の実施形態例の減算器の回路図である。本発明の実施形態例のクランプ回路の回路図である。従来の光電変換装置の受光素子の平面図である。図１４におけるＡ−Ａ’部の断面図である。

符号の説明

１０１フォトダイオード
１０２リセットスイッチ
１０３アンプ
１０６ＭＯＳトランジスタ
１０７チャンネル選択スイッチ
１０８電流源
１１０アンプイネーブル端子
１１１共通信号線
１１２、１１３容量
１１４、１１５、１１６、１１７転送スイッチ
２１サンプルホールド回路
２２バッファーアンプ
２３バッファーアンプ
２４減算器
２５クランプ回路
２６バッファーアンプ
２７サンプルホールド回路
２８バッファーアンプ
２９トランスミッションゲート
３０トランスミッションゲート
３１ダミースイッチ
３２オペアンプ
３３クランプ容量
４１イメージセンサーＩＣ
４２信号処理回路
４３光電変換装置
４４基準電圧回路
４７信号出力端子
５１画素領域
５２Ｎ型半導体領域（第２半導体領域）
５３ＡＬ配線
５４Ｎ＋領域
５５ＡＬ
５６ポリシリコン
５７ソースフォロア回路
５８リセット回路
５９ＬＯＣＯＳ酸化膜
６０Ｐ型半導体基板領域（第１半導体領域）
６１コンタクト
６２ポリシリコン配線
６３コンタクト
６４中間絶縁膜
６５パッシベーション膜

Claims

画素領域内に構成した第１導電型の第１半導体領域と、
前記第１半導体領域内に設けられ、光生成キャリアを蓄積しえる第２導電型の第２半導体領域と、
前記第２半導体領域の上に、絶縁体を介して設けられ、所定の電位に保持される導電体とを有する光電変換装置。
前記第2半導体領域には電極領域が設けられ、前記絶縁体の上には前記電極領域とコンタクト接続する導体配線が設けられ、前記画素領域内において前記導電体と前記導体配線とは重ならない構造を有することを特徴とする請求項１記載の光電変換装置。
前記導電体は、ポリシリコンであることを特徴とする請求項１又は２に記載の光電変換装置。
画素領域内にある第１導電型の第１半導体領域と、
前記第１半導体領域内に設けられ、光生成キャリアを蓄積しえる第２導電型の第２半導体領域と、
前記第２半導体領域と画素領域の外部に構成した回路素子とを電気的に接続するための配線とを有する光電変換装置において、
前記配線の上に絶縁体を介して設けられ、所定の電位に保持される導電体とを有する光電変換装置。
前記配線は、少なくともその一部がポリシリコンであることを特徴とする請求項４記載の光電変換装置。
請求項１から５のいずれかに記載の光電変換装置を有するイメージセンサーＩＣ。