JP2005039379A - イメージセンサーｉｃ - Google Patents
イメージセンサーｉｃ Download PDFInfo
- Publication number
- JP2005039379A JP2005039379A JP2003197972A JP2003197972A JP2005039379A JP 2005039379 A JP2005039379 A JP 2005039379A JP 2003197972 A JP2003197972 A JP 2003197972A JP 2003197972 A JP2003197972 A JP 2003197972A JP 2005039379 A JP2005039379 A JP 2005039379A
- Authority
- JP
- Japan
- Prior art keywords
- photoelectric conversion
- output
- image sensor
- reset
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Facsimile Heads (AREA)
Abstract
【課題】読み取り画像に横筋が入ってしまうという問題を解決する。
【解決手段】光電変換素子と、光電変換素子にそれぞれ接続する光電変換素子を初期化するリセット手段と、光電変換素子に接続する増幅手段とからなる複数の光電変換手段と、容量素子と、容量素子にそれぞれ接続するリセット手段と、容量素子に接続する増幅手段とからなる単一または複数のダミー画素とからなるイメージセンサーＩＣ。
【選択図】 図３
【解決手段】光電変換素子と、光電変換素子にそれぞれ接続する光電変換素子を初期化するリセット手段と、光電変換素子に接続する増幅手段とからなる複数の光電変換手段と、容量素子と、容量素子にそれぞれ接続するリセット手段と、容量素子に接続する増幅手段とからなる単一または複数のダミー画素とからなるイメージセンサーＩＣ。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、光照射された原稿からの反射光を受けて電気信号に変換する光電変換装置に関する。特に、ファクシミリやイメージスキャナ等の画像読み取り装置に適用するリニアイメージセンサーＩＣと、イメージセンサーＩＣを複数実装した密着型イメージセンサーに関する。また、エリアイメージセンサーＩＣに関する。
【０００２】
【従来技術】
従来の画像読み取り装置に用いられているイメージセンサーＩＣの回路図を図１３に示す（例えば、特許文献１参照。）。
【０００３】
複数の受光手段（ａ）と単一のダミー画素（ｂ）を備え、ダミー画素の出力電圧を基準にクランプし、定電流源回路８のノイズをキャンセルするものである。
【０００４】
【特許文献１】特開平２００１−２４９４７
【０００５】
【発明が解決しようとする課題】
しかし、この様なイメージセンサーにおいては、定電流源回路８のノイズはキャンセルできるが、リセット電圧ＶＳＲのノイズはキャンセルできない。すなわち、受光手段は、リセットパルスφＲがオフする瞬間のリセット電圧ＶＳＲを取り込み、この電圧を基準に出力するが、ダミー画素は、リセットスイッチが無く、読み出す瞬間のＶＳＲの電圧を基準に出力する。したがって、ダミー画素の出力電圧でクランプしても、リセット電圧のノイズをキャンセルできないので、読み取りライン間のノイズが大きいという問題があった。
【０００６】
リセット電圧ＶＳＲは、通常各イメージセンサーＩＣの内部の基準電圧回路から供給される。このため、特に電源電圧にノイズがあると、リセット電圧も変動する。したがって、読み取りラインごとに信号レベルが変動し、読み取り画像に横筋が入ってしまうという問題があった。
【０００７】
特に、安価なスイッチング電源を電源に使用すると、スイッチング電源のスパイクノイズにより、リセット電圧が大きく変動し、読み取りラインごとの信号レベルの変動は大きくなってしまう。
【０００８】
【課題を解決するための手段】
従来のこのような問題点を解決するために、本発明は、光電変換素子と、光電変換素子にそれぞれ接続する光電変換素子を初期化するリセット手段と、光電変換素子に接続する増幅手段とからなる複数の光電変換手段と、
容量素子と、容量素子にそれぞれ接続するリセット手段と、容量素子に接続する増幅手段とからなる単一または複数のダミー画素とからなるイメージセンサーＩＣとした。
【０００９】
また、光電変換素子に接続するリセット手段と、容量素子に接続するリセット手段とが、共通の定電圧に接続することを特徴とするイメージセンサーＩＣとした。
【００１０】
また、光電変換素子に接続するリセット手段と、容量素子に接続するリセット手段とが、同時にオフすることを特徴とするイメージセンサーＩＣとした。
また、単一または複数のダミー画素の出力と、複数の光電変換手段の出力が、順次出力することが可能なことを特徴とするイメージセンサーＩＣとした。
【００１１】
また、容量素子の容量は、光電変換素子の容量と同一または、それよりも大きいことを特徴とするイメージセンサーＩＣとした。
【００１２】
また、ダミー画素の数は５以上であることを特徴とするイメージセンサーＩＣとした。
【００１３】
また、上記の複数のイメージセンサーＩＣを同一基板上に備え、最初に出力されるイメージセンサーＩＣまたは、最後に出力されるイメージセンサーＩＣだけが、ダミー画素の出力を出力することを特徴とするイメージセンサーとした。
【００１４】
以上の構成のイメージセンサーＩＣによれば、複数の光電変換手段とダミー画素は、同じリセット電圧を読み込み、この電圧を基準に出力される。したがって、リセット電圧が変動しても、ダミー画素の出力と複数の光電変換手段の出力の差を取り出すことで、リセット電圧の変動をキャンセルすることができる。
【００１５】
したがって、読み取りラインごとに信号レベルが変動し、読み取り画像に横筋が入ってしまうという問題を解決できる。
【００１６】
また、複数のイメージセンサーＩＣからなる密着型イメージセンサーにおいて、簡単な構成で、読み取り画像に横筋が入ってしまうという問題を解決できる。
【００１７】
【実施例】
以下、本発明を図面を用いて説明する。図１は、本発明の実施形態例のイメージセンサーＩＣの概略図である。このイメージセンサーＩＣは、信号処理回路４２、光電変換装置４３、基準電圧回路４４、信号出力端子４７からなる。光電変換装置４３の共通信号線は、信号処理回路４２に入力し、信号処理回路４２の出力は信号出力端子４７につながっている。
【００１８】
図１１は、図１のイメージセンサーＩＣからなる、密着型イメージセンサーの概略図である。この密着型イメージセンサーは３つのイメージセンサーＩＣ５１、５２、５３からなる。全てのイメージセンサーＩＣの信号出力端子４７は、外部で接続されており、ＶＯＵＴ２端子から外部に出力される。
【００１９】
図５は、本発明の実施形態例の信号処理回路４２のブロック図である。入力端子ＶＩＮに入力した信号は、サンプルホールド回路２１とバッファーアンプ２３に入力する。サンプルホールド回路２１の出力はバッファーアンプ２２に入力する。バッファーアンプ２２の出力とバッファーアンプ２３の出力は、減算器２４に入力し、減算器２４の出力はクランプ回路２５に入力する。減算器２４とクランプ回路２５の基準電圧は、共通にすることができＶＲＥＦ端子につながっている。クランプ回路２５の出力はバッファーアンプ２６に入力する。なおバッファーアンプ２６は、増幅回路に置き換えてもよい。さらに、この増幅回路の基準電圧をＶＲＥＦ端子と共通にしても良い。バッファーアンプ２６の出力は、サンプルホールド回路２７に入力する。サンプルホールド回路２７の出力はバッファーアンプ２８に入力する。バッファーアンプ２８の出力はトランスミッションゲート２９に入力する。トランスミッションゲート２９の出力は出力端子ＶＯＵＴ２につながる。なお、トランスミッションゲート２９は、用途によっては不要である。
【００２０】
図６は、本発明の実施形態例のサンプルホールド回路の回路図であり、サンプルホールド回路２１とサンプルホールド回路２７に使用できる。サンプルホールド回路はトランスミッションゲート３０とダミースイッチ３１と容量Ｃ１からなる。このサンプルホールド回路は、φＳＨとその反転であるφＳＨＸのパルスのノイズを相殺するために、トランスミッションゲート３０のＮＭＯＳとＰＭＯＳのトランジスタサイズは同じにし、ダミースイッチ３１のＮＭＯＳとＰＭＯＳのトランジスタのゲート面積は、トランスミッションゲートのトランジスタのゲート面積の半分にする。
【００２１】
図７は、本発明の実施形態例のバッファーアンプの回路図でありオペアンプ３２からなる。この回路は、バッファーアンプ２２、２３、２６、２８に使用できる。なお、バッファーアンプはソースフォロアアンプでもよい。
【００２２】
図８は、本発明の実施形態例の増幅回路の回路図でありオペアンプ３２と抵抗からなる。この回路は、バッファーアンプ２６の代わりに用いれば、信号処理回路の増幅率を大きくできる。また、この増幅回路の基準電圧ＶＲＥＦを図１のＶＲＥＦ端子と共通にしても良い。
【００２３】
図９は、本発明の実施形態例の減算器の回路図でありオペアンプ３２と抵抗からなる。この回路は、ＩＮＰの電圧からＩＮＭの電圧を引いた電圧を、抵抗の比率で決まるゲイン倍し、ＶＲＥＦの電圧を基準として出力する。ＩＮＰとＩＮＭに入力する端子を逆にすれば、出力をＶＲＥＦの電圧を基準に反転することができる。
【００２４】
図１０は、本発明の実施形態例のクランプ回路の回路図であり、クランプ回路２５に使用できる。クランプ回路はトランスミッションゲート３０とダミースイッチ３１と容量３３からなる。このクランプ回路は、φＣＬＡＭＰとその反転であるφＣＬＡＭＰＸのパルスのノイズを相殺するために、トランスミッションゲート３０のＮＭＯＳとＰＭＯＳのトランジスタサイズは同じにし、ダミースイッチ３１のＮＭＯＳとＰＭＯＳのトランジスタのゲート面積は、トランスミッションゲートのトランジスタのゲート面積の半分にする。
【００２５】
次に、図１内の光電変換装置４３を図２に示す。光電変換装置４３は複数の光電変換手段Ａ１、Ａ２−−−−ＡＮと複数のダミー画素Ｄ１、Ｄ２−−−−−−ＤＭから形成されている。各光電変換手段とダミー画素の出力は共通信号線１１に接続し、共通信号線は、第１の電流源８に接続している。
【００２６】
図３（ａ）は、図２のＡ１、Ａ２−−−−ＡＮの光電変換手段の一例であり、本発明の実施形態例の電変換手段の概略回路図である。図３に示す光電変換手段Ａｎの枠の内側の要素は画素数分設けられており、各ブロックのチャンネル選択スイッチ７は共通信号線１１に接続している。なお、光電変換手段Ａｎはｎビット目の光電変換手段を示している。この回路は、光電変換素子であるフォトダイオード１、電荷転送手段となる転送スイッチ１４、１５、１６、１７、リセット手段となるリセットスイッチ２、アンプ手段３、光信号を保持する容量１３、光電変換出力の基準となる基準信号を保持する容量１２、信号読み出し手段となるＭＯＳソースフォロアを形成するＭＯＳトランジスタ６、チャンネル選択手段となるチャンネル選択スイッチ７、共通信号線１１、第１の電流源８からなる。
【００２７】
図３（ｂ）は、図２のＤ１、Ｄ２−− −−ＤＭのダミー画素の一例であり、本発明の実施形態例のダミー画素の概略回路図である。図３（ｂ）に示すダミー画素Ｄｍの枠の内側の要素はダミー画素数分設けられており、各ブロックのチャンネル選択スイッチ７は共通信号線１１に接続している。なお、ダミー画素Ｄｍはｍビット目のダミー画素を示している。
【００２８】
ダミー画素の構成は、光電変換手段Ａｎのフォトダイオード１を容量素子１８に置き換えたものである。
【００２９】
容量素子１８は、ゲート容量や、２層構造のポリシリコン間容量などでつくり、フォトダイオード１の容量と同一または大きくする。容量素子は、ＰＮ接合以外で作ることで、光の入射によって、その出力電圧Ｖｄｉ２が変化しないようにする。また、容量素子の容量を大きくすることで、リセットスイッチ２のドレインのＰＮ接合に光電荷が入っても、その出力電圧Ｖｄｉ２の変動を小さくすることができる。
【００３０】
ダミー画素のリセットスイッチ２の片方の端子は、Ｖｒｅｓｅｔ端子につながっており、図２に示すように全ての光電変換装置のＶｒｅｓｅｔ端子と全てのダミー画素のＶｒｅｓｅｔ端子は共通である。
【００３１】
アンプ手段３はＭＯＳソースフォロアやボルテージフォロアアンプ等で形成し、動作状態を選択するアンプイネーブル端子１０を設けても良い。
【００３２】
図２の光電変換装置の出力端子ＶＯＵＴは、図５の信号処理回路の入力端子ＶＩＮに入力する。光電変換装置と信号処理回路は、１つの半導体基板上に形成することができる。
【００３３】
図４は、本発明の実施形態例の光電変換装置と信号処理回路のタイミングチャートである。
【００３４】
以下にこのタイミングチャートを参照しながら、光電変換装置の動作を説明する。
【００３５】
図４のφＲ、φＲＩＮ、φＳＩＮ、φＳＥＬは全ての光電変換手段とダミー画素について同時に動作する。φＳＯ、φＲＯ、φＳＣＨは光電変換ビットとダミー画素の位置によって動作するタイミングが異なるので、（ｎ）付で表示している。
【００３６】
φＳＩＮのＳ１の位置のパルスにより転送スイッチ１５をオンして、フォトダイオード１に入射した光で発生した電荷の蓄積を行った後に得られる光信号を容量１３に読み出す。と同時に、ダミー画素の出力電圧Ｖｄｉ２に応じた光信号をダミー画素の容量１３に読み出す。
【００３７】
次に、φＲのＲ２の位置のパルスによりリセットスイッチ２がオンすると、フォトダイオード１の出力端子Ｖｄｉとダミー画素の容量素子１８の出力端子Ｖｄｉ２は基準電圧Ｖｒｅｓｅｔに固定され、リセットスイッチ２がオフすると、Ｖｄｉの電圧とＶｄｉ２の電圧は、Ｖｒｅｓｅｔにオフノイズが加算された値になる。
【００３８】
次に、リセットスイッチ２がオフした直後、φＲＩＮのＲ２の位置のパルスにより転送スイッチ１４をオンして、フォトダイオード１のリセット後の基準信号を容量１２に読み出す。と同時に、ダミー画素の出力電圧Ｖｄｉ２に応じた基準信号をダミー画素の容量１２に読み出す。この後フォトダイオード１には、光電荷が蓄積し、Ｖｄｉの電位は光電荷の量に応じて変動するが、容量素子の出力電圧Ｖｄｉ２の電位は変動しない。この蓄積期間はφＲのＲ２の期間の終了から、次の周期のφＳＩＮのＳ２の期間の終了までであるので、図４のＴＳ２の期間となり、全てのビットについて同じ期間になる。
【００３９】
次に、ダミー画素と光電変換手段の基準信号と光信号の読み出しの動作を説明する。
【００４０】
図４のＴＳ２の蓄積期間中に、まず図示していないダミー画素Ｄ１のφＳＣＨ（１）のパルスによりチャンネル選択スイッチ７を開くと同時にφＳＯ（１）のパルスにより転送スイッチ１７を開くと、容量１３に保持されていたダミー画素Ｄ１の光信号が共通信号線１１に読み出される。次に、φＲ Ｏ（１）のパルスによりダミー画素の転送スイッチ１６を開くと、容量１２に保持されていたダミー画素の基準信号が共通信号線１１に読み出される。
【００４１】
次に、φＳＣＨ（１）をオフしてから、ダミー画素Ｄ２のチャンネル選択スイッチ７がφＳＣＨ（２）によってオンし、φＳＯ（２）のパルスによりダミー画素２の転送スイッチ１７を開くとダミー画素Ｄ２の光信号の読み出しが始まる。次に、φＲＯ（２）のパルスによりダミー画素の転送スイッチ１６を開くと、容量１２に保持されていたダミー画素Ｄ２の基準信号が共通信号線１１に読み出される。ダミー画素Ｄ２の他のパルスは、１ビット目のパルスよりも、全てφＳＣＨのオン期間だけ後ろにずれる。
【００４２】
以上を繰り返してダミー画素ＤＭまで出力する。
【００４３】
次に、φＳＣＨ（Ｍ＋１）のパルスによりチャンネル選択スイッチ７を開くと同時にφＳＯ（Ｍ＋１）のパルスにより光電変換手段Ａ１の転送スイッチ１７を開くと、容量１３に保持されていた光信号が共通信号線１１に読み出される。
【００４４】
この光信号は、ＴＳ１の期間に蓄積された信号であり、φＲのＲ１の位置のパルスによりリセットされたリセット電圧を基準としている。
【００４５】
次に、φＲＯ（Ｍ＋１）のパルスにより転送スイッチ１６を開くと、容量１２に保持されていた基準信号が共通信号線１１に読み出される。この基準信号は、φＲのＲ２の位置のパルスによりリセットされた信号である。
【００４６】
後段の信号処理回路で、この光信号と基準信号の差を取ると、φＲの異なるパルスのリセットレベルの差を取ることになる。
【００４７】
次に、φＳＣＨ（Ｍ＋１）をオフしてから、光電変換手段Ａ２のチャンネル選択スイッチ７がφＳＣＨ（Ｍ＋２）によってオンし、φＳＯ（Ｍ＋２）のパルスにより光電変換手段Ａ２の転送スイッチ１７を開くと光電変換手段Ａ２の光信号の読み出しが始まる。
【００４８】
以上を繰り返して、光電変換手段ＡＮまでの出力を読み出す。
【００４９】
上記のように、ＶＯＵＴ端子からは、ダミー画素Ｄ１〜ＤＭと光電変換手段Ａ１〜ＡＮの光信号と基準信号が順に出力される。以下で、便宜上、基準信号の出力期間を前半期間、光信号の出力期間を後半期間とする。
【００５０】
次に信号処理回路の動作を説明する。
【００５１】
ＶＩＮ端子に上記ＶＯＵＴ端子の出力が入力される。サンプルホールドパルスφＳＨ１は、基準信号が出始めてからオンし、光信号が終わる前にオフする。これにより、光信号がサンプルホールドされる。ＶＩＮの信号とサンプルホールド後の信号は、減算器に入力する。前半期間は同じ光信号が減算器に入力し、後半期間は、サンプルホールドされた光信号と基準信号が減算器に入力する。したがって、減算器の出力は、前半期間はＶＲＥＦレベル、後半期間は光信号と基準信号の差をゲイン倍したレベルにＶＲＥＦレベルを加えたレベルにとなる。また、前半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットが乗り、後半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットと、サンプルホールド回路２１のオフセットが乗る。
【００５２】
クランプパルスφＣＬＡＭＰは、φＳＨ１がオンする前にオンし、φＳＨ１がオフする前にオフするように加える。これにより、クランプ回路２５の出力は、前半期間が、ＶＲＥＦレベルにクランプされ、後半期間は、減算器の後半出力から前半出力を引いたレベルにＶＲＥＦレベルを加えたレベルとなる。この結果、クランプ回路の後半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットが乗らない。また、サンプルホールド回路２１のオフセットは、φＳＨパルスとその反転であるφＳＨＸパルスのノイズが相殺する回路になっているので小さい。以上から、クランプ回路の後半期間の出力は、ＶＲＥＦレベルを基準に、基準信号と光信号の差をゲイン倍したレベルを加えたレベルになる。
【００５３】
サンプルホールドパルスφＳＨ２は、基準信号が出始める前後にオンし、基準信号が終わる前にオフする。これにより、クランプ後の出力の後半期間の出力がサンプルされ、次のビットの前半期間にホールドされる。したがって、長い期間出力レベルを維持することができる。
【００５４】
以上の動作により、リセット電圧が変動した場合、ダミー画素の出力と光電変換手段の出力は、同じオフセット電圧が加わる。したがって、ダミー画素の出力を基準にクランプすれば、光電変換手段の出力の変動を抑えることができる。
【００５５】
また、ダミー画素の構成は、光電変換手段の構成とほとんど同じため、リセット電圧以外の変動に対しても、同じように影響を受ける。つまり、図３に示される全ての入力電圧の変動に対して、ダミー画素の出力と光電変換手段の出力は、同じオフセット電圧が加わる。したがって、ダミー画素の出力を基準にクランプすれば、光電変換手段の出力の変動を抑えることができる。
【００５６】
ダミー画素は５ビット以上設け、この平均値を基準にクランプすれば、ビットごとに発生するランダムノイズの影響も低減することができる。
【００５７】
図１２は、図１１のイメージセンサーの出力を示す図である。第一チップのイメージセンサーＩＣのダミー画素の出力の後、第一チップのイメージセンサーＩＣの光電変換手段の出力を順に出力する。その後、第二チップ、第三チップのイメージセンサーＩＣの光電変換手段の出力を順に出力する。第一チップのイメージセンサーＩＣだけダミー画素の出力を出力させるのは、ロジックで制御する。
【００５８】
また、始めにダミー画素の出力を出す代わりに、第三チップの光電変換手段の出力の後に、ダミー画素の出力を出すこともできる。この場合、図２で、ダミー画素を光電変換手段ＡＮの下に設置すればよい。
【００５９】
また、実施例では、ＴＳ２の期間でフォトダイオードが蓄積動作中に、前の蓄積期間ＴＳ１の期間で蓄積した光信号を読み出すことができる。したがって、ＲＧＢの３色のＬＥＤを順に点灯して、カラー画像データを読み取ることができる。たとえば、ＴＳ１の期間に赤のＬＥＤを点灯し赤の成分を読み取り、ＴＳ２の期間に緑のＬＥＤを点灯し緑の成分を読み取り、ＴＳ２の次の期間に青のＬＥＤを点灯し青の成分を読み取ることができる。この場合、ＴＳ２の期間内に赤の光信号を読み出すことになる。
【００６０】
以上の本発明のイメージセンサーの説明で、信号処理回路４２は、ＩＣに内蔵されていなくともよい。
【００６１】
以上の説明は、主にリニアイメージセンサーＩＣに関して行ったが、図１〜図３の構成はエリアイメージセンサＩＣにも適用できる。
【００６２】
以上の説明で、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６３】
【発明の効果】
本発明は、ファクシミリやイメージスキャナ等の画像読み取り装置に適用するリニアイメージセンサーＩＣと、イメージセンサーＩＣを複数実装した密着型イメージセンサーに利用することができる。また、エリアイメージセンサーＩＣに適用できる。
【図面の簡単な説明】
【図１】本発明の実施形態例のイメージセンサーＩＣの概略図である。
【図２】図１の光電変換装置の全体構成図である。
【図３】図２の光電変換手段とダミー画素の概略回路図である。
【図４】本発明の実施形態例の光電変換装置と信号処理回路のタイミングチャートである。
【図５】本発明の実施形態例の信号処理回路のブロック図である。
【図６】本発明の実施形態例のサンプルホールド回路の回路図である。
【図７】本発明の実施形態例のバッファー回路の回路図である。
【図８】本発明の実施形態例の増幅回路の回路図である。
【図９】本発明の実施形態例の減算器の回路図である。
【図１０】本発明の実施形態例のクランプ回路の回路図である。
【図１１】本発明の実施形態例の密着型イメージセンサーの概略図である。
【図１２】図１１の密着型イメージセンサーの出力を示す図である。
【図１３】従来のイメージセンサーの回路図である。
【符号の説明】
１ フォトダイオード
２ リセットスイッチ
３ アンプ
６ ＭＯＳトランジスタ
７ チャンネル選択スイッチ
８ 第１の電流源
１０ アンプイネーブル端子
１１ 共通信号線
１２、１３ 容量
１４、１５、１６、１７ 転送スイッチ
１８ 容量素子
２１ サンプルホールド回路
２２ バッファーアンプ
２３ バッファーアンプ
２４ 減算器
２５ クランプ回路
２６ バッファーアンプ
２７ サンプルホールド回路
２８ バッファーアンプ
２９ トランスミッションゲート
３０ トランスミッションゲート
３１ ダミースイッチ
３２ オペアンプ
３３ クランプ容量
４２ 信号処理回路
４３ 光電変換装置
４４ 基準電圧回路
４５ ローパスフィルター
４７ 信号出力端子
５１〜５３ イメージセンサーＩＣ
１０１ フォトダイオード
１０２ リセットスイッチ
１０３ ソースフォロアアンプ
１０４ 定電流源
１０５ 読み出しスイッチ
１０６ 共通信号線
１０７ 信号線リセットスイッチ
１０８ 寄生容量
１０９ オペアンプ
１１０ 抵抗
１１１ 抵抗
１１２ チップセレクトスイッチ
１１３ 容量
１１４ ＭＯＳトランジスタ
１１５ 容量
１１６ 出力端子
【発明の属する技術分野】
本発明は、光照射された原稿からの反射光を受けて電気信号に変換する光電変換装置に関する。特に、ファクシミリやイメージスキャナ等の画像読み取り装置に適用するリニアイメージセンサーＩＣと、イメージセンサーＩＣを複数実装した密着型イメージセンサーに関する。また、エリアイメージセンサーＩＣに関する。
【０００２】
【従来技術】
従来の画像読み取り装置に用いられているイメージセンサーＩＣの回路図を図１３に示す（例えば、特許文献１参照。）。
【０００３】
複数の受光手段（ａ）と単一のダミー画素（ｂ）を備え、ダミー画素の出力電圧を基準にクランプし、定電流源回路８のノイズをキャンセルするものである。
【０００４】
【特許文献１】特開平２００１−２４９４７
【０００５】
【発明が解決しようとする課題】
しかし、この様なイメージセンサーにおいては、定電流源回路８のノイズはキャンセルできるが、リセット電圧ＶＳＲのノイズはキャンセルできない。すなわち、受光手段は、リセットパルスφＲがオフする瞬間のリセット電圧ＶＳＲを取り込み、この電圧を基準に出力するが、ダミー画素は、リセットスイッチが無く、読み出す瞬間のＶＳＲの電圧を基準に出力する。したがって、ダミー画素の出力電圧でクランプしても、リセット電圧のノイズをキャンセルできないので、読み取りライン間のノイズが大きいという問題があった。
【０００６】
リセット電圧ＶＳＲは、通常各イメージセンサーＩＣの内部の基準電圧回路から供給される。このため、特に電源電圧にノイズがあると、リセット電圧も変動する。したがって、読み取りラインごとに信号レベルが変動し、読み取り画像に横筋が入ってしまうという問題があった。
【０００７】
特に、安価なスイッチング電源を電源に使用すると、スイッチング電源のスパイクノイズにより、リセット電圧が大きく変動し、読み取りラインごとの信号レベルの変動は大きくなってしまう。
【０００８】
【課題を解決するための手段】
従来のこのような問題点を解決するために、本発明は、光電変換素子と、光電変換素子にそれぞれ接続する光電変換素子を初期化するリセット手段と、光電変換素子に接続する増幅手段とからなる複数の光電変換手段と、
容量素子と、容量素子にそれぞれ接続するリセット手段と、容量素子に接続する増幅手段とからなる単一または複数のダミー画素とからなるイメージセンサーＩＣとした。
【０００９】
また、光電変換素子に接続するリセット手段と、容量素子に接続するリセット手段とが、共通の定電圧に接続することを特徴とするイメージセンサーＩＣとした。
【００１０】
また、光電変換素子に接続するリセット手段と、容量素子に接続するリセット手段とが、同時にオフすることを特徴とするイメージセンサーＩＣとした。
また、単一または複数のダミー画素の出力と、複数の光電変換手段の出力が、順次出力することが可能なことを特徴とするイメージセンサーＩＣとした。
【００１１】
また、容量素子の容量は、光電変換素子の容量と同一または、それよりも大きいことを特徴とするイメージセンサーＩＣとした。
【００１２】
また、ダミー画素の数は５以上であることを特徴とするイメージセンサーＩＣとした。
【００１３】
また、上記の複数のイメージセンサーＩＣを同一基板上に備え、最初に出力されるイメージセンサーＩＣまたは、最後に出力されるイメージセンサーＩＣだけが、ダミー画素の出力を出力することを特徴とするイメージセンサーとした。
【００１４】
以上の構成のイメージセンサーＩＣによれば、複数の光電変換手段とダミー画素は、同じリセット電圧を読み込み、この電圧を基準に出力される。したがって、リセット電圧が変動しても、ダミー画素の出力と複数の光電変換手段の出力の差を取り出すことで、リセット電圧の変動をキャンセルすることができる。
【００１５】
したがって、読み取りラインごとに信号レベルが変動し、読み取り画像に横筋が入ってしまうという問題を解決できる。
【００１６】
また、複数のイメージセンサーＩＣからなる密着型イメージセンサーにおいて、簡単な構成で、読み取り画像に横筋が入ってしまうという問題を解決できる。
【００１７】
【実施例】
以下、本発明を図面を用いて説明する。図１は、本発明の実施形態例のイメージセンサーＩＣの概略図である。このイメージセンサーＩＣは、信号処理回路４２、光電変換装置４３、基準電圧回路４４、信号出力端子４７からなる。光電変換装置４３の共通信号線は、信号処理回路４２に入力し、信号処理回路４２の出力は信号出力端子４７につながっている。
【００１８】
図１１は、図１のイメージセンサーＩＣからなる、密着型イメージセンサーの概略図である。この密着型イメージセンサーは３つのイメージセンサーＩＣ５１、５２、５３からなる。全てのイメージセンサーＩＣの信号出力端子４７は、外部で接続されており、ＶＯＵＴ２端子から外部に出力される。
【００１９】
図５は、本発明の実施形態例の信号処理回路４２のブロック図である。入力端子ＶＩＮに入力した信号は、サンプルホールド回路２１とバッファーアンプ２３に入力する。サンプルホールド回路２１の出力はバッファーアンプ２２に入力する。バッファーアンプ２２の出力とバッファーアンプ２３の出力は、減算器２４に入力し、減算器２４の出力はクランプ回路２５に入力する。減算器２４とクランプ回路２５の基準電圧は、共通にすることができＶＲＥＦ端子につながっている。クランプ回路２５の出力はバッファーアンプ２６に入力する。なおバッファーアンプ２６は、増幅回路に置き換えてもよい。さらに、この増幅回路の基準電圧をＶＲＥＦ端子と共通にしても良い。バッファーアンプ２６の出力は、サンプルホールド回路２７に入力する。サンプルホールド回路２７の出力はバッファーアンプ２８に入力する。バッファーアンプ２８の出力はトランスミッションゲート２９に入力する。トランスミッションゲート２９の出力は出力端子ＶＯＵＴ２につながる。なお、トランスミッションゲート２９は、用途によっては不要である。
【００２０】
図６は、本発明の実施形態例のサンプルホールド回路の回路図であり、サンプルホールド回路２１とサンプルホールド回路２７に使用できる。サンプルホールド回路はトランスミッションゲート３０とダミースイッチ３１と容量Ｃ１からなる。このサンプルホールド回路は、φＳＨとその反転であるφＳＨＸのパルスのノイズを相殺するために、トランスミッションゲート３０のＮＭＯＳとＰＭＯＳのトランジスタサイズは同じにし、ダミースイッチ３１のＮＭＯＳとＰＭＯＳのトランジスタのゲート面積は、トランスミッションゲートのトランジスタのゲート面積の半分にする。
【００２１】
図７は、本発明の実施形態例のバッファーアンプの回路図でありオペアンプ３２からなる。この回路は、バッファーアンプ２２、２３、２６、２８に使用できる。なお、バッファーアンプはソースフォロアアンプでもよい。
【００２２】
図８は、本発明の実施形態例の増幅回路の回路図でありオペアンプ３２と抵抗からなる。この回路は、バッファーアンプ２６の代わりに用いれば、信号処理回路の増幅率を大きくできる。また、この増幅回路の基準電圧ＶＲＥＦを図１のＶＲＥＦ端子と共通にしても良い。
【００２３】
図９は、本発明の実施形態例の減算器の回路図でありオペアンプ３２と抵抗からなる。この回路は、ＩＮＰの電圧からＩＮＭの電圧を引いた電圧を、抵抗の比率で決まるゲイン倍し、ＶＲＥＦの電圧を基準として出力する。ＩＮＰとＩＮＭに入力する端子を逆にすれば、出力をＶＲＥＦの電圧を基準に反転することができる。
【００２４】
図１０は、本発明の実施形態例のクランプ回路の回路図であり、クランプ回路２５に使用できる。クランプ回路はトランスミッションゲート３０とダミースイッチ３１と容量３３からなる。このクランプ回路は、φＣＬＡＭＰとその反転であるφＣＬＡＭＰＸのパルスのノイズを相殺するために、トランスミッションゲート３０のＮＭＯＳとＰＭＯＳのトランジスタサイズは同じにし、ダミースイッチ３１のＮＭＯＳとＰＭＯＳのトランジスタのゲート面積は、トランスミッションゲートのトランジスタのゲート面積の半分にする。
【００２５】
次に、図１内の光電変換装置４３を図２に示す。光電変換装置４３は複数の光電変換手段Ａ１、Ａ２−−−−ＡＮと複数のダミー画素Ｄ１、Ｄ２−−−−−−ＤＭから形成されている。各光電変換手段とダミー画素の出力は共通信号線１１に接続し、共通信号線は、第１の電流源８に接続している。
【００２６】
図３（ａ）は、図２のＡ１、Ａ２−−−−ＡＮの光電変換手段の一例であり、本発明の実施形態例の電変換手段の概略回路図である。図３に示す光電変換手段Ａｎの枠の内側の要素は画素数分設けられており、各ブロックのチャンネル選択スイッチ７は共通信号線１１に接続している。なお、光電変換手段Ａｎはｎビット目の光電変換手段を示している。この回路は、光電変換素子であるフォトダイオード１、電荷転送手段となる転送スイッチ１４、１５、１６、１７、リセット手段となるリセットスイッチ２、アンプ手段３、光信号を保持する容量１３、光電変換出力の基準となる基準信号を保持する容量１２、信号読み出し手段となるＭＯＳソースフォロアを形成するＭＯＳトランジスタ６、チャンネル選択手段となるチャンネル選択スイッチ７、共通信号線１１、第１の電流源８からなる。
【００２７】
図３（ｂ）は、図２のＤ１、Ｄ２−− −−ＤＭのダミー画素の一例であり、本発明の実施形態例のダミー画素の概略回路図である。図３（ｂ）に示すダミー画素Ｄｍの枠の内側の要素はダミー画素数分設けられており、各ブロックのチャンネル選択スイッチ７は共通信号線１１に接続している。なお、ダミー画素Ｄｍはｍビット目のダミー画素を示している。
【００２８】
ダミー画素の構成は、光電変換手段Ａｎのフォトダイオード１を容量素子１８に置き換えたものである。
【００２９】
容量素子１８は、ゲート容量や、２層構造のポリシリコン間容量などでつくり、フォトダイオード１の容量と同一または大きくする。容量素子は、ＰＮ接合以外で作ることで、光の入射によって、その出力電圧Ｖｄｉ２が変化しないようにする。また、容量素子の容量を大きくすることで、リセットスイッチ２のドレインのＰＮ接合に光電荷が入っても、その出力電圧Ｖｄｉ２の変動を小さくすることができる。
【００３０】
ダミー画素のリセットスイッチ２の片方の端子は、Ｖｒｅｓｅｔ端子につながっており、図２に示すように全ての光電変換装置のＶｒｅｓｅｔ端子と全てのダミー画素のＶｒｅｓｅｔ端子は共通である。
【００３１】
アンプ手段３はＭＯＳソースフォロアやボルテージフォロアアンプ等で形成し、動作状態を選択するアンプイネーブル端子１０を設けても良い。
【００３２】
図２の光電変換装置の出力端子ＶＯＵＴは、図５の信号処理回路の入力端子ＶＩＮに入力する。光電変換装置と信号処理回路は、１つの半導体基板上に形成することができる。
【００３３】
図４は、本発明の実施形態例の光電変換装置と信号処理回路のタイミングチャートである。
【００３４】
以下にこのタイミングチャートを参照しながら、光電変換装置の動作を説明する。
【００３５】
図４のφＲ、φＲＩＮ、φＳＩＮ、φＳＥＬは全ての光電変換手段とダミー画素について同時に動作する。φＳＯ、φＲＯ、φＳＣＨは光電変換ビットとダミー画素の位置によって動作するタイミングが異なるので、（ｎ）付で表示している。
【００３６】
φＳＩＮのＳ１の位置のパルスにより転送スイッチ１５をオンして、フォトダイオード１に入射した光で発生した電荷の蓄積を行った後に得られる光信号を容量１３に読み出す。と同時に、ダミー画素の出力電圧Ｖｄｉ２に応じた光信号をダミー画素の容量１３に読み出す。
【００３７】
次に、φＲのＲ２の位置のパルスによりリセットスイッチ２がオンすると、フォトダイオード１の出力端子Ｖｄｉとダミー画素の容量素子１８の出力端子Ｖｄｉ２は基準電圧Ｖｒｅｓｅｔに固定され、リセットスイッチ２がオフすると、Ｖｄｉの電圧とＶｄｉ２の電圧は、Ｖｒｅｓｅｔにオフノイズが加算された値になる。
【００３８】
次に、リセットスイッチ２がオフした直後、φＲＩＮのＲ２の位置のパルスにより転送スイッチ１４をオンして、フォトダイオード１のリセット後の基準信号を容量１２に読み出す。と同時に、ダミー画素の出力電圧Ｖｄｉ２に応じた基準信号をダミー画素の容量１２に読み出す。この後フォトダイオード１には、光電荷が蓄積し、Ｖｄｉの電位は光電荷の量に応じて変動するが、容量素子の出力電圧Ｖｄｉ２の電位は変動しない。この蓄積期間はφＲのＲ２の期間の終了から、次の周期のφＳＩＮのＳ２の期間の終了までであるので、図４のＴＳ２の期間となり、全てのビットについて同じ期間になる。
【００３９】
次に、ダミー画素と光電変換手段の基準信号と光信号の読み出しの動作を説明する。
【００４０】
図４のＴＳ２の蓄積期間中に、まず図示していないダミー画素Ｄ１のφＳＣＨ（１）のパルスによりチャンネル選択スイッチ７を開くと同時にφＳＯ（１）のパルスにより転送スイッチ１７を開くと、容量１３に保持されていたダミー画素Ｄ１の光信号が共通信号線１１に読み出される。次に、φＲ Ｏ（１）のパルスによりダミー画素の転送スイッチ１６を開くと、容量１２に保持されていたダミー画素の基準信号が共通信号線１１に読み出される。
【００４１】
次に、φＳＣＨ（１）をオフしてから、ダミー画素Ｄ２のチャンネル選択スイッチ７がφＳＣＨ（２）によってオンし、φＳＯ（２）のパルスによりダミー画素２の転送スイッチ１７を開くとダミー画素Ｄ２の光信号の読み出しが始まる。次に、φＲＯ（２）のパルスによりダミー画素の転送スイッチ１６を開くと、容量１２に保持されていたダミー画素Ｄ２の基準信号が共通信号線１１に読み出される。ダミー画素Ｄ２の他のパルスは、１ビット目のパルスよりも、全てφＳＣＨのオン期間だけ後ろにずれる。
【００４２】
以上を繰り返してダミー画素ＤＭまで出力する。
【００４３】
次に、φＳＣＨ（Ｍ＋１）のパルスによりチャンネル選択スイッチ７を開くと同時にφＳＯ（Ｍ＋１）のパルスにより光電変換手段Ａ１の転送スイッチ１７を開くと、容量１３に保持されていた光信号が共通信号線１１に読み出される。
【００４４】
この光信号は、ＴＳ１の期間に蓄積された信号であり、φＲのＲ１の位置のパルスによりリセットされたリセット電圧を基準としている。
【００４５】
次に、φＲＯ（Ｍ＋１）のパルスにより転送スイッチ１６を開くと、容量１２に保持されていた基準信号が共通信号線１１に読み出される。この基準信号は、φＲのＲ２の位置のパルスによりリセットされた信号である。
【００４６】
後段の信号処理回路で、この光信号と基準信号の差を取ると、φＲの異なるパルスのリセットレベルの差を取ることになる。
【００４７】
次に、φＳＣＨ（Ｍ＋１）をオフしてから、光電変換手段Ａ２のチャンネル選択スイッチ７がφＳＣＨ（Ｍ＋２）によってオンし、φＳＯ（Ｍ＋２）のパルスにより光電変換手段Ａ２の転送スイッチ１７を開くと光電変換手段Ａ２の光信号の読み出しが始まる。
【００４８】
以上を繰り返して、光電変換手段ＡＮまでの出力を読み出す。
【００４９】
上記のように、ＶＯＵＴ端子からは、ダミー画素Ｄ１〜ＤＭと光電変換手段Ａ１〜ＡＮの光信号と基準信号が順に出力される。以下で、便宜上、基準信号の出力期間を前半期間、光信号の出力期間を後半期間とする。
【００５０】
次に信号処理回路の動作を説明する。
【００５１】
ＶＩＮ端子に上記ＶＯＵＴ端子の出力が入力される。サンプルホールドパルスφＳＨ１は、基準信号が出始めてからオンし、光信号が終わる前にオフする。これにより、光信号がサンプルホールドされる。ＶＩＮの信号とサンプルホールド後の信号は、減算器に入力する。前半期間は同じ光信号が減算器に入力し、後半期間は、サンプルホールドされた光信号と基準信号が減算器に入力する。したがって、減算器の出力は、前半期間はＶＲＥＦレベル、後半期間は光信号と基準信号の差をゲイン倍したレベルにＶＲＥＦレベルを加えたレベルにとなる。また、前半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットが乗り、後半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットと、サンプルホールド回路２１のオフセットが乗る。
【００５２】
クランプパルスφＣＬＡＭＰは、φＳＨ１がオンする前にオンし、φＳＨ１がオフする前にオフするように加える。これにより、クランプ回路２５の出力は、前半期間が、ＶＲＥＦレベルにクランプされ、後半期間は、減算器の後半出力から前半出力を引いたレベルにＶＲＥＦレベルを加えたレベルとなる。この結果、クランプ回路の後半期間の出力には、バッファーアンプ２２、２３と減算器２４のオフセットが乗らない。また、サンプルホールド回路２１のオフセットは、φＳＨパルスとその反転であるφＳＨＸパルスのノイズが相殺する回路になっているので小さい。以上から、クランプ回路の後半期間の出力は、ＶＲＥＦレベルを基準に、基準信号と光信号の差をゲイン倍したレベルを加えたレベルになる。
【００５３】
サンプルホールドパルスφＳＨ２は、基準信号が出始める前後にオンし、基準信号が終わる前にオフする。これにより、クランプ後の出力の後半期間の出力がサンプルされ、次のビットの前半期間にホールドされる。したがって、長い期間出力レベルを維持することができる。
【００５４】
以上の動作により、リセット電圧が変動した場合、ダミー画素の出力と光電変換手段の出力は、同じオフセット電圧が加わる。したがって、ダミー画素の出力を基準にクランプすれば、光電変換手段の出力の変動を抑えることができる。
【００５５】
また、ダミー画素の構成は、光電変換手段の構成とほとんど同じため、リセット電圧以外の変動に対しても、同じように影響を受ける。つまり、図３に示される全ての入力電圧の変動に対して、ダミー画素の出力と光電変換手段の出力は、同じオフセット電圧が加わる。したがって、ダミー画素の出力を基準にクランプすれば、光電変換手段の出力の変動を抑えることができる。
【００５６】
ダミー画素は５ビット以上設け、この平均値を基準にクランプすれば、ビットごとに発生するランダムノイズの影響も低減することができる。
【００５７】
図１２は、図１１のイメージセンサーの出力を示す図である。第一チップのイメージセンサーＩＣのダミー画素の出力の後、第一チップのイメージセンサーＩＣの光電変換手段の出力を順に出力する。その後、第二チップ、第三チップのイメージセンサーＩＣの光電変換手段の出力を順に出力する。第一チップのイメージセンサーＩＣだけダミー画素の出力を出力させるのは、ロジックで制御する。
【００５８】
また、始めにダミー画素の出力を出す代わりに、第三チップの光電変換手段の出力の後に、ダミー画素の出力を出すこともできる。この場合、図２で、ダミー画素を光電変換手段ＡＮの下に設置すればよい。
【００５９】
また、実施例では、ＴＳ２の期間でフォトダイオードが蓄積動作中に、前の蓄積期間ＴＳ１の期間で蓄積した光信号を読み出すことができる。したがって、ＲＧＢの３色のＬＥＤを順に点灯して、カラー画像データを読み取ることができる。たとえば、ＴＳ１の期間に赤のＬＥＤを点灯し赤の成分を読み取り、ＴＳ２の期間に緑のＬＥＤを点灯し緑の成分を読み取り、ＴＳ２の次の期間に青のＬＥＤを点灯し青の成分を読み取ることができる。この場合、ＴＳ２の期間内に赤の光信号を読み出すことになる。
【００６０】
以上の本発明のイメージセンサーの説明で、信号処理回路４２は、ＩＣに内蔵されていなくともよい。
【００６１】
以上の説明は、主にリニアイメージセンサーＩＣに関して行ったが、図１〜図３の構成はエリアイメージセンサＩＣにも適用できる。
【００６２】
以上の説明で、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６３】
【発明の効果】
本発明は、ファクシミリやイメージスキャナ等の画像読み取り装置に適用するリニアイメージセンサーＩＣと、イメージセンサーＩＣを複数実装した密着型イメージセンサーに利用することができる。また、エリアイメージセンサーＩＣに適用できる。
【図面の簡単な説明】
【図１】本発明の実施形態例のイメージセンサーＩＣの概略図である。
【図２】図１の光電変換装置の全体構成図である。
【図３】図２の光電変換手段とダミー画素の概略回路図である。
【図４】本発明の実施形態例の光電変換装置と信号処理回路のタイミングチャートである。
【図５】本発明の実施形態例の信号処理回路のブロック図である。
【図６】本発明の実施形態例のサンプルホールド回路の回路図である。
【図７】本発明の実施形態例のバッファー回路の回路図である。
【図８】本発明の実施形態例の増幅回路の回路図である。
【図９】本発明の実施形態例の減算器の回路図である。
【図１０】本発明の実施形態例のクランプ回路の回路図である。
【図１１】本発明の実施形態例の密着型イメージセンサーの概略図である。
【図１２】図１１の密着型イメージセンサーの出力を示す図である。
【図１３】従来のイメージセンサーの回路図である。
【符号の説明】
１ フォトダイオード
２ リセットスイッチ
３ アンプ
６ ＭＯＳトランジスタ
７ チャンネル選択スイッチ
８ 第１の電流源
１０ アンプイネーブル端子
１１ 共通信号線
１２、１３ 容量
１４、１５、１６、１７ 転送スイッチ
１８ 容量素子
２１ サンプルホールド回路
２２ バッファーアンプ
２３ バッファーアンプ
２４ 減算器
２５ クランプ回路
２６ バッファーアンプ
２７ サンプルホールド回路
２８ バッファーアンプ
２９ トランスミッションゲート
３０ トランスミッションゲート
３１ ダミースイッチ
３２ オペアンプ
３３ クランプ容量
４２ 信号処理回路
４３ 光電変換装置
４４ 基準電圧回路
４５ ローパスフィルター
４７ 信号出力端子
５１〜５３ イメージセンサーＩＣ
１０１ フォトダイオード
１０２ リセットスイッチ
１０３ ソースフォロアアンプ
１０４ 定電流源
１０５ 読み出しスイッチ
１０６ 共通信号線
１０７ 信号線リセットスイッチ
１０８ 寄生容量
１０９ オペアンプ
１１０ 抵抗
１１１ 抵抗
１１２ チップセレクトスイッチ
１１３ 容量
１１４ ＭＯＳトランジスタ
１１５ 容量
１１６ 出力端子
Claims (7)
- 光電変換素子と、前記光電変換素子にそれぞれ接続する前期光電変換素子を初期化するリセット手段と、前記光電変換素子に接続する増幅手段とからなる複数の光電変換手段と、
容量素子と、前記容量素子にそれぞれ接続するリセット手段と、前記容量素子に接続する増幅手段とからなる単一または複数のダミー画素とからなるイメージセンサーＩＣ。 - 前記光電変換素子に接続するリセット手段と、前記容量素子に接続するリセット手段とが、共通の定電圧に接続することを特徴とする、請求項１に記載のイメージセンサーＩＣ。
- 前記光電変換素子に接続するリセット手段と、前記容量素子に接続するリセット手段とが、同時にオフすることを特徴とする、請求項１に記載のイメージセンサーＩＣ。
- 前記単一または複数のダミー画素の出力と、前記複数の光電変換手段の出力が、順次出力することが可能なことを特徴とする、請求項１に記載のイメージセンサーＩＣ。
- 前記容量素子の容量は、前記光電変換素子の容量と同一または、それよりも大きいことを特徴とする、請求項１に記載のイメージセンサーＩＣ。
- 前記ダミー画素の数は５以上であることを特徴とする、請求項１に記載のイメージセンサーＩＣ。
- 請求項１〜６のいずれか１項に記載の複数のイメージセンサーＩＣを同一基板上に備え、最初に出力されるイメージセンサーＩＣまたは、最後に出力されるイメージセンサーＩＣだけが、前記ダミー画素の出力を出力することを特徴とするイメージセンサー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003197972A JP2005039379A (ja) | 2003-07-16 | 2003-07-16 | イメージセンサーｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003197972A JP2005039379A (ja) | 2003-07-16 | 2003-07-16 | イメージセンサーｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005039379A true JP2005039379A (ja) | 2005-02-10 |
Family
ID=34207926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003197972A Pending JP2005039379A (ja) | 2003-07-16 | 2003-07-16 | イメージセンサーｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005039379A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010116904A1 (ja) * | 2009-04-07 | 2010-10-14 | 浜松ホトニクス株式会社 | 固体撮像装置 |
| JP2020092352A (ja) * | 2018-12-06 | 2020-06-11 | キヤノン株式会社 | 光電変換素子及び撮像装置 |
-
2003
- 2003-07-16 JP JP2003197972A patent/JP2005039379A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010116904A1 (ja) * | 2009-04-07 | 2010-10-14 | 浜松ホトニクス株式会社 | 固体撮像装置 |
| JP2010245878A (ja) * | 2009-04-07 | 2010-10-28 | Hamamatsu Photonics Kk | 固体撮像装置 |
| US8854507B2 (en) | 2009-04-07 | 2014-10-07 | Hamamatsu Photonics K.K. | Solid-state imaging device |
| TWI497996B (zh) * | 2009-04-07 | 2015-08-21 | Hamamatsu Photonics Kk | Solid-state imaging device |
| JP2020092352A (ja) * | 2018-12-06 | 2020-06-11 | キヤノン株式会社 | 光電変換素子及び撮像装置 |
| JP7214454B2 (ja) | 2018-12-06 | 2023-01-30 | キヤノン株式会社 | 光電変換素子及び撮像装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4412547B2 (ja) | 光電変換装置及びイメージセンサー | |
| US7394054B2 (en) | Photoelectric converter and a method of driving the same | |
| US7414233B2 (en) | Pixel circuit with surface doped region between multiple transfer transistors and image sensor including the same | |
| US5898168A (en) | Image sensor pixel circuit | |
| JP4937380B2 (ja) | Ｃｍｏｓイメージセンサー | |
| US7456886B2 (en) | Image pickup apparatus | |
| KR100834424B1 (ko) | 이미지 센서 | |
| JP3018546B2 (ja) | 固体撮像装置 | |
| US20160198106A1 (en) | Solid state image pickup device | |
| US20070228256A1 (en) | Analog vertical sub-sampling in an active pixel sensor (APS) image sensor | |
| US20060007334A1 (en) | Solid-state imaging device and method for driving the same | |
| JP5631555B2 (ja) | イメージセンサ及びその読出システム | |
| EP1928166A2 (en) | Image sensors with output noise reduction mechanisms | |
| JP2000152086A (ja) | 撮像装置および撮像システム | |
| US7352399B2 (en) | Solid-state imaging device driving method | |
| US20090046187A1 (en) | Solid-state imaging device | |
| JP4916517B2 (ja) | 傾斜付き転送ゲート・クロックを使用するａ／ｄコンバータ | |
| US7189953B2 (en) | Signal processing circuit, image sensor IC, and signal processing method | |
| JP3933972B2 (ja) | 光電変換装置 | |
| JP2008035395A (ja) | 固体撮像装置 | |
| US8648950B2 (en) | Image sensor for minimizing variation of control signal level | |
| JP2005093549A (ja) | 光電変換装置及びイメージセンサーｉｃ | |
| JP2005039379A (ja) | イメージセンサーｉｃ | |
| JP2005039380A (ja) | イメージセンサーｉｃ | |
| JPH0897965A (ja) | 密着型イメージセンサ |