JP4778337B2 - 画像読取信号処理ｉｃおよび画像読取装置と画像形成装置 - Google Patents

Description

この発明は、原稿の画像情報を光学的に読み取って電気信号に変換したアナログ画像信号を入力して、増幅した後デジタル画像データに変換して出力する画像読取信号処理ＩＣ、およびそれを使用するイメージスキャナ等の画像読取装置、さらにその画像読取装置を画像読取部として備えたデジタル複写機、ファクシミリ装置、あるいはこれらの機能を複合した複合機等の画像形成装置に関する。

上述のような画像読取装置や画像形成装置の画像読取部は、一般に原稿を光走査して縮小画像を結像する走査光学系と、その画像情報を一ラインずつ順次電気信号に変換するラインセンサであるＣＣＤと、そのＣＣＤから出力されるアナログ画像信号を増幅した後、デジタル画像データに変換するなどの処理を行う画像読取信号処理回路と、そのデジタル信号に対して、走査光学系における光源の光量分布とＣＣＤの１ラインを構成する各画素の感度のバラツキを補正するためのシェーディング補正回路などを備えている（例えば、特許文献１参照）。

そのシェーデング補正のために、基準白板（基準白色板ともいう）を設け、その基準白板を読み取った画像データを原稿読取時のシェーディング補正の係数として使用するようにしたものもある（例えば、特許文献２参照）。
また、この画像読取装置ではカラー画像を読み取るために、赤、緑、青の３色に色分解した画像情報をそれぞれ電気信号に変換するカラーイメージセンサを使用し、その各色の信号をそれぞれ増幅してアナログ・デジタル変換（Ａ／Ｄ変換）するようにしている。
特許第３２６２６０９号公報 特開２０００−１２２１８８号公報

このようなカラー画像読取装置において、Ａ／Ｄ変換回路のダイナミックレンジの極力広い範囲を使用できるようにするため、カラーイメージセンサの各色の信号をそれぞれ可変ゲインアンプで増幅するようにし、そのゲインを装置全体を制御するマイクロコンピュータ（以下「ＣＰＵ」という）によるソフトウエア処理によって制御するようにしている。
そのゲイン制御は、基準白板を読み取ったときの１ライン分の画像データ（Ａ／Ｄ変換したデータ）のピーク値を検出し、それが予め設定した所定値（目標値)と比較してその差が公差内に入るように、ピーク値が大き過ぎる場合はゲインを下げ、小さ過ぎる場合はゲインを上げるように、各可変ゲインアンプのゲインを制御する。

このような画像読取信号処理回路をＩＣ（半導体集積回路）化したものもあり、その従来例を図１７に示す。
この例では、原稿の画像情報を読み取るＣＣＤ６が、赤、緑、青の３色の画像読取信号（アナログ画像信号）ＲＯ，ＧＯ，ＢＯを出力するカラーリニア・イメージセンサである。そして、画像読取信号処理ＩＣ１００は、ＣＣＤ６が出力する３色の画像読取信号ＲＯ，ＧＯ，ＢＯをそれぞれコンデンサＣｒ，Ｃｇ，Ｃｂを介して入力する。

この画像読取信号処理ＩＣ１００には、各入力信号ＲＩＮ，ＧＩＮ，ＢＩＮに対し、コンデンサＣｒ，Ｃｇ，Ｃｂによる交流結合後の入力端子電位を規定するためのクランプ（ＣＬＭＰ）回路１２Ｒ，１２Ｇ，１２Ｂと、ＣＣＤ６からの画像読取信号成分のみを取り出すためのサンプルホールド（ＳＨ）回路１３Ｒ，１３Ｇ，１３Ｂと、その各サンプルホールド後の信号を設定した増幅率で増幅する可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂと、それらによって増幅したアナログ信号をそれぞれデジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）１５Ｒ，１５Ｇ，１５Ｂとを有している。

そして、その各Ａ／Ｄ変換回路１５Ｒ，１５Ｇ，１５Ｂを通して各色毎に１系統となったデジタル画像データＤＲＯ，ＤＧＯ，ＤＢＯを、前述したシェーディング補正回路を含むＣＰＵ基板へ出力する。
この画像読取信号処理ＩＣ１００はさらに、これらの回路の動作タイミングをとるためのタイミングジェネレータ兼入出力回路（ＴＧ＆Ｉ／Ｆ）１０１を備えている。

入力信号ＣＬＭＰＩＮはクランプ（ＣＬＭＰ）回路１２Ｒ，１２Ｇ，１２Ｂを制御するためのゲート信号、ＳＨはサンプルホールド（ＳＨ）回路１３Ｒ，１３Ｇ，１３Ｂに画像信号の信号領域をサンプルさせるためのサンプルクロック、ＭＣＬＫはＡ／Ｄ変換回路（ＡＤＣ）１５Ｒ，１５Ｇ，１５Ｂを制御するための基準クロックである。これらの信号は専用のタイミング発生ＡＳＩＣから、信号ＳＣＬＫ，ＳＤ，ＣＳはＣＰＵ１０４からそれぞれＴＧ＆Ｉ／Ｆ１０１に入力される。
なお、可変ゲインアンプ１４Ｒ，１４Ｇ，１４Ｂは、ＣＰＵ１０４のデータ・アドレスバスを通して設定されたゲイン設定値を保持するレジスタを持っている。

この画像読取信号処理ＩＣ１００の可変ゲインアンプ１４Ｒ，１４Ｇ，１４Ｂのゲインを自動設定するために、外部に平均化回路１０２と、ピーク検出回路１０３と、装置全体を制御するマイクロコンピュータであるＣＰＵ１０４が設けられている。ＣＰＵ１０４は画像読取装置全体を制御するＣＰＵが兼ねている。
ゲイン調整を行う際には、図示しない走査光学系が基準白板を光走査したときのＣＣＤ６からの３色の画像読取信号ＲＯ，ＧＯ，ＢＯをこの画像読取信号処理ＩＣ１００に入力し、そのとき出力されるデジタル画像データＤＲＯ，ＤＧＯ，ＤＢＯのうち、この例では緑のデジタル画像データＤＧＯを利用する。

すなわち、その緑のデジタル画像データＤＧＯを平均化回路１０２でノイズ除去のために平均化処理し、ピーク検出回路１０３で１ライン中のピークレベルを検出する。
ＣＰＵ１０４は、その検出されたピークレベルが白レベル目標値の公差範囲内になっていない場合には、次回ゲインの計算を行い、画像読取信号処理ＩＣ１００の可変ゲインアンプ１４Ｒ，１４Ｇ，１４Ｂにデータ・アドレスバスを通してゲイン設定を行い、基準白板読み取り時のピークレベルが白レベル目標値の公差範囲内になるまで、その処理を繰り返す。上記ピークレベル検出に変えて、システムによっては平均値や最小値を検出する場合もある。

このようなゲイン調整は、画像読取装置の電源立ち上げ時や、光源の光量が変化して基準白板の読み取りレベルが変化した場合などに行われる。

しかしながら、近年画像読取装置や画像形成装置の立ち上げ時間の高速化が求められており、上述した従来の装置のように、ＣＰＵによるソフトウエアが介在したゲイン制御を行うのでは、装置全体を制御するＣＰＵの負荷が増加し、ソフトの設計負荷も増加するばかりか、ＣＰＵがシステムの立ち上げに必要な処理を行った後に可変ゲインアンプのゲイン制御動作に移行するため、画像読取装置等の立ち上げ時間の遅延を招いていた。

また、ＣＰＵ１０４によって１ライン中の信号レベル検出を行う際、例えば１ライン中のピークレベルを検出するためには、ＣＰＵ１０４の動作と画像読取信号処理ＩＣ１００の動作が同期していないため、可変ゲインアンプのゲインを変更した後に変更後の新たな画像データがいつＣＰＵ１０４に入力するか不明である。
そのために、確実にゲイン変更後の画像データを検出できるように余分なライン数の待ち時間が必要になり、さらにゲイン制御が遅れるという問題もあった。
上記可変ゲインアンプに代えて、Ａ／Ｄ変換回路によって変換されたデジタル画像データを可変の乗算係数で乗算して増幅するデジタル増幅器を設け、その乗算係数によってデジタル増幅器の自動ゲインを調整をするようにした場合も同様の問題がある。

この発明は、従来のこのような問題点を解消するためになされたものであり、ＣＰＵの負荷およびソフトウエア設計の負荷を軽減するとともに、高速で信頼性の高い自動ゲイン調整を行える画像読取信号処理ＩＣを提供することと、それによって画像読取装置および画像形成装置における画像読取部の立ち上げ時間の短縮と信頼性の向上を図ることを目的とする。

この発明は上述したような、原稿のカラー画像情報を光学的に読み取って３色に対応する電気信号に変換したアナログ画像信号を入力でき、そのアナログ画像信号の指定範囲をサンプルホールドするサンプルホールド回路と、そのサンプルホールド後の信号を増幅する可変ゲインアンプと、その増幅したアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換回路とを有する信号系統を、上記３色に対応する各アナログ画像信号毎に独立して備えた画像読取信号処理ＩＣであって、上記の目的を達成するため、次のような自動ゲイン調整（ＡＧＣ）回路を内蔵したことを特徴とする。
その自動ゲイン調整回路は、基準画像を読み取って電気信号に変換したアナログ画像信号が入力されたときに、少なくとも一つの上記信号系統における上記Ａ／Ｄ変換回路が出力するデジタル画像データの１ライン分の信号レベルを検出し、その値が基準レベルの目標値に近づくように、上記個別に設けた各信号系統における可変ゲインアンプのゲインをそれぞれ制御する処理を、上記１ライン分の信号レベルの検出値が上前記基準レベルの目標値になるまでライン同期信号に同期して繰り返す。

さらに、上記自動ゲイン調整回路を、上記個別に設けた各信号系統に対して共通に１個設け、上記基準画像を読み取って電気信号に変換したアナログ画像信号が入力されたときに、その自動ゲイン調整回路が、緑に対応する信号系統における上記Ａ／Ｄ変換回路が出力するデジタル画像データの１ライン分の信号レベルを検出し、その値が基準レベルの目標値に近づくように、上記個別に設けた各信号系統における可変ゲインアンプのゲインを共通に制御する処理を、上記１ライン分の信号レベルの検出値が上前記基準レベルの目標値になるまでライン同期信号に同期して繰り返すように構成する。

上記自動ゲイン調整回路が上記Ａ／Ｄ変換回路が出力するデジタル画像データの１ライン中の信号レベルを検出する範囲は、ライン同期信号と該ライン同期信号からの開始位置と終了位置を示すレジスタ、または範囲を示すゲート信号により決定されるようにすることができる。

上記画像読取信号処理ＩＣにおいて、上記可変ゲインアンプに代えて、Ａ／Ｄ変換回路によって変換されたデジタル画像データを可変の乗算係数で乗算して増幅するデジタル増幅器を設け、上記自動ゲイン調整回路が、上記デジタル増幅器が出力するデジタル画像データの１ライン分の信号レベルを検出し、その値が基準レベルの目標値に近づくように、上記デジタル増幅器の乗算係数を制御する処理を、上記１ライン分の信号レベルの検出値が上前記基準レベルの目標値になるまでライン同期信号に同期して繰り返す回路であってもよい。

上記自動ゲイン調整回路が自動ゲイン調整動作を開始するタイミングは、ゲート信号又はＡＧＣ制御レジスタの状態により決定され、自動ゲイン調整動作を終了するタイミングは、上記ゲート信号又は上記ＡＧＣ制御レジスタの状態又はＡＧＣ実行ライン数指定レジスタにより指定したライン数によって決定されるようにしてもよい。
上記自動ゲイン調整回路に、自動ゲイン調整動作の正常終了／異常終了の結果を格納するレジスタ、あるいは自動ゲイン調整の最終結果のデータを格納するレジスタを設けるとよい。
上記自動ゲイン調整回路における自動ゲイン調整の目標値を任意の指定値とすることができる。

この発明による画像読取装置は、上記いずれかの画像読取信号処理ＩＣと、原稿の画像情報を光学的に読み取ってアナログ画像信号に変換し、そのアナログ画像信号を上記画像読取信号処理ＩＣに入力させるリニアイメージセンサとを備えたものである。
また、この発明による画像形成装置は、上記画像読取装置による画像読取部と、その画像読取部が出力するデジタル画像データを記録紙に印刷する画像形成部とを備えたものである。

この発明による画像読取信号処理ＩＣは、自動ゲイン調整回路をＩＣに内蔵することにより、実装面積の低減、ＣＰＵ負荷の低減、およびソフト設計負荷の低減を図ることができる。また、ライン同期信号に同期して自動ゲイン調整を行うので高速な自動ゲイン調整が可能になり、画像読取装置の立ち上げ時間を短縮することが可能になる。さらに、自動ゲイン調整を行う際に、他の基板との間でハーネスを介して画像データをやり取りする必要がなくなるので、信頼性が向上する。
この発明による画像読取装置および画像形成装置も、上記画像読取信号処理ＩＣを使用するため、立ち上げ時間の短縮および信頼性の向上などを実現することができる。

以下、この発明を実施するための最良の形態を図面に基づいて具体的に説明する。
〔各実施形態に共通の走査光学系：図１〕
図１は、この発明の実施形態に係る画像読取装置の走査光学系部分の一例を示す構成図である。

図１において、１はコンタクトガラスであり、その下部に配置された光源７を有する照明光学系によって、その上面に載置された原稿２が照明される。原稿２によって反射された照明光は、第１の走行体３の第１ミラー３ａにより反射偏向された後、第２の走行体４の第１ミラー４ａ及び、第２ミラー４ｂで順次反射偏向され、結像レンズ５に導かれ、その結像レンズ５によってリニアイメージセンサであるＣＣＤ６の受光面上に縮小結像される。

原稿読み取り時には、原稿２の長手方向に沿って、第１の走行体３が速度Ｖで３′で示す位置まで移動し、同時にそれと連動して第２の走行体４が、第１の走行体３の半分の速度すなわち１／２Ｖで４’で示す位置まで移動して、原稿２の長手方向全体を読み取る。

また、コンタクトガラス１の図１で左端部にはシェーデイングデータ生成及び自動ゲイン調整に使用する基準白板８が設けられている。この基準白板８はこの画像読取装置の白レベルの基準となるものであり、この基準白板８を読み取った場合の出力レベルが予め決められている。その出力レベルを、以後「白レベル目標値」と称す。
基準白板８の読み取りレベルが白レベル目標値になるように、後述する可変ゲインアンプ（ＶＧＡ）のゲインを調整する。これは、後述する信号処理ＩＣ内のアナログ・デジタル変換回路（Ａ／Ｄ変換回路）のダイナミックレンジの極力広い範囲を使いたい理由からである。

〔第１の実施形態：図２〜図５〕
図２は、この発明による画像読取信号処理ＩＣの第１の実施形態を示すブロック図である。
この例では、図１に示したＣＣＤ６が、赤、緑、青の３色のアナログ画像信号である画像読取信号ＲＯ，ＧＯ，ＢＯを出力するカラーリニア・イメージセンサであるものとする。そして、画像読取信号処理ＩＣ１０は、ＣＣＤ６が出力する３色の画像読取信号ＲＯ，ＧＯ，ＢＯをそれぞれコンデンサＣｒ，Ｃｇ，Ｃｂを介して入力する３つの入力端子１１Ｒ，１１Ｇ，１１Ｂを有する。

この画像読取信号処理ＩＣ１０は、各入力端子１１Ｒ，１１Ｇ，１１Ｂからの入力信号ＲＩＮ，ＧＩＮ，ＢＩＮに対し、コンデンサＣｒ，Ｃｇ，Ｃｂによる交流結合後の入力端子電位を規定するためのクランプ（ＣＬＭＰ）回路１２Ｒ，１２Ｇ，１２Ｂと、カラーリニア・イメージセンサ６からの画像読取信号の成分のみを取り出すためのサンプルホールド（ＳＨ）回路１３Ｒ，１３Ｇ，１３Ｂと、その各サンプルホールド後の信号を指定した増幅率で増幅する可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂと、その増幅した信号をそれぞれデジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）１５Ｒ，１５Ｇ，１５Ｂとを有している。

そして、その各Ａ／Ｃ変換回路（ＡＤＣ）１５Ｒ，１５Ｇ，１５Ｂを通して各色毎に１系統となったデジタル画像データＤＲＯ，ＤＧＯ，ＤＢＯを３つの出力端子１６Ｒ，１６Ｇ，１６Ｂから出力する。
この画像読取信号処理ＩＣ１０はさらに、自動ゲイン調整回路であるＡＧＣ回路１７と、タイミングジェネレータ兼入出力回路（ＴＧ＆Ｉ／Ｆ）１８とを備えている。
そのＡＧＣ回路１７は、ＣＣＤ６が基準画像である基準白板８を読み取って電気信号に変換したアナログ画像信号が画像読取信号ＲＯ，ＧＯ，ＢＯとしてが入力されたときに、タイミングジェネレータ兼入出力回路１８から出力されるゲート信号ＳＨＧＴが“Ｌ”の期間にＡ／Ｄ変換回路１５Ｇから出力される緑の画像データＤＧＯの１ライン内のピークデータを検出して、各可変ゲインアンプ１４Ｒ，１４Ｇ，１４Ｂのゲインを調整する。

図３にこのＡＧＣ回路１７の内部構成を示す。このＡＧＣ回路１７は、平均化回路１７１、ピーク検出回路１７２、白レベル目標値を記憶するメモリ１７３、ゲイン演算回路１７４、比較演算回路１７５、及びゲインレジスタ１７６から構成されている。
図１におけるＡ／Ｄ変換回路１５Ｇから出力される画像の緑成分のデジタル画像データを入力データＤＩＮとして平均化回路１７１に入力し、そこで前後複数の画素との平均化処理が行われノイズ成分が除去される。ここで緑成分のデータを使用するのは、３色の中で最も明るく、白色に近いからである。

ピーク検出回路１７２は１ライン中のピークレベル検出が終了するタイミングで信号INT_Peakを“Ｈ”レベルにして、検出完了をゲイン演算回路１７４に通知する。
ピーク検出回路１７２で検出されたピークレベルはメモリ１７３に記憶されている白レベル目標値と比較演算回路１７５によって比較され、ピークレベルが白レベル目標値でない場合には、その差信号によってゲイン演算回路１７４が次回設定のゲイン演算を行い、算出したゲインデータＧＤＡＴＡをゲインレジスタ１７６に設定し、ピーク検出回路１７２への信号Ｐ_ＴＧを“Ｈ”にして、次回のピークレベル検出を行わせる。

ゲインレジスタ１７６へのゲイン設定は、タイミングジェネレータ兼入出力回路１８が、図示していないＣＰＵからの信号ＳＣＬＫ，ＳＤ，ＣＳのシリアル通信により、内部データバス及びアドレスバスを通して設定変更可能な構成となっている。また、ゲインレジスタ１７６のゲイン設定値を外部からリードすることも可能である。
ゲインレジスタ１７６に設定された値がゲイン制御データGainとして、各可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂに送られる。ゲイン演算回路１７４による処理は、外部からの制御信号であるＳＨＧＴが“Ｌ”の期間に行われる。

このように、ゲインレジスタ１７６へのゲイン設定を外部信号により設定可能にすることによって、画像読取信号処理ＩＣ１０の外部から各可変ゲインアンプ１４Ｒ，１４Ｇ，１４Ｂのゲイン制御が可能になる。また、ゲイン演算回路の乗算係数の設定もこのＡＧＣ回路１７又は外部端子から設定可能にすることが可能である。
なお、ゲインレジスタ１７６にＡＧＣ回路１７の外部から入力しているCPU_RD，CPU_WR，CPU_DAT，CPU_ADDの各信号はそれぞれゲインレジスタ１７６に対して外部のＣＰＵからデータの読み出し及び書き込みを行うための読出指令、書込指令、データ信号、およびアドレス信号である。

図４のフローチャートを使用して、このＡＧＣ回路１７の動作を説明する。
電源ＯＮ時にこの図４に示す自動ゲイン調整の処理を開始し、まずステップＳ１で各可変ゲインアンプ１４Ｒ，１４Ｇ，１４Ｂのゲイン初期値設定を行う。そのゲイン初期設定値としては、固定値あるいは前回調整した最終値等が考えられる。
次のステップＳ２ではゲート信号ＳＨＧＴをチェックし、ＳＨＧＴ＝“Ｌ”の条件でピーク検出動作に移行し、ステップＳ３でゲイン演算回路１７４がP_TG＝“Ｈ”とすることでピーク検出回路１７２にピーク検出動作を開始させる。

ピーク検出が完了すると、ステップＳ４でピーク検出回路１７２からの信号INT_Peak＝“Ｈ”になるまで待ち、INT_Peak＝“Ｈ”になったら、ステップＳ５でその時のピークレベルと白レベル目標値とを比較し、ピークレベルと白レベル目標値とが等しい（許容公差範囲内の相違は等しいと見なす）場合には、この自動ゲイン調整を終了する。
ピークレベルと白レベル目標値とが等しくない場合でも、次のステップＳ６でゲート信号ＳＨＧＴ＝“Ｌ”でない場合は自動ゲイン調整を終了する。ゲート信号ＳＨＧＴ＝“Ｌ”であればステップＳ７へ進んで、白レベル目標値とピークレベルの差分とその時点のゲイン設定値からゲイン演算回路１７４が次回ゲイン設定値の計算を行う。

そして、ステップＳ８でその算出したゲインデータＧＤＡＴＡをゲインレジスタ１７６に設定し、その設定値に応じたゲイン制御データGain を出力して各可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂのゲインを制御する。
１ライン中のピークレベルが白レベル目標値になるまで上記ステップＳ３〜Ｓ８の処理を繰り返す。

ここで、上述したこの発明の第１の実施形態と図１７に示した従来例とのＡＧＣ動作時間の比較を図５によって説明する。
図５の（ａ）は、上述した第１の実施形態の画像読取信号処理ＩＣ１０による自動ゲイン制御（ＡＧＣ）動作のタイミングチャート例を示す。
画像読取信号処理ＩＣ１０には画像のライン同期信号ＸＬＳＹＮＣが入力されている。ＡＧＣ動作もこのライン同期信号ＸＬＳＹＮＣを基準にして行われる。そして、ゲート信号ＳＨＧＴが“Ｌ”になってから次のライン同期信号ＸＬＳＹＮＣに同期してＰ_ＴＧ信号が“Ｈ”になる。

ピーク検出回路１７２はＰ_ＴＧ信号が“Ｈ”になったラインのピークレベル検出動作を行い検出が完了するとINT_Peak信号を“Ｈ”にする。ゲイン演算回路１７４は白レベル目標値とピーク検出値との差分値とその時点のゲイン設定値から次回ゲイン設定値を算出し、ゲインレジスタ１７６に設定する。ピークレベルが白レベル目標値でない場合には、ゲイン演算回路１７４がその後にＰ_ＴＧ信号を“Ｈ”にすることにより、ピーク検出回路１７２が次回のピークレベル検出を行う。ピークレベル検出期間は、ＡＧＣ回路１７がライン同期信号ＸＬＳＹＮＣに同期していることから、次の１ライン分の期間でピーク検出動作を完了することができる。

図５の（ｂ）は、図１７に示した従来の画像読取信号処理ＩＣ１００によるＡＧＣ動作のタイミングチャート例を示す。
この場合も、ゲート信号ＳＨＧＴが“Ｌ”になってからピーク検出回路１０３にピーク検出動作を行わせる。ここで、ＣＰＵ１０４はライン同期信号ＸＬＳＹＮＣと非同期なため、ピーク検出動作開始タイミングが不明であり、確実に１ライン全ての画素に対してピーク検出が行われる期間である２ライン以上待ってピークレベルをリードする必要がある。

その後、次回のゲインを設定し、再びピーク検出動作を行わせるが、この時も同様にピーク検出動作開始タイミングが不明なために、ゲイン変更後の画像データの１ライン全ての画素に対してピーク検出が行われる期間である２ライン以上待ってピークレベルをリードする必要がある。
このように、この発明による画像読取信号処理ＩＣは、従来の画像読取信号処理ＩＣと比較してＡＧＣ動作を２倍の速度で行うことが可能になる。

また、このように画像読取信号処理ＩＣ１０の内部にＡＧＣ回路１７を有することで実装面積を低減し、ＣＰＵの負荷およびそのソフト設計の負荷も低減することができる。
そして、上述のように高速な自動ゲイン調整が可能なことにより画像読取装置の立ち上げ時間を短縮できるとともに、ＣＰＵがシステムの立ち上げ動作を行うのと並行してＡＧＣ動作を行うことによって、さらに画像読取装置の立ち上げ時間の短縮が可能になる。
しかも、システムの信頼性の面でも、画像読取信号処理ＩＣとＣＰＵとは別基板でハーネスにより接続されているのが一般的であるが、ＡＧＣ動作時にそのハーネスを介して画像データをやり取りすることが不要になるため、信頼性が向上する。

上述した画像読取信号処理ＩＣ１０において、可変ゲインアンプ１４Ｒ，１４Ｇ，１４Ｂに代えて、各Ａ／Ｄ変換回路１５Ｒ，１５Ｇ，１５Ｂによって変換されたデジタル画像データを、それぞれ可変の乗算係数で乗算して増幅する３個のデジタル増幅器を設け、自動ゲイン調整回路１７が、緑のデジタル画像データを増幅するデジタル増幅器が出力するデジタル画像データの１ライン分の信号レベルを検出し、その値が基準レベルの目標値に近づくように、各デジタル増幅器の乗算係数を制御するようにしてもよい。
その場合、各デジタル増幅器の乗算係数をＡＧＣ回路１７又は外部端子から設定することも可能である。

〔第２の実施形態：図６〕
この発明による画像読取信号処理ＩＣの第２の実施形態を図６によって説明する。この図６において、図２に示した第１の実施形態と同じ部分には同一の符号を付してあり、それらの説明は省略する。

この第２の実施形態の画像読取信号処理ＩＣ２０において第１の実施形態と相違する点は、赤、緑、青の各信号系統毎にそれぞれ個別にＡＧＣ回路１７を設け、その各ＡＧＣ回路１７がそれぞれＡ／Ｄ変換回路１５Ｒ，１５Ｇ，１５Ｂから出力されるデジタル画像データＤＲＯ，ＤＧＯ，ＤＢＯを個別に入力して、その各ゲイン制御データRGain，GGain，BGainによって、それぞれ可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂのゲインを制御するようにした点だけである。

この画像読取信号処理ＩＣ２０における各ＡＧＣ回路１７の構成は図３に示したものと同じであり、その機能も同じである。
このように、可変ゲイン機能を持つ信号系統毎にＡＧＣ回路１７を設けることにより、その各信号系統毎に白レベル目標値を個別に設定して、各色の出力デジタル画像データを個別に白レベル目標値に調整することが可能である。
また、白レベル目標値が３系統共に同じ値の場合でも、各系統ごとに個別に基準白板のピークレベルを白レベル目標値の公差内に調整することが可能である。
このように、可変ゲイン機能を持つ信号系統毎に白基準レベルによる自動ゲイン調整を独立に行うことによって、Ａ／Ｄ変換回路によるアナログ・デジタル変換にダイナミックレンジの広い範囲を使用可能にすることができる。

〔第３の実施形態：図７〕
次に、この発明による画像読取信号処理ＩＣの第３の実施形態を図７によって説明する。この図７においても、図２に示した第１の実施形態と対応する部分には同じ数字で英文字部分だけ変えた符号を付しており、それらの詳細な説明は省略する。
この実施形態では、ＣＣＤ２６は赤、緑、青の３色に対し各々２つずつの画像読取信号ＲＥとＲＯ、ＧＥとＧＯ、ＢＥとＢＯを出力するカラーリニアイメージセンサである。そして、画像読取信号処理ＩＣ３０は、そのＣＣＤ２６が出力する各画像読取信号を、それぞれコンデンサＣｒｅ，Ｃｒｏ，Ｃｇｅ，Ｃｇｏ，Ｃｂｅ，Ｃｂｏを介して入力する６つの入力端子１１ＲＥ，１１ＲＯ，１１ＧＥ，１１ＧＯ，１１ＢＥ，１１ＢＯを有し、各色毎に２系統ずつの信号系統を設けている。

すなわち、この画像読取信号処理ＩＣ３０は、各入力端子１１ＲＥ，１１ＲＯ，１１ＧＥ，１１ＧＯ，１１ＢＥ，１１ＢＯからの各入力信号１１ＲＥＩＮ，１１ＲＯＩＮ，１１ＧＥＩＮ，１１ＧＯＩＮ，１１ＢＥＩＮ，１１ＢＯＩＮに対し、それぞれクランプ（ＣＬＭＰ）回路１２ＲＥ，１２ＲＯ，１２ＧＥ，１２ＧＯ，１２ＢＥ，１２ＢＯと、サンプルホールド（ＳＨ）回路１３ＲＥ，１３ＲＯ，１３ＧＥ，１３ＧＯ，１３ＢＥ，１３ＢＯと、可変ゲインアンプ（ＶＧＡ）１４ＲＥ，１４ＲＯ，１４ＧＥ，１４ＧＯ，１４ＢＥ，１４ＢＯと、そのゲインをそれぞれＡＧＣ制御するための６個のＡＧＣ回路１７と、増幅した各信号をそれぞれデジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）１５ＲＥ，１５ＲＯ，１５ＧＥ，１５ＧＯ，１５ＢＥ，１５ＢＯとを有している。

さらに、Ａ／Ｄ変換回路１５ＲＥと１５ＲＯがそれぞれ出力するデジタル画像データを統合回路であるマルチプレクス回路（ＭＰＸ）１９Ｒによって交互に選択して１系統の赤成分のデジタル画像データに統合し、Ａ／Ｄ変換回路１５ＧＥと１５ＧＯがそれぞれ出力するデジタル画像データを統合回路であるマルチプレクス回路（ＭＰＸ）１９Ｇによって交互に選択して１系統の緑成分のデジタル画像データに統合し、Ａ／Ｄ変換回路１５ＢＥと１５ＢＯがそれぞれ出力するデジタル画像データを統合回路であるマルチプレクス回路（ＭＰＸ）１９Ｂによって交互に選択して１系統の青成分のデジタル画像データに統合する。そのマルチプレクス回路１９Ｒ，１９Ｇ，１９Ｂによって、各色毎に１系統に統合されたデジタル画像データＤＲＯ、ＤＧＯ、ＤＢＯをそれぞれ出力端子１６Ｒ，１６Ｇ，１６Ｂから出力する。

この実施形態におけるＡＧＣ回路１７は、１色当たり２系統の各信号系統に対して独立に設けられており、それぞれマルチプレクス回路１９Ｒ，１９Ｇ，１９Ｂによって統合される前のＡ／Ｄ変換回路１５ＲＥ，１５ＲＯ，１５ＧＥ，１５ＧＯ，１５ＢＥ，１５ＢＯが出力するデジタル画像データが入力されている。そして、各色ごとに２個ずつのＡＧＣ回路１７が出力する各ゲイン制御データRGain，RGain，GGain，GGain，BGain，BGainによって、それぞれ可変ゲインアンプ１４ＲＥ，１４ＲＯ，１４ＧＥ，１４ＧＯ，１４ＢＥ，１４ＢＯのゲインを制御する

このように、各色毎に画像読取信号の信号処理系統を２系統ずつ持つ場合でも、白基準レベルによる自動ゲイン調整を独立に行うことによって、各系統毎のＡ／Ｄ変換回路によるアナログ・デジタル変換にダイナミックレンジの広い範囲を使用可能にすることができる。

〔第４の実施形態：図８〜図１０〕
次に、この発明による画像読取信号処理ＩＣの第４の実施形態を図７乃至図１０によって説明する。この図８及び図９において、図２，図６及び図３と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この第４の実施形態の画像読取信号処理ＩＣ４０の構成は、図６に示した第２の実施形態の画像読取信号処理ＩＣ２０とほぼ同じであるが、タイミングジェネレータ兼入出力回路（ＴＧ＆Ｉ／Ｆ）２８に外部から信号ＬＧＴが入力されている。そして、このタイミングジェネレータ兼入出力回路２８は、ゲート信号SHGTとライン同期信号XLSYNCに加えて信号ＬＧＴも各ＡＧＣ回路２７に送る。

そのＡＧＣ回路２７は図９に示すように構成されており、図３に示したＡＧＣ回路１７と異なるのは、１ライン中の信号ＬＧＴがローレベル“Ｌ”の期間のみピーク検出回路１７２がピーク検出を行う回路になっている。すなわち、反転入力のＡＮＤ回路１７７を設け、そこでゲート信号SHGTとゲート信号ＬＧＴのアンドをとって、両信号がいずれもローレベル“Ｌ”のときにのみ、ＡＮＤ回路１７７の出力がハイレベル“Ｈ”になって、ピーク検出回路１７２にピーク検出動作を行わせる。

図１０は、ライン同期信号XLSYNCとゲート信号ＬＧＴと画像データとのタイミング関係を示すタイミングチャートである。この場合もＣＣＤ６から出力されてＡ／Ｄ変換された画像データのうち、有効画像の期間のみでピーク検出を行うことができる。
タイミングジェネレータ兼入出力回路（ＴＧ＆Ｉ／Ｆ）２８の内部で、信号ＳＣＬＫ，ＳＤ，ＣＳのシリアル通信により画像読取信号処理ＩＣ４０のデータ・アドレスバスを通して、ゲート信号ＬＧＴの立ち下がりによるピークレベル検出の開始位置、立ち上がりによる終了位置を、ライン同期信号XLSYNCからのレジスタ設定値により生成することにより、レジスタでの制御が可能である。

このように、１ライン中のピーク値を検出する範囲を外部から制御可能にすることにより、レジスタ又は入力端子での制御が可能になり、制御上の選択幅を広げることができ、複数システムに対応可能になる。

〔第５の実施形態：図１１，図１２〕
次に、この発明による画像読取信号処理ＩＣの第５の実施形態を図１１及び図１２によって説明する。この第５の実施形の画像読取信号処理ＩＣの構成は図８に示した第４の実施形態とほぼ同じであるが、タイミングジェネレータ兼入出力回路（ＴＧ＆Ｉ／Ｆ）からＡＧＣ回路のゲイン演算回路の動作制御信号に、レジスタ設定による制御信号REG_CtrlとREG_Lineが追加されている。
図１１はそのＡＧＣ回路の構成を示すブロック図であり、図９と同じ部分には同一の符号を付してあり、それらの説明は省略する。

このＡＧＣ回路３７は、図９に示したＡＧＣ回路２７の構成に加えて、２つの反転入力のＮＡＮＤ回路１７８，１７９と、反転入力のＯＲ回路１８０が設けられている。
そして、ゲート信号SHGTと制御信号REG_LineをＮＡＮＤ回路１７８に入力させ、制御信号REG_CtrlとREG_LineをＮＡＮＤ回路１７９に入力させて、その各ＮＡＮＤ回路１７８，１７９の出力をＯＲ回路１８０に入力させ、そのＯＲ回路１８０の出力をゲイン演算回路１７４に制御信号として入力させている。また、ゲート信号ＬＧＴとＯＲ回路１７９の出力とをＡＮＤ回路１７７に入力させ、その出力をピーク検出回路１７２に制御信号として入力させている。

ここで、制御信号REG_CtrlとREG_Lineについて説明する。
REG_Ctrlは、レジスタ設定によるＡＧＣ回路のＯＮ／ＯＦＦ制御信号（“Ｌ”でON）である。
REG_Lineは、ＡＧＣ動作を何ライン実行するかの制御信号であり、レジスタ設定によりライン数を変更可能である。ラインカウントが有る場合は、ゲート信号SHGT又は制御信号REG_Ctrlが“Ｌ”になってから設定ライン数経過後に“Ｈ”になる。ラインカウントが無い場合は“Ｌ”に固定する。
図１２にこのＡＧＣ回路３７による各条件でのＡＧＣ実行期間のタイミング関係のタイミングチャートを示す。

（ａ）は外部端子制御（ラインカウント無し）の場合であり、ゲート信号SHGTの論理によりＡＧＣ実行期間が決まる。
（ｂ）はレジスタ制御（ラインカウント無し）の場合であり、制御信号REG_Ctrlの論理によりＡＧＣ実行効期間が決まる。
（ｃ）は外部端子制御（ラインカウント有り）の場合であり、ゲート信号SHGTと制御信号REG_Lineの論理和によりＡＧＣ実行期間が決まる。
（ｄ）はレジスタ制御（ラインカウント有り）の場合であり、制御信号REG_CtrlとREG_Lineの論理和によりＡＧＣ実行期間が決まる。
このように、ＡＧＣ動作の実行タイミングをレジスタ又は入力端子又は実行後のライン数設定によって制御可能にすることにより、制御上の選択幅を広げることができ、複数システムに対応可能になる。

〔第６の実施形態：図１３〕
次に、この発明による画像読取信号処理ＩＣの第６の実施形態を図１３によって説明する。この第６の実施形態の画像読取信号処理ＩＣの構成は図２に示した第１の実施形態あるいは図６に示した第２の実施形態とほぼ同じであるが、そのＡＧＣ回路１７に代えて、図１３に示すＡＧＣ回路４７を設けている。

この図１３に示すＡＧＣ回路４７は、図３に示したＡＧＣ回路１７の各構成に正常／異常フラグレジスタ１８１を追加している。この正常／異常フラグレジスタ１８１の内容はゲイン演算回路１７４によってライトされ、例えばＡＧＣが正常終了（信号レベル検出結果＝白レベル目標値）した場合には、ゲイン演算回路１７４からの書込信号ＷＲ２信号がアクテイブになり、その時にＧＤＡＴＡバスに正常論理信号の“１”を出力することにより、正常／異常フラグレジスタ１８１に正常終了フラグデータがライトされる。

異常終了した場合にはゲイン演算回路１７４からの書込信号ＷＲ２がアクテイブになり、その時にＧＤＡＴＡバスに正常論理信号の“０”を出力することにより、正常／異常フラグレジスタ１８１に異常終了フラグデータがライトされる。
そして、外部ＣＰＵ（図示しない）によりＳＣＬＫ，ＳＤ，ＣＳのシリアル通信を介して、この正常／異常フラグレジスタ１８１の内容をリードできるようになっている。
このように、ＡＧＣ動作の正常終了／異常終了の結果をレジスタで確認できることによって、制御の簡略化およびエラー時の対応処理時間の短縮を図ることができる。
この正常／異常フラグレジスタ１８１を他の実施形態のＡＧＣ回路に設けてもよい。

〔第７の実施形態：図１４〕
次に、この発明による画像読取信号処理ＩＣの第７の実施形態を図１４によって説明する。この第７の実施形の画像読取信号処理ＩＣの構成も図２に示した第１の実施形態あるいは図６に示した第２の実施形態とほぼ同じであるが、そのＡＧＣ回路１７に代えて、図１４に示すＡＧＣ回路５７を設けている。

この図１４に示すＡＧＣ回路５７は、図３に示したＡＧＣ回路１７の各構成にＡＧＣ最終結果レジスタ１８２を追加している。
このＡＧＣ最終結果レジスタ１８２には、基準白板の最終的な調整結果のレベルが格納される。そして、ＡＧＣ動作終了後に、ゲイン演算回路１７４からの書込信号ＷＲ２信号がアクティブになり、その時にＧＤＡＴＡバスに基準白板の最終調整結果を出力することによって、ＡＧＣ最終結果レジスタ１８２に最終調整結果データがライトされる。

外部ＣＰＵ（図示しない）によりＳＣＬＫ，ＳＤ，ＣＳのシリアル通信を介してこのＡＧＣ最終結果レジスタ１８２内容をリードできるようになっている。
このように、ＡＧＣ結果の最終調整値（基準白板レベル）をレジスタで確認できることによって制御の簡略化ができる。
このＡＧＣ最終結果レジスタ１８２を他の実施形態のＡＧＣ回路に設けてもよい。また、前述の実施形態における正常／異常フラグレジスタ１８１とこのＡＧＣ最終結果レジスタ１８２の両方を、前述した各実施形態のＡＧＣ回路に設けるようにしてもよい。

また、上述し各実施形態におけるＡＧＣ回路では、デジタル画像データの１ライン中の信号レベルとしてピークレベルを検出しているが、システムによっては平均値や最小値の信号レベルを検出するようにしてもよい。その場合には白レベル目標値もその平均値あるいは最小値に対応する適正な値にするのは勿論である。

さらに、これらの第２乃至第７の実施形態においても、第１の実施形態の場合と同様に、かく可変ゲインアンプに代えて、Ａ／Ｄ変換回路によって変換されたデジタル画像データを可変の乗算係数で乗算して増幅するデジタル増幅器を設け、各自動ゲイン調整回路が、その各デジタル増幅器が出力するデジタル画像データの１ライン分の信号レベルを検出し、その値が基準レベルの目標値に近づくように、各デジタル増幅器の乗算係数を制御する回路であってもよい。

〔画像読取装置の実施形態：図１５〕
次に、この発明による画像読取装置の一実施形態を図１５によって説明する。
この図１５に示す画像読取装置６０において、原稿２の画像情報をＣＣＤ６で電気信号に変換する部分は、図１に示した走査光学系を使用する。但しＣＣＤ６に変えて図７に示したＣＣＤ２６を用いてもよい。そのＣＣＤから出力される画像読取信号を処理する画像読取信号処理ＩＣは、便宜上図２に示した第１の実施形態における画像読取信号処理ＩＣ１０の符号を付しているが、他の実施形態の画像読取信号処理ＩＣ２０，３０，４０のいずれを用いてよいし、そのＡＧＣ回路もそれらに応じたものを使用すればよい。

画像信号系としてはさらにシェーディング補正回路６１とデジタル処理部６２が設けられている。シェーディング補正回路６１は、画像読取信号処理ＩＣ１０から出力されるデジタル画像データに対して、図１に示した光源７の光量分布とＣＣＤ６の各画素感度のバラツキを補正するために、基準白板８を読み取ったデータをシェーディング補正用データとしてメモリに記憶し、実際の原稿２を読み取るときに、その補正用データメモリから読み出して、シェーディング補正を行う。

デジタル処理部６２では、変倍処理、γ変換、色変換等の画像処理を行って、その画像データをスキャナ出力として図示しないパーソナルコンピュータやプリンタなどへ送出する。
さらに、ＣＰＵを中心とするスキャナ制御部６３と、図１に示した第１の走行体３及び第２の走行体４や冷却ファンなどを駆動するメカ駆動部６４と、蛍光灯やランプなどの光源を点灯するランプ点灯回路６５と、走行体のホームポジションや光源の温度など検知するセンサ部６６なども設けられている。スキャナ制御部６３は、上述した画像信号系とこれらの各部の動作及びそのタイミングを制御する。

この画像読取装置６０の構成および機能は、画像読取信号処理ＩＣ１０を除いては従来の画像読取装置と同様であるから、その詳細な説明は省略する。
この画像読取装置６０は、前述したこの発明による画像読取信号処理ＩＣ１０を使用することによって、高速な自動ゲイン調整が可能になることと、スキャナ制御部６３のＣＰＵがシステムの立ち上げ動作を行っているのと平行してＡＧＣ動作を行えるため、立ち上げ時間の大幅な短縮が可能になる。
さらに、ＡＧＣ動作時に、画像読取信号処理ＩＣ１０と他の基板とを接続するハーネスを介しての画像データのやりとりが不要なため、信頼性が向上する。

〔画像形成装置の実施形態：図１６〕
次に、この発明による画像形成装置の一実施形態を図１６によって説明する。
図１６はその画像形成装置の概略構成を示すブロック図である。この画像形成装置７０は、この装置全体を制御するＣＰＵ７１と、そのＣＰＵ７１の動作プログラムを格納したＲＯＭ７２と、この装置の動作に関する各種のデータを格納するとともにＣＰＵ７１のワーキングメモリともなるＲＡＭ７３と、それらを接続するバス７９とを有し、これらによってマイクロコンピュータを構成している。

さらに、操作表示部７４、画像読取部７５、画像形成部７６、ページメモリ７７、および給紙部７８等を備えており、これらもバス７９を介してＣＰＵ７１と接続されるとともに相互に接続されている。
操作表示部７４は、この装置の動作状態等の情報を表示するＬＣＤ等のディスプレイと、オペレータが各種の入力操作を行うキーボード（タッチパネルも含む）等の入力装置を備えている。

画像読取部７５は、前述したこの発明による画像読取装置６０に相当し、前述した各実施形態のいずれかの画像読取信号処理ＩＣを備えており、原稿の画像を光学的に読み取ってデジタル画像データを出力し、それをＣＰＵ７１の制御によってページメモリ７７にページ単位で蓄積する。
画像形成部７６は、そのページメモリ７７に蓄積した画像データを記録紙に印刷するレーザプリンタやインクジェットプリンタ等のプロッタである。給紙部７８は、その画像形成部７６へ記録紙を給送するため装置であり、給紙トレイ、給紙ローラ、および搬送機構などからなる。

この画像形成装置７０は、その画像読取部７５に前述したこの発明による画像読取信号処理ＩＣを使用しているので、高速な自動ゲイン調整が可能であり、且つスキャナ制御部６３のＣＰＵ及び／又はＣＰＵ７１がシステムの立ち上げ動作を行っている間に、並行してＡＧＣ動作を行えるため、電源投入後使用可能な状態になるまで等の立ち上げ時間を大幅に短縮することが可能になる。また、自動ゲイン調整の信頼性も向上し、常に高画質の画像を形成することができる。
この画像形成装置７０は、デジタル複写機、ファクシミリ装置、あるいはそれらの機能とプリンタ等の機能を複合化した複合機などのいずれでもよい。

以上説明してきたように、この発明による画像読取信号処理ＩＣは、主として原稿のカラー画像情報を読み取るイメージスキャナ等のカラー画像読取装置、さらにその画像読取装置を画像読取部として備えたデジタル複写機、ファクシミリ装置、あるいはこれらとプリンタ等の機能を複合化した複合機等のカラー画像形成装置に利用できる。それによって、これらの装置の立ち上げ時間を大幅に短縮し、信頼性も高めることができる。
しかしこの発明は、カラー画像情報を読み取って処理するものに限らず、モノクロの画像情報を読み取って処理するモノクロ用画像読取装置や画像形成装置にも利用できる。

この発明の実施形態に係る画像読取装置の走査光学系部の一例を示す構成図である。 この発明による画像読取信号処理ＩＣの第１の実施形態を示すブロック図である。 図２におけるＡＧＣ回路１７の内部構成を示すブロック図である。 ＡＧＣ回路１７による自動ゲイン調整の処理を示すフローチャートである。 この発明の第１の実施形態と図１７に示した従来例とのＡＧＣ動作時間を比較説明するためのタイミングチャートである。

この発明による画像読取信号処理ＩＣの第２の実施形態を示すブロック図である。 この発明による画像読取信号処理ＩＣの第３の実施形態を示すブロック図である。 この発明による画像読取信号処理ＩＣの第４の実施形態を示すブロック図である。 図８におけるＡＧＣ回路２７の内部構成を示すブロック図である。 このＡＧＣ回路によるライン同期信号XLSYNCとゲート信号ＬＧＴと画像データとのタイミング関係を示すタイミングチャートである。

この発明の第５の実施形態におけるＡＧＣ回路の内部構成を示すブロック図である。 図１１に示したＡＧＣ回路による４つの異なる条件でのＡＧＣ実行期間のタイミング関係を示すタイミングチャートである。 この発明の第６の実施形態におけるＡＧＣ回路の内部構成を示すブロック図である。 この発明の第７の実施形態におけるＡＧＣ回路の内部構成を示すブロック図である。 この発明による画像読取装置の一実施形態を示すブロック図である。 この発明による画像形成装置の一実施形態を示すブロック図である。 従来の画像読取信号処理ＩＣの一例を示すブロック図である。

符号の説明

１：コンタクトガラス ２：原稿 ３：第１の走行体
３ａ：第１の走行体の第1ミラー ４：第２の走行体
４ａ：第２の走行体の第１ミラー ４ｂ：第２の走行体の第２ミラー
５：結像レンズ ６，２６：ＣＣＤ（カラーリニア・イメージセンサ）
７：光源 ８：基準白板 １０，２０，３０，４０：画像読取信号処理ＩＣ

１１Ｒ，１１Ｇ，１１Ｂ，１１ＲＥ，１１ＲＯ，１１ＧＥ，１１ＧＯ，１１ＢＥ，１１ＢＯ：入力端子
１２Ｒ，１２Ｇ，１２Ｂ，１２ＲＥ，１２ＲＯ，１２ＧＥ，１２ＧＯ，１２ＢＥ，１２ＢＯ：クランプ（ＣＬＭＰ）回路
１３Ｒ，１３Ｇ，１３Ｂ，１３ＲＥ，１３ＲＯ，１３ＧＥ，１３ＧＯ，１３ＢＥ，１３ＢＯ：サンプルホールド（ＳＨ）回路
１４Ｒ，１４Ｇ，１４Ｂ，１４ＲＥ，１４ＲＯ，１４ＧＥ，１４ＧＯ，１４ＢＥ，１４ＢＯ：可変ゲインアンプ（ＶＧＡ）
１５Ｒ，１５Ｇ，１５Ｂ，１５ＲＥ，１５ＲＯ，１５ＧＥ，１５ＧＯ，１５ＢＥ，１５ＢＯ：アナログ・デジタル変換回路（ＡＤＣ）
１６Ｒ，１６Ｇ，１６Ｂ，：出力端子 １７，２７，３７，４７，５７：ＡＧＣ回路
１８，２８：タイミングジェネレータ兼入出力回路（ＴＧ＆Ｉ／Ｆ）

６０：画像読取装置 ７０：画像形成装置 ７５：画像読取部 ７６：画像形成部
１７１：平均化回路 １７２：ピーク検出回路
１７３：メモリ（白レベル目標値を記憶） １７４：ゲイン演算回路
１７５：比較演算回路 １７６：ゲインレジスタ
１７７：反転入力のＡＮＤ回路 １７８，１７９：反転入力のＮＡＮＤ回路
１８０：反転入力のＯＲ回路 １８１：正常／異常フラグレジスタ
１８２：ＡＧＣ最終結果レジスタ

Claims (11)

1. 原稿のカラー画像情報を光学的に読み取って３色に対応する電気信号に変換したアナログ画像信号を入力でき、そのアナログ画像信号の指定範囲をサンプルホールドするサンプルホールド回路と、そのサンプルホールド後の信号を増幅する可変ゲインアンプと、その増幅したアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換回路とを有する信号系統を、前記３色に対応する各アナログ画像信号毎に独立して備えた画像読取信号処理ＩＣであって、
   基準画像を読み取って電気信号に変換したアナログ画像信号が入力されたときに、少なくとも一つの前記信号系統における前記Ａ／Ｄ変換回路が出力するデジタル画像データの１ライン分の信号レベルを検出し、その値が基準レベルの目標値に近づくように、前記個別に設けた各信号系統における前記可変ゲインアンプのゲインをそれぞれ制御する処理を、前記１ライン分の信号レベルの検出値が前記基準レベルの目標値になるまでライン同期信号に同期して繰り返す自動ゲイン調整回路を内蔵し、
   該自動ゲイン調整回路が、前記個別に設けた各信号系統に対して共通に１個設けられ、前記基準画像を読み取って電気信号に変換したアナログ画像信号が入力されたときに、該自動ゲイン調整回路が、緑に対応する前記信号系統における前記Ａ／Ｄ変換回路が出力するデジタル画像データの１ライン分の信号レベルを検出し、その値が基準レベルの目標値に近づくように、前記個別に設けた各信号系統における前記可変ゲインアンプのゲインを共通に制御するようにしたことを特徴とする画像読取信号処理ＩＣ。
2. 原稿のカラー画像情報を光学的に読み取って３色に対応する電気信号に変換したアナログ画像信号を入力でき、そのアナログ画像信号の指定範囲をサンプルホールドするサンプルホールド回路と、そのサンプルホールド後の信号をデジタル画像データに変換するＡ／Ｄ変換回路と、そのデジタル画像データを可変の乗算係数で乗算して増幅するデジタル増幅器とを有する信号系統を、前記３色に対応する各アナログ画像信号毎に独立して備えた画像読取信号処理ＩＣであって、
   基準画像を読み取って電気信号に変換したアナログ画像信号が入力されたときに、少なくとも一つの前記信号系統における前記デジタル増幅器が出力するデジタル画像データの１ライン分の信号レベルを検出し、その値が基準レベルの目標値に近づくように、前記個別に設けた各信号系統における前記デジタル増幅器の乗算係数をそれぞれ制御する処理を、前記１ライン分の信号レベルの検出値が前記基準レベルの目標値になるまでライン同期信号に同期して繰り返す自動ゲイン調整回路を内蔵し、
   該自動ゲイン調整回路が、前記個別に設けた各信号系統に対して共通に１個設けられ、前記基準画像を読み取って電気信号に変換したアナログ画像信号が入力されたときに、該自動ゲイン調整回路が、緑に対応する前記信号系統における前記デジタル増幅器が出力するデジタル画像データの１ライン分の信号レベルを検出し、その値が基準レベルの目標値に近づくように、前記個別に設けた各信号系統における前記デジタル増幅器の乗算係数を共通に制御するようにしたことを特徴とする画像読取信号処理ＩＣ。
3. 前記可変ゲインアンプのゲインを前記自動ゲイン調整回路又は外部端子から設定可能であることを特徴とする請求項１に記載の画像読取信号処理ＩＣ。
4. 前記デジタル増幅器の乗算係数を前記自動ゲイン調整回路又は外部端子から設定可能であることを特徴とする請求項２に記載の画像読取信号処理ＩＣ。
5. 前記自動ゲイン調整回路が前記デジタル画像データの１ライン中の信号レベルを検出する範囲は、ライン同期信号と該ライン同期信号からの開始位置と終了位置を示すレジスタ、または範囲を示すゲート信号により決定されることを特徴とする請求項１から４のいずれか一項に記載の画像読取信号処理ＩＣ。
6. 前記自動ゲイン調整回路が自動ゲイン調整動作を開始するタイミングは、ゲート信号又はＡＧＣ制御レジスタの状態により決定され、自動ゲイン調整動作を終了するタイミングは、前記ゲート信号又は前記ＡＧＣ制御レジスタの状態又はＡＧＣ実行ライン数指定レジスタにより指定したライン数によって決定されることを特徴とする請求項１から４のいずれか一項に記載の画像読取信号処理ＩＣ。
7. 前記自動ゲイン調整回路に、自動ゲイン調整動作の正常終了／異常終了の結果を格納するレジスタを設けたことを特徴とする請求項１から４のいずれか一項に記載の画像読取信号処理ＩＣ。
8. 前記自動ゲイン調整回路に、自動ゲイン調整の最終結果のデータを格納するレジスタを設けたことを特徴とする請求項１から４のいずれか一項に記載の画像読取信号処理ＩＣ。
9. 前記自動ゲイン調整回路における自動ゲイン調整の目標値を任意の指定値とすることができることを特徴とする請求項１から８のいずれか一項に記載の画像読取信号処理ＩＣ。
10. 請求項１から９のいずれか一項に記載の画像読取信号処理ＩＣと、原稿の画像情報を光学的に読み取ってアナログ画像信号に変換し、そのアナログ画像信号を前記画像読取信号処理ＩＣに入力させるリニアイメージセンサとを備えたことを特徴とする画像読取装置。
11. 請求項１０に記載の画像読取装置による画像読取部と、該画像読取部が出力するデジタル画像データを記録紙に印刷する画像形成部とを備えたことを特徴とする画像形成装置。

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