KR100201400B1

KR100201400B1 - 클럭 동기회로

Info

Publication number: KR100201400B1
Application number: KR1019960043660A
Authority: KR
Inventors: 박성수
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1996-10-02
Filing date: 1996-10-02
Publication date: 1999-06-15
Also published as: KR19980025520A

Abstract

본 발명은 클럭 동기회로에 관한 것으로, 제1클럭과 저2클럭을 사용하는 시스템에 있어서, 성능향상을 위해 제1클럭 및 제2클럭을 스위칭하여 사용하는데, 이때 스위칭 직후 클러치 발생을 막기 위해 종래에는 스위칭직 후, 느린 클럭주파수의 신호로 몇 싸이클동안 선택된 클럭을 사용하지 않도록 하였기 때문에 다수개의 클럭이 손실되는 문제점이 있었다. 본 발명은 이러한 종래의 문제점을 해결하기 위해 선택신호(CS)에 따라 인에이블되어 일정한 '로우'신호 또는 궤환된 최종출력신호인 글로 발신호(Gclk)를 출력하는 제1, 제2신호선택수단과; 상기 제1신호선택수단 및 외부로부터의 제1클럭신호(CK1)에 따라 일정한 '로우'신호 또는 '하이' 신호를 출력하는 제1신호발생수단과; 상기 제2신호선택수단 및 외부로부터의 제2클럭신호(CK1)에 따라 일정한 '로우' 또는 '하이' 신호를 출력하는 제2신호발생수단과; 상기 선택신호(CS)와 상기 제1신호발생수단의 출력신호에 따라 인에이블되어 상기 제1클럭신호(CK1) 또는 일정한 '로우' 신호를 출력하는 제1클럭선택수단과; 상기 선택신호(CS)와 상기 제2신호발생수단의 출력신호에 따라 인에이블되어 상기 제2클럭신호(CK1) 또는 일정한 '로우' 신호를 출력하는 제2클럭선택수단과; 상기 제1,제2클럭선택수단의 출격신호를 논리조합하여 최종 출력신호인 글로발신호(Gclk)를 출력하는 제3신호선택수단으로 구성한 클럭 동기회로를 창안한 것으로 제1, 제2래치와 제3, 제4래치의 출력신호가 반대로 되게 하고, 각 클럭의 하강에지에서 신호를 출력하도록 함으로써 두 개의 독립적인 클럭신호를 스위칭 하여 선택할시, 글리치가 발생되지 않고 또한 클럭손실을 줄이면서 스위칭 할 수 있는 효과가 있다.

Description

클럭 동기회로

제1도의 (a)(b)는 글리치정의 식을 설명하기 위한 클럭 파형도.

제2도는 본 발명의 일 실시예시도.

제3도는 제1도에 있어서, 선택신호가 반대쪽 클럭의 로우주기동안 변환할 때의 각 부 출력 파형도.

제4도는 제1도에 있어서, 선택신호가 반대쪽 클럭의 하이주기동안 변환할 때의 각 부 출력 파형도.

제5도는 제1도에 있어서, 느린클럭에서 빠른를럭으로 변환할 때의 각 부 출력 파형도.

* 도면의 주요부분에 대한 부호의 설명

100-400 : 제1-제4래치 AND1-AND4 : 앤드게이트

OR1 : 오아게이트

본 발명은 클럭 동기회로에 관한 것으로, 특히 비동기한 두 개의 클럭신호를 선택하여 사용하는 시스탬에 있어서, 클럭신호 선택시 클럭손실 및 글리치 없이 클럭을 선택하는데 적당 하도륵 한 클럭 동기회로에 관한 것이다.

칩내부에 제1클럭(CKI)을 발생하는 제1클럭발생부와 제2클럭(CK2)을 발생하는 제2클럭발생부가 있고, 제1클럭발생부의 최대 클럭주파수와 제2클럭발생부의 최대 클럭주파수가 서로 다를 때, 시스템의 성능향상을 위해 제1클럭(CK1)과 제2클럭(CK2)을 스위칭하여 교대로 사용하는 것이 일반적이다.

따라서 종래에는 간단한 멀티플렉서 등을 이용하여 제1클럭(CKI)과 제2클럭(CK2)을 스위칭하여 교대로 사용 하었다.

이때, 스위칭직 후, 글리치가 발생하는 수가 있는데, 글리치가 발생하여 칩의 동작을 예측할 수 없으므로 글리치를 제거하기 위해 스위칭직 후, 제1클럭(CK1)과 제2클럭(CK2)중 느린 클럭주파수의 신호로 몇 싸이클동안 선택된 클럭을 사용하지 않도록 하였다.

그러나 이러한 경우 다수개의 클럭이 손실되는 문제점이 있었다.

참고로 글리치에 대하여 정의하면 다음과 같다.

제1도의 (a) 및 (b)에 도시한 바와같이 제1클럭(CK1) 및 제2클럭(CK2)이 있고, 그 클럭의 주기를 T1,T2라 하고, 제1클럭(CK1)의 로우주기를 T1L, 하이주기를 T1H 라 하며, 제2클럭(CK2)의 로우주기를 T2L, 하이주기를 T2H 라 할 때, 최종 선택되어 출력되는 글로발클럭신호(Gclk)의 로우주기(Tgl)와 히이주기(Tgh)가 다음 관계를 만족 시키지 못하면 글리치라 한다.

Tgl ≥ min(T1L, T2L)

Tgh ≥ min(T1H, T2H)

본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 클럭손실을 줄이면서 글리치를 제거할 수 있는 클럭 동기회로를 제공하는데 있다.

상기 본 발명의 목적을 달성하기 위한 클럭 동기회로는 선택신호(CS)에 따라 인에이블되어 최종출럭신호인 글로발신호(Gclk) 또는 일정한 '로우'신호를 출력하는 제1,제2신호선택수단과; 상기 제1신호선택수단 및 제1클럭신호(CK1)에 따라 일정한 '로우' 또는 '하이'신호를 출력하는 제1신호발생수단과; 상기 제2신호선택수단 및 제2클럭신호(CK1)에 따라 일정한 '로우' 또는 '하이'신호를 출력하는 제2신호발생수단과; 상기 선택신호(CS)와 상기 제1신호발생수단의 출력신호에 따라 인에이불되어 제1클럭신호(CK1) 또는. 일정한 '로우'신호를 출력하는 제1클럭선택수단과; 상기선택신호(CS)와 상기 제2신호발생수단의 클럭신호에 따라 인에이볼되어 제2클럭신호(CK1) 또는 일정한 로우'신호를 출력하는 제2클럭선택수단과: 상기 제1,제2클럭선택수단의 출력신호를 논리조합하여 최종 출력신호인 글로발신호(Gclk)를 출력하는 제3신호선택수단으로 구성한다.

이하, 본 발명의 작용 및 효과에 관하여 일 실시예를 들어 설명하면 다음과 같다.

제2도는 본 발명의 일 실시예시도로서, 이때 도시한 바와같이 선택신호(CS)와 궤환된 글로발신호(Gclk)를 앤드조합하여 출력하는 앤드게이트(AND1)와: 반전된 선택신호(CS)와 궤환된 글로발신호(Gclk)를 앤드조합하며 출력하는 앤드게이트(AND2)와: 상기 앤드게이트(AND1)의 출력신호를 리셋트단자(RST)에 입력받고, 입력단자에는 일정한 '하이'신호를 입력받으며, 외부로부터의 제1클럭신호(CK1)는 클럭단자에 입력받는 제1래치(100)와: 상기앤드게이트(AND1)의 출력신호를 리셋트단자(RST)에 입력받고, 입력단자에는 다른 상기 제1래치(100)의 출력신호를 입럭받으며, 외부로부터의 제1클럭신호(CK1)는 클럭단자에 입력받는 제2래치(200)와: 반전된 선택신호(CS)와 상기 제2래치의 출력신호(Async) 그리고 상기 제1클럭신호(CK1)를 앤드조합하여 출력하는 앤드게이트(AND3)와: 상기 앤드게이트(AND2)의 출력신호를 리셋트단자(RST)에 입력받고, 입력단자에는 일정한 '하이'신호를 입력받으며, 외부로부터의 제2클럭신호(CK2)는 클럭단자에 입럭받는 제3리치(307)와: 상기 앤드게이트(AND2)의 출력신호를 리샛트단자(RST)에 입력받고, 입력단자에는 상기 제3래치(300)의 출력신호를 입럭받으며, 외부로부터의 제2클럭신호(CK2)는 클럭단자에 입럭받는 제4래치(400)와: 선택신호(CS)와 상기 제4래치(200)의 출력신호(Bsync) 그리고 상기 제2클럭신호(CK2)를 앤드 조합하여 출력하는 앤드게이트(AND4)와: 상기 앤드개이트(AND3)와 상기 앤드게이트(AND4)의 출력신호를 오아조합하여 최종출력신호인 글로발신호(Gclk)를 출력하는 오아개이트(OR1)로 구성한다.

이와같이 구성한 본 발명의 일 실시예의 동작을 첨부한 재3도내지 제5도를 참조하여 살펴보면 다음과 같다.

먼저, 제1클럭신호(CK1) 및 제2클럭신호(CK2)를 발생하는 발생부가 있고(미도시), 그 두 클럭신호가 외부로 부터 입력된다고 가정한다.

이때, 선택신호(CS)가 '하이'이면 제2클럭신호(CK1)가 선택되고, 선택신호(CS)가 '로우'이면 제1클럭신호(CK1)가 선택된다.

그리고 상기 선택신호는 최종 출력신호인 현재의 글로발클럭신호(Gclk)가 '로우'일 동안 트랜지션(Transition) 한다고 한다.

이와같은 상태에서 우선 선택신호(CS)가 '하이'이고, 제2클럭신호 (CK2)가 선택되어 출력되고 있는 상태에서 선택신호(CS)가 '로우'로 변환되어 제1클럭신호(CK1)를 선택하는 과정을 설명한다.

제3도(a)(b)에 도시한 바와같은 제1클럭신호(CK1),제2클럭신호 (CK2)가 외부로부터 입력되는 가운데, 제3도의 (c)에 도시한 바와같이 선택신호(CS)가 '하이'이면 제3도의 (h)에 도시한 바와같이 최종 출력신 호인 글로발출력신호(Gclk)로는 제2클럭신호(CK2)가 선택되어 출력된다.

선택신호(CS)가 '하이'이므로 앤드게이트(AND1)는 글로발클럭신호(Gclk) 를 그대로 출력하는데, 이를 리셋트단자(RST)에 입력받는 제1,제2래치 (100,200)는 모두 리셋트되어 제2래치(200)의 출력신호(Async)는 항상 '로우'이다.

이에따라 앤드게이트(AND3)의 출력신호도 항상 '로우'가 된다. 그러나 앤드게이트(AND2)는 상기 선택신호(CS)의 반전신호('로우')를 입력받기 때문에 출력신호는 항상 '로우'가 되어 제3,제4래치(300,400)는 셋트된다.

이에따라 제3래치(400)는 제2클럭신호(CK2)의 상승에지마다 '하이'신호 를 출력하고, 제4래치(400)는 제2클럭신호(CK2)의 하강에지마다 '하이'신호 를 출력한다.

이와같이 선택신호(CS)도 '하이'이고, 제4래치(400)의 출력신호(Bsync) 도 '하이'이므로 앤드게이트(AND4)는 제2클럭신호(CK2)를 그대로 출력한다.

이때, 상기 앤드게이트(AND3)의 출력신호는 항상 '로우'이므로 오아게 이트(OR1)는 상기 앤드게이트(AND4)의 출력신호인 제2클럭신호(CK2)를 최종 출력신호인 글로발출력신호(Gclk)로 출력한다.

이와같은 상태에서 제3도(c)에 도시한 바와같이 글로발출력신호 (Gclk)의 '로우'주기동안 선택신호(CS)가 '로우'로 변환하고, 그 때의 제 1클럭신호(CK1)의 주기가 '로우'이면, 제3도(d)에 도시한 바와같이 재1클럭신호(CK1)의 '로우'주기 다음 클럭의 하강에지에서 제2래치(200)가 동작하여 '하이'신호를 출력한다.

이때, 상기 선택신호(CS)('로우')는 반전되어('하이') 앤드게이트(AND3) 에 입력되기 때문에 상기 제2래치의 출력신호(Async)가 '하이'가 되면 앤드게이트(AND3)는 제3도(f)에 도시한 바와같이 상기 제1클럭신호 (CK1)를 그대로 출력한다.

한편, 상기 선택신호(CS)가 '로우'로 변환되먼 이를 입력받는 앤드게이트(AND4)는 제3도의 (g)에 도시한 바와같이 항상 '로우'신호를 출력하게 되어, 결국 오아게이트(OR1)는 상기 앤드게이트(AND3)의 출력신호인 제1클럭신호(CK1)를 최종 출력신호인 글로발클럭신호(Gclk)로 출력한다.

이때, 제4래치(400)는 제3도의 (e)에 도시한 바와같이 클로발클럭신호(Gclk)가 상승에지가 될 때, 리셋트되는데, 제2클럭신호(CK2)가 하강에지이고, 글로발클럭신호(Gclk)도 하강에지인 경우에는 셋트되고, 글로발클럭신호(Gclk)가 상승에지가 되면 리셋트된다.

다른 예로서, 제4도(h) 및 (c)에 도시한 바와같이 글로발클럭신호(GClk)의 '로우'주기동안 선택신호(CS)가 '로우'로 변환하고, 그 때의 제1클럭신호(CK1)의 주기가 '하이'이면, 제4도(d)에 도시한 바와같이 그 제1클럭신호(CK1)의 '하이'주기가 끝나고 하강에지가 될 때, 제2래치 (200)가 동작하여 '하이'신호를 출력한다.

이때, 상기 선택신호(CS)(로우)는 반전되어 앤드게이트(AND3)에 입력되 기 때문에 상기 제2래치(200)의 출럭신호(Async)가 '하이'가 되먼 앤드게이트(AND3)는 제4도(g)에 도시한 바와같이 상기 제1클럭신호(CK1)를 그대로 출력한다.

한편, 상기 선택신호(CS)가 '로우'로 변환되면 이를 입력받는 앤드게이트(AND4)는 제4도(f)에 도시한 바와같이 항상 '로우'신호를 출력하게 되어, 결국 오아게이트(OR1)는 상기 앤드게이트(AND3)의 출력신호인 제1클럭신호(CK1)를 최종 출력신호인 글로발클럭신호(Gclk)로 출력한다.

이때, 제4래치(400)는 셋트상태로 있다가 제2클럭신호(CK2)가 하강에지이고, 글로발클럭신호(Gclk)가 상승에지가 되먼 리셋트되어 제4도(e)에 도시한 바와같은 신호를 출력한다.

또 다른 예로서, 아주 느린 클럭에서 빠른 클럭으로 변환하는 경우를 제5도를 참조하여 설명하면 다음과 같다.

예를들어 제5도(c)에 도시한 바와같이 선택신호(CS)가 '하이'이고, 제5도(a)에 도시한 바와같이 제1클럭신호(CK1)는 하강에지일 때, 제5도(h)에 도시한 바와같이 글로발클럭신호(Gclk)가 '로우'이면 제2래치(200)의 출력신호(Async)는 제5도의 (d)에 도시한 바와같이 셋트되었다가 글로발클럭신호(Gclk)의 상승에지에서 리셋트된다. 그러나 선택신호(CS)가 '로우'이면 제2래치(200)의 출력신호(Async)는 '하이'를 유지한다.

반대로 제4래치(400)의 출력에 대하여 살펴보면, 선택신호(CS)가 '로우'이고 제5도(b)에 도시한 바와같이 제2클럭신호(CK2)가 하강에지일 때, 글로발클럭신호(Gclk)가 '로우'이먼 제4래치(400)의 출력신호(Bsync)는 셋트되었다가 글로발클럭신호(Gclk)의 상승에지에서 리셋트된다.

그러나 선택신호(CS)가 '하이'이면 제4래치(400)의 출력신호(Bsync)는 제5도(e)에 도시한 바와같이 '하이'를 유지한다. 이상에서 상세히 설명한 바와같이 제1,제2래치와 제3,제4래치의 출력 신호가 반대로 되게 하고, 각 클럭의 하강에지에서 신호를 출력하도록 함으로써 두 개의 독립적인 클럭신호를 스위칭 하여 선택할 시, 글리치가 발생되지 않고 또한 클럭손실을 줄이면서 스위칭 할 수 있는 효과 가 있다.

Claims

선택신호(CS)에 따라 인에이블되어 일정한 '로우'신호 또는 궤환된 최종출력신호인 글로발신호(Gclk)를 출력하는 제1,제2신호선택수단과; 상기 제1신호선택수단 및 외부로부터의 제1클럭신호(CK1)에 따라 일정한 '로우' 또는 '하이'신호를 출력하는 제1신호발생수단과; 상기 제2신호선택수단 및 외부로부터의 제2클럭신호(CK1)에 따라 일정한 '로우' 또는 '하이'신호를 출력하는 제2신호발생수단과; 상기 선택신호(CS)와 상기 제1신호발생수단의 출력신호에 따라 인에이블되어 상기 제1클럭신호(CK1) 또는 일정한 로우 '신호를 출력하는 제1클럭선택수단과; 상기 선택신호(CS)와 상기 제2신호 발생수단의 출력신호에 따라 인에이블되어 상기 제2클럭신호(CK1) 또는 일정한 로우'신호를 출력하는 제2클럭선택수단과: 상기 제1,제2클럭선택수단의 출력신호를 논리조합하여 최종 출력신호인 글로발신호(Gclk)를 출력 하는 제3신호선택수단으로 구성한 것을 특징으로 하는 출력 동기회로.
제1항에 있어서, 제1신호선택부 또는 제2신호선택부는 앤드게이트로 구성한 것을 특징으로 하는 클럭 동기회로.
제1항에 있어서, 제1신호발생수단은 일정한 '하이'레밸신호를 입력단자에 입력받고, 상기 제1신호선택수단의 출력신호는 리셋트단자에 입력받으며, 상기 제1클럭신호는 클럭단자에 입력받는 제1래치와; 상기 제1래치의 출력신호를 입력단자에 입력받고, 상기 제1신호선택수단의 출력신호는 리셋트단자에 입력받으며, 상기 제1클럭신호는 클럭단자에 입력받는 제2래치로 구성한 것을 특징으로 하는 출력 동기회로.
제1항에 있어서, 제2신호발생수단은 일정한 '하이'레벨신호를 입력단자에 입력받고, 상기 제2신호선택수단의 출력신호는 리셋트단자에 입력받으며, 제2클럭신호는 클럭단자에 입력받는 제3래치와; 상기 제3래치의 출력 신호를 입력단자에 입력받고, 상기 제2신호선택수단의 출력신호는 리셋트 단자에 입력받으며, 제2클럭신호는 클럭단자에 입력받는 제4래치로 구성한 것을 특징으로 하는 클럭 동기회로.
제1항에 있어서, 제1클럭선택수단 또는 제2클럭선택수단은 앤드게이트로 구성한 것을 특징으로 하는 클럭 동기회로.
제1항에 있어서, 제3신호선택수단은 오아게이트로 구성한 것을 특징으로 하는 클럭 동기회로.