JP4391074B2 - 同期化装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、レーザプリンタ，複写機等の画像形成装置を含む電子装置に用いられる同期化装置に関し、特に非同期に発生する基準トリガ信号を基準とするインタフェース方式を採用し、その基準トリガ信号に同期精度良く同期させてデータ出力を開始するようにした同期化装置に関する。
【０００２】
【従来の技術】
例えば、レーザプリンタ，複写機等の画像形成装置においては、基準トリガ信号である同期基準信号ＢＤ（半導体レーザから射出されたレーザビームを偏向して感光体上を走査するためのポリゴンミラーがある特定の位置に来たことを示す信号）に同期したビデオデータ（画像データ）を生成する必要がある。この場合の同期精度は、印字品質（画像品質）に影響し、ある特定の値以上にする必要がある。このため、ビデオ画素周波数の１／８精度で同期合わせを行うために、ビデオ画素周波数の８倍の周波数のサンプリングクロックを用いて同期基準信号ＢＤをサンプリングし、この同期化された同期基準信号ＢＤをトリガとして、ビデオデータの同期化を行うというようなことが行われている。
【０００３】
ところが、画素周波数の高速化により、サンプリングクロックが極めて高い周波数となってしまい、問題となっている。
そこで、これに対応する手段として、例えば特許文献１に見られるような画像信号同期回路が提案されている。
これは、ビデオデータに対して、遅延素子を使用して複数種類の遅延量を持つ遅延ビデオデータを生成するとともに、水平同期信号に対しても、遅延素子を使用して複数種類の遅延量を持つ遅延水平同期信号を生成し、この複数の遅延水平同期信号を使用して水平同期信号と基本クロック信号との位相差を検知し、その位相差に見合った遅延ビデオデータを選択するようにして、高速のクロックを使用したものと同等の効果を得るというものである。
【０００４】
【特許文献１】
特開平１１−２４５４４７号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、このような従来例では、遅延素子を使用して基本クロックに対して位相差を持ったクロックを生成するため、温度，電源電圧，プロセスばらつき等の影響を受けやすく、精度が悪化してしまうという問題がある。
この発明は上記の点に鑑みてなされたものであり、サンプリング周波数の倍周波数相当の同期精度を、アナログ的遅延要素を使用することなく実現できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】
この発明は、基準トリガ信号に同期させ、データ出力を開始させる動作を所定のクロックを用いて行う同期化装置において、上記の目的を達成するため、次のようにしたことを特徴とする。
請求項１の発明による同期化装置は、グレイコードでカウントするカウント動作を行い、そのカウント値を示す信号を出力するグレイコードカウント手段と、該グレイコードカウント手段の出力信号を上記クロックの半クロック分遅延させて出力するグレイコードカウント値遅延手段と、上記グレイコードカウント手段および上記グレイコードカウント値遅延手段の各出力信号を上記基準トリガ信号によってラッチして出力するグレイコード・ラッチ手段と、外部からのデータを上記クロックの半クロック分遅延させるデータ遅延手段と、上記グレイコード・ラッチ手段の各出力信号の組み合わせに基づいて、上記データ遅延手段によって上記クロックの半クロック分遅延された上記データあるいは遅延されていない上記データを選択して出力するデータ選択手段とを設けたものである。
【０００７】
請求項２の発明による同期化装置は、請求項１の同期化装置において、上記グレイコードカウント手段のカウント動作を停止させるカウント停止手段を設けたものである。
請求項３の発明による同期化装置は、請求項１の同期化装置において、上記グレイコードカウント手段のカウント動作又は停止をビデオＤＭＡの制御信号に連動して行わせるカウント制御手段を設けたものである。
【０００８】
【発明の実施の形態】
以下、この発明の実施形態を図面に基づいて具体的に説明する。
図１は、この発明の一実施形態であるレーザプリンタコントローラに使用する同期化装置を含む主要部の構成例を示すブロック図である。
この実施形態の主要部は、低速クロックＣＬＫで動作するビデオＤＭＡコントローラ（ＶＤＭＡＣ）１０１と、低速クロックＣＬＫを４逓倍（これに限らない）して高速クロックＳＣＬＫを出力する逓倍用ＰＬＬ（Phase Locked Loop）１０２と、その高速クロックＳＣＬＫで動作する同期化装置１０３とによって構成される。但し、ビデオＤＭＡコントローラ１０１も、同期化装置１０３の高速動作クロック動作部分とインタフェースするため、インタフェース部分は高速クロックＳＣＬＫで動作する。
【０００９】
ビデオＤＭＡコントローラ１０１は、ビデオＤＭＡの起動をかけるためのＶＥＮレジスタ１０１ａを備えており、このＶＥＮレジスタ１０１ａに「１」を設定することにより、図示しない画像メモリ内の画像データ（ビデオデータ）をＣＰＵを介さずにプロッタ部（画像形成手段）へ直接転送するビデオＤＭＡをスタートさせる。ＶＥＮレジスタ１０１ａの設定値は、ビデオＤＭＡ完了時に自動的に「０」に戻る。このＶＥＮレジスタ１０１ａの設定値は、同期化装置１０３にも供給される。同期化装置１０３の内部回路は、ＶＥＮレジスタ１０１ａの設定値が「１」の時にのみ動作する。
よって、ビデオＤＭＡコントローラ１０１は、カウント停止手段あるいはカウント制御手段としての機能も果たすことができ、後述するグレイコードカウント部１０４のカウント動作を停止させたり、ビデオＤＭＡの制御信号ＶＥＮに連動してグレイコードカウント部１０４のカウント動作又は停止を行わせることができる。なお、このビデオＤＭＡコントローラ１０１を同期化装置１０３に内蔵することもできる。
【００１０】
この同期化装置１０３は、グレイコードカウント部１０４，グレイコードカウント値遅延部１０５，グレイコード・ラッチ部１０６，基準トリガ発生検出部１０７，デコーダ１０８，データ選択部１０９，データ遅延部１１０，および比較部１１１によって構成されている。
グレイコードカウント部１０４は、グレイコードカウント手段であり、グレイコードでカウントし、そのカウント値を示す信号Ｎ＿ＣＵＮＴ［１：０］を出力する。
グレイコードカウント値遅延部１０５は、グレイコードカウント値遅延手段であり、グレイコードカウント部１０４からの信号Ｎ＿ＣＵＮＴ［１：０］を半クロック分遅延させ、信号Ｉ＿ＣＵＮＴ［１：０］として出力する。これは、高速クロックＳＣＬＫの逆相で信号Ｎ＿ＣＵＮＴを取得することで実現している。
【００１１】
グレイコード・ラッチ部１０６は、グレイコード・ラッチ手段であり、同期基準信号ＢＤ＿Ｎの立下りエッジで信号Ｎ＿ＣＵＮＴ［１：０］，Ｉ＿ＣＵＮＴ［１：０］を取り込んでラッチし、信号Ｎ＿ＬＡＴＣＨ［１：０］，Ｉ＿ＬＡＴＣＨ［１：０］として出力する。
基準トリガ発生検出部１０７は、基準トリガ発生検出手段であり、基準トリガ信号である同期基準信号（図示しないプロッタ部における半導体レーザから射出されたレーザビームを偏向して感光体上を走査するためのポリゴンミラーがある特定の位置に来たことを示す信号）ＢＤ＿Ｎの立下りエッジを検出し、出力信号ＢＤ＿ＤＥＴをアサートする。
デコーダ１０８は、グレイコード・ラッチ部１０６の出力信号Ｎ＿ＬＡＴＣＨ（Ｎ＿ＣＵＮＴ）［１：０］，Ｉ＿ＬＡＴＣＨ（Ｉ＿ＣＵＮＴ）［１：０］の組み合わせ、および信号ＢＤ＿ＤＥＴにより、信号ＤＳＥＬを決定出力する。
【００１２】
データ選択部１０９は、データ選択手段であり、デコーダ１０８からの信号ＤＳＥＬに基づいてビデオＤＭＡコントローラ１０１からの直接の画像データＮ＿ＶＤあるいはデータ遅延部１１０で半クロック分遅延させた画像データＩＶＤを選択し、ビデオデータＶＤとして出力する。なお、このデータ選択部１０９が、基準トリガ発生検出部１０７およびデコーダ１０８としての機能を備えるようにしてもよい。
データ遅延部１１０は、データ遅延手段であり、逆相クロックで取り直すことで半クロック分遅延した画像データＩＶＤの出力を実現している。
比較部１１１は、比較手段であり、グレイコードカウント部１０４からの信号Ｎ＿ＣＵＮＴ［１：０］とグレイコード・ラッチ部１０６からの信号Ｎ＿ＬＡＴＣＨ［１：０］との比較を行い、これらの値が一致し、信号ＢＤ＿ＤＥＴがアサートされている場合に、出力信号ＣＯＤＥ＿ＤＥＴをアサートする。
【００１３】
次に、この同期化装置１０３の動作を図２を参照して説明する。
図２は、同期化装置１０３の動作例を示すタイミングチャートである。
図２において、ＳＣＬＫは４逓倍された高速クロックであり、同期化装置１０３はこの高速クロックＳＣＬＫで動作する。
ＶＥＮは、ビデオＤＭＡコントローラ１０１内のＶＥＮレジスタ１０１ａからの信号であり、「１」の場合、イネーブルである。
Ｎ＿ＣＵＮＴは、グレイコードカウント部１０４の出力信号である。グレイコードカウント部１０４は、ＶＥＮ＝「１」を検出した高速クロックＳＣＬＫの立上がりエッジから動作を開始する。
【００１４】
Ｉ＿ＣＵＮＴは、グレイコードカウント値遅延部１０５の出力信号であり、信号Ｎ＿ＣＵＮＴ［１：０］を半クロック分遅延させたものである。
ＢＤ＿Ｎは同期基準信号であり、この信号の立下りエッジに同期させる。
Ｎ＿ＬＡＴＣＨ［１：０］，Ｉ＿ＬＡＴＣＨ［１：０］は、いずれもグレイコード・ラッチ部１０６の出力信号である。グレイコード・ラッチ部１０６は、同期基準信号ＢＤ＿Ｎの立下りエッジで信号Ｎ＿ＣＵＮＴ［１：０］，Ｉ＿ＣＵＮＴ［１：０］を取り込んでラッチし、信号Ｎ＿ＬＡＴＣＨ［１：０］，Ｉ＿ＬＡＴＣＨ［１：０］として出力する。この例では、同期基準信号ＢＤ＿Ｎの立下りエッジが図２の“Ａ”の地点となる。この場合、Ｉ＿ＣＵＮＴ［０］の値が微妙であり、「０」「１」のどちらでもありえるが、ここではＮ＿ＬＡＴＣＨ［１：０］，Ｉ＿ＬＡＴＣＨ［１：０］とも２’ｂ１１としている。これにより、高速クロックＳＣＬＫの半クロック分の精度で、同期基準信号ＢＤ＿Ｎの立下りエッジの位置が計測できたことになる。
【００１５】
ＢＤ＿１Ｄ＿ＮとＢＤ＿２Ｄ＿Ｎは、同期基準信号ＢＤ＿Ｎを高速クロックＳＣＬＫで取り直したものである。本来は、非同期信号を同期化するため、メタステーブルの影響を低減するために、更に同期化すべきであるが、ここでは説明を簡単にするため、その部分について省略する。
基準トリガ発生検出部１０７は、ＢＤ＿１Ｄ＿Ｎ＝０かつＢＤ＿２Ｄ＿Ｎ＝１を条件に、信号ＢＤ＿ＤＥＴをアサートする。これにより、基準トリガ発生検出手段としての機能を果たす。
比較部１１１は、信号ＢＤ＿ＤＥＴのアサート中に、信号Ｎ＿ＣＵＮＴ［１：０］と信号Ｎ＿ＬＡＴＣＨ［１：０］とを比較し、両信号の値が一致したところで出力信号ＣＯＤＥ＿ＤＥＴをアサートする。
【００１６】
ＤＳＥＬは、データ選択部１０９を制御するための制御信号である。
デコーダ１０８は、信号ＢＤ＿ＤＥＴアサート時に、例えば図３に示す条件によって出力信号ＤＳＥＬの値を「０」にするか「１」にするかを決定し、その決定した値を示す信号ＤＳＥＬを出力する。この例では、同期基準信号ＢＤ＿Ｎの立下りエッジが高速クロックＳＣＬＫの“Ｈ”の期間に発生した場合に「０」を、“Ｌ”の期間に発生した場合に「１」を出力するように制御している。
Ｎ＿ＶＤは、ビデオＤＭＡコントローラ１０１から出力される遅延させていない画像データ、Ｉ＿ＶＤはデータ遅延部１１０にて遅延させた画像データである。ここでは、ＤＳＥＬ＝１となっているので、データ遅延部１１０にて遅延された側の画像データＮ＿ＶＤがデータ選択部１０９によって選択され、ビデオデータＶＤとして出力される。
【００１７】
この同期化装置１０３では、同期基準信号ＢＤ＿Ｎの立下りエッジから、ビデオデータＶＤの出力開始までの間隔が一定になるように制御し、その誤差を高速クロックＳＣＬＫの半クロック分に抑えることができている。
よって、高速クロックＳＣＬＫ（サンプリングクロック）のエッジ間で論理を構成する必要がなく、高速クロックＳＣＬＫの２倍相当の同期精度で画像データの同期化を行えることになる。
すなわち、サンプリング周波数の倍周波数相当の同期精度を、アナログ的遅延要素を使用することなく、しかもサンプリングクロックの立上がりエッジで確定した結果を使用して次の立下りエッジまでに論理を確定させるというような、サンプリングクロックのエッジ間で論理を構成する必要がなく、容易に実現することができる。
【００１８】
また、ビデオＤＭＡコントローラ１０１に、同期化装置１０３のグレイコードカウント部１０４のカウント動作を停止させる機能を備えることにより、高速動作部分であるグレイコードカウント部１０４を停止させることができるため、消費電力を低減することができる。
あるいは、ビデオＤＭＡコントローラ１０１に、ビデオＤＭＡの制御信号ＶＥＮに連動して同期化装置１０３のグレイコードカウント部１０４のカウント動作又は停止を行わせる機能を備えることにより、レーザプリンタコントローラに同期化装置１０３を使用する場合に、グレイコードカウント部１０４を停止させるということを意識することなく、消費電力を低減することができる。
【００１９】
以上、この発明をレーザプリンタコントローラに適用した実施形態について説明したが、この発明はこれに限らず、デジタル複合機，ファクシミリ装置，プリンタ等の他の画像形成装置を含む各種電子装置のコントローラに適用可能である。
【００２０】
【発明の効果】
以上説明してきたように、この発明の同期化装置１０３によれば、サンプリング周波数の倍周波数相当の同期精度を、アナログ的遅延要素を使用することなく実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態であるレーザプリンタコントローラに使用する同期化装置を含む主要部の構成例を示すブロック図である。
【図２】図１に示した同期化装置１０３の動作例を示すタイミング図である。
【図３】図１のデコーダ１０８の出力条件を示す説明図である。
【符号の説明】
１０１：ビデオＤＭＡコントローラ
１０１ａ：ＶＥＮレジスタ １０２：逓倍用ＰＬＬ
１０３：同期化装置 １０４：グレイコードカウント部
１０５：グレイコードカウント値遅延部
１０６：グレイコード・ラッチ部
１０７：基準トリガ発生検出部 １０８：デコーダ
１０９：データ選択部 １１０：データ遅延部
１１１：比較部

Claims (3)

1. 基準トリガ信号に同期させ、データ出力を開始させる動作を所定のクロックを用いて行う同期化装置において、
   グレイコードでカウントするカウント動作を行い、そのカウント値を示す信号を出力するグレイコードカウント手段と、
   該グレイコードカウント手段の出力信号を前記クロックの半クロック分遅延させて出力するグレイコードカウント値遅延手段と、
   前記グレイコードカウント手段および前記グレイコードカウント値遅延手段の各出力信号を前記基準トリガ信号によってラッチして出力するグレイコード・ラッチ手段と、
   外部からのデータを前記クロックの半クロック分遅延させるデータ遅延手段と、
   前記グレイコード・ラッチ手段の各出力信号の組み合わせに基づいて、前記データ遅延手段によって前記クロックの半クロック分遅延された前記データあるいは遅延されていない前記データを選択して出力するデータ選択手段と
   を設けたことを特徴とする同期化装置。
2. 請求項１記載の同期化装置において、
   前記グレイコードカウント手段のカウント動作を停止させるカウント停止手段を設けたことを特徴とする同期化装置。
3. 請求項１記載の同期化装置において、
   前記グレイコードカウント手段のカウント動作又は停止をビデオＤＭＡの制御信号に連動して行わせるカウント制御手段を設けたことを特徴とする同期化装置。

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