JPH0511453B2 - - Google Patents
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- JPH0511453B2 JPH0511453B2 JP60048000A JP4800085A JPH0511453B2 JP H0511453 B2 JPH0511453 B2 JP H0511453B2 JP 60048000 A JP60048000 A JP 60048000A JP 4800085 A JP4800085 A JP 4800085A JP H0511453 B2 JPH0511453 B2 JP H0511453B2
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- control unit
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- 230000006870 function Effects 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】
〔概要〕
蓄積交換方式のデータ交換装置において、ホス
ト制御部とローカル制御部との間に交換単位のデ
ータを一時記憶するバツフアレジスタを設け、そ
れぞれの間において直接記憶アクセスモードによ
るデータ転送を行うことにより、ホスト制御部お
よびローカル制御部の処理能力を向上する。
ト制御部とローカル制御部との間に交換単位のデ
ータを一時記憶するバツフアレジスタを設け、そ
れぞれの間において直接記憶アクセスモードによ
るデータ転送を行うことにより、ホスト制御部お
よびローカル制御部の処理能力を向上する。
本発明は、データ蓄積機能を備え、入回線から
のデータ信号と選択信号とを一たん蓄積し、出回
線を選択したのち、これを他のデータ交換装置等
に送出する例えばパケツト交換方式等のデータ交
換装置に関するものである。
のデータ信号と選択信号とを一たん蓄積し、出回
線を選択したのち、これを他のデータ交換装置等
に送出する例えばパケツト交換方式等のデータ交
換装置に関するものである。
例えばパケツト交換方式は、交換するデータ信
号を一定長の交換単位すなわちパケツト単位に分
割して交換する方式であり、入回線からのデータ
信号と選択信号とを一たん蓄積したのち出回線を
選択し、蓄積したデータ信号と選択信号とを次の
データ交換機（あるいは加入者に直接）に転送す
る装置であり、接続制御・径路選択制御・パケツ
トの順序制御その他各種の処理が行われるが、こ
れらの処理は、接続される全回線に共通の交換制
御を司るホスト制御部と、回線毎の制御の処理を
司る複数のローカル制御部とによつて分担して行
われる。
号を一定長の交換単位すなわちパケツト単位に分
割して交換する方式であり、入回線からのデータ
信号と選択信号とを一たん蓄積したのち出回線を
選択し、蓄積したデータ信号と選択信号とを次の
データ交換機（あるいは加入者に直接）に転送す
る装置であり、接続制御・径路選択制御・パケツ
トの順序制御その他各種の処理が行われるが、こ
れらの処理は、接続される全回線に共通の交換制
御を司るホスト制御部と、回線毎の制御の処理を
司る複数のローカル制御部とによつて分担して行
われる。
また、入回線からのデータ信号はこれに接続さ
れるローカル制御部のローカル記憶装置に蓄積さ
れ、出回線が選択されるとホスト制御部のホスト
記憶装置、および出回線に接続されるローカル制
御部のローカル記憶装置を経て出回線から転送さ
れる。
れるローカル制御部のローカル記憶装置に蓄積さ
れ、出回線が選択されるとホスト制御部のホスト
記憶装置、および出回線に接続されるローカル制
御部のローカル記憶装置を経て出回線から転送さ
れる。
この際、ホスト制御部あるいはローカル制御部
における処理効率がデータの転送のために低下さ
れないことが望ましい。
における処理効率がデータの転送のために低下さ
れないことが望ましい。
第２図はデータ交換装置の従来例の構成を示す
ブロツク図であり、 １はデータ交換装置に接続される全回線に共通
の交換制御を司るホスト制御部、２１，２２……
２ｎは回線３１，３２……３ｎ毎の制御を司るロ
ーカル制御部、４はホスト制御部１に設けられる
主記憶装置（MM）、５１，５２……５ｎは、そ
れぞれローカル制御部２１，２２……２ｎに設け
られるローカル記憶装置（LM）である。
ブロツク図であり、 １はデータ交換装置に接続される全回線に共通
の交換制御を司るホスト制御部、２１，２２……
２ｎは回線３１，３２……３ｎ毎の制御を司るロ
ーカル制御部、４はホスト制御部１に設けられる
主記憶装置（MM）、５１，５２……５ｎは、そ
れぞれローカル制御部２１，２２……２ｎに設け
られるローカル記憶装置（LM）である。
例えば回線３１からのデータ信号（選択信号を
含む）が受信されると、このデータ信号は一たん
ローカル記憶装置５１に蓄積され、ホスト制御部
１において例えば回線３２が出回線として選択さ
れると、ローカル記憶装置５１に蓄積されていた
データ信号は、ホスト記憶装置４を経てローカル
記憶装置５２に転送され、回線３２から相手側の
データ交換装置に送出される。
含む）が受信されると、このデータ信号は一たん
ローカル記憶装置５１に蓄積され、ホスト制御部
１において例えば回線３２が出回線として選択さ
れると、ローカル記憶装置５１に蓄積されていた
データ信号は、ホスト記憶装置４を経てローカル
記憶装置５２に転送され、回線３２から相手側の
データ交換装置に送出される。
上記構成のデータ交換装置においては、例えば
ローカル記憶装置５１からローカル記憶装置５２
にデータ信号を転送するとき、ホスト制御部１お
よびローカル制御部２１，２２が長時間にわたつ
て占有され、その間、径路選択制御・パケツトの
順序制御等の制御のための処理を一時中断しなけ
ればならず、したがつてデータ交換能率が低下さ
れるという問題点がある。
ローカル記憶装置５１からローカル記憶装置５２
にデータ信号を転送するとき、ホスト制御部１お
よびローカル制御部２１，２２が長時間にわたつ
て占有され、その間、径路選択制御・パケツトの
順序制御等の制御のための処理を一時中断しなけ
ればならず、したがつてデータ交換能率が低下さ
れるという問題点がある。
上記問題点は本発明により個々の回線に接続さ
れ、かつローカル記憶装置を有する複数のローカ
ル制御部には共通に主記憶装置を有するホスト制
御部が接続される構成において、ホスト制御部と
複数のローカル制御部との間にはバス制御部を備
え、バス制御部にはバツフアレジスタのほか第一
及び第二直接記憶アクセス制御装置を有し、バツ
フアレジスタは主記憶装置とローカル記憶装置と
の間に接続され、第一直接記憶アクセス制御装置
はホスト制御部より複数の所定ビツト長のデータ
転送の際送出されるデータ転送要求コマンドにも
とずき起動し最初の所定ビツト長を、以後の各所
定ビツト長は第二直接記憶アクセス制御装置より
のデータ転送要求指示によつて、主記憶装置から
バツフアレジスタへの直接記憶アクセスモードに
よる所定ビツト長毎のデータ転送の制御を行な
い、所定ビツト長毎の転送終了の際ホスト制御部
に転送完了通知なすと共に第二直接記憶アクセス
制御装置へデータ転送指示を送出する機能を有
し、第二直接記憶アクセス制御装置は第一直接記
憶アクセス制御装置よりのデータ転送要求指示に
よつて起動し、バツフアレジスタからローカル記
憶装置への直接記憶アクセスモードによる所定ビ
ツト長毎のデータ転送の制御を行ない、所定ビツ
ト長毎の転送終了後はローカル制御部に対して転
送完了通知を出すと共に第一直接記憶アクセス制
御装置に対し、データ転送要求指示を送出する機
能を有することを特徴とするデータ交換装置によ
つて解決する。
れ、かつローカル記憶装置を有する複数のローカ
ル制御部には共通に主記憶装置を有するホスト制
御部が接続される構成において、ホスト制御部と
複数のローカル制御部との間にはバス制御部を備
え、バス制御部にはバツフアレジスタのほか第一
及び第二直接記憶アクセス制御装置を有し、バツ
フアレジスタは主記憶装置とローカル記憶装置と
の間に接続され、第一直接記憶アクセス制御装置
はホスト制御部より複数の所定ビツト長のデータ
転送の際送出されるデータ転送要求コマンドにも
とずき起動し最初の所定ビツト長を、以後の各所
定ビツト長は第二直接記憶アクセス制御装置より
のデータ転送要求指示によつて、主記憶装置から
バツフアレジスタへの直接記憶アクセスモードに
よる所定ビツト長毎のデータ転送の制御を行な
い、所定ビツト長毎の転送終了の際ホスト制御部
に転送完了通知なすと共に第二直接記憶アクセス
制御装置へデータ転送指示を送出する機能を有
し、第二直接記憶アクセス制御装置は第一直接記
憶アクセス制御装置よりのデータ転送要求指示に
よつて起動し、バツフアレジスタからローカル記
憶装置への直接記憶アクセスモードによる所定ビ
ツト長毎のデータ転送の制御を行ない、所定ビツ
ト長毎の転送終了後はローカル制御部に対して転
送完了通知を出すと共に第一直接記憶アクセス制
御装置に対し、データ転送要求指示を送出する機
能を有することを特徴とするデータ交換装置によ
つて解決する。
すなわちホスト制御部とローカル制御部との間
のデータ信号の転送を、第一、第二直接記憶アク
セス制御装置の制御によりバツフアレジスタを介
して直接記憶アクセスモードによつて行うことに
よつて、ホスト制御部あるいはローカル制御部が
データ転送のために占有される時間を短縮し、径
路選択制御・パケツトの順序制御等の制御が中断
さる時間を短縮することによつて、交換処理能力
を向上させることができる。
のデータ信号の転送を、第一、第二直接記憶アク
セス制御装置の制御によりバツフアレジスタを介
して直接記憶アクセスモードによつて行うことに
よつて、ホスト制御部あるいはローカル制御部が
データ転送のために占有される時間を短縮し、径
路選択制御・パケツトの順序制御等の制御が中断
さる時間を短縮することによつて、交換処理能力
を向上させることができる。
〔実施例〕
以下に本発明の要旨を実施例によつて具体的に
説明する。
説明する。
第１図は本発明一実施例の構成を示すブロツク
図であり、第２図従来例と共通する符号の他、 ６はホスト制御部１と複数のローカル制御部２
１，２２……２ｎとの間に設けられデータの送受
信を制御するバス制御部、 ７はバス制御部６に設けられ送受信データを所
定ビツト長（例えば８ビツト）ずつ一時記憶する
バツフアレジスタ（BR）、 ８はホスト制御部１に設けられる主記憶装置４
とバツフアレジスタ７との間の直接記憶アクセス
モードによるデータ転送の制御を行う第一の直接
記憶アクセス制御装置（DMAC）、 ９はローカル制御部２１，２２……２ｎに設け
られるローカル記憶装置５１，５２……５ｎとバ
ツフアレジスタ７との間の直接記憶アクセスモー
ドによるデータ転送の制御を行う第二の直接記憶
アクセス制御装置である。
図であり、第２図従来例と共通する符号の他、 ６はホスト制御部１と複数のローカル制御部２
１，２２……２ｎとの間に設けられデータの送受
信を制御するバス制御部、 ７はバス制御部６に設けられ送受信データを所
定ビツト長（例えば８ビツト）ずつ一時記憶する
バツフアレジスタ（BR）、 ８はホスト制御部１に設けられる主記憶装置４
とバツフアレジスタ７との間の直接記憶アクセス
モードによるデータ転送の制御を行う第一の直接
記憶アクセス制御装置（DMAC）、 ９はローカル制御部２１，２２……２ｎに設け
られるローカル記憶装置５１，５２……５ｎとバ
ツフアレジスタ７との間の直接記憶アクセスモー
ドによるデータ転送の制御を行う第二の直接記憶
アクセス制御装置である。
以上のような構成により、例えば主記憶装置４
からローカル記憶装置５２に対するデータ転送は
次のようにして行われる。
からローカル記憶装置５２に対するデータ転送は
次のようにして行われる。
ホスト制御部１は複数の所定ビツト長（例え
ば１バイト８ビツト）よりなる例えば256バイ
トのデータを送出する場合第一の直接記憶アク
セス制御装置８に対しデータ転送要求コマンド
を出す。
ば１バイト８ビツト）よりなる例えば256バイ
トのデータを送出する場合第一の直接記憶アク
セス制御装置８に対しデータ転送要求コマンド
を出す。
第一の直接記憶アクセス制御装置８の制御に
よつて、ホスト記憶装置４からバツフアレジス
タ７に対し最初の８ビツトのデータが転送され
る。
よつて、ホスト記憶装置４からバツフアレジス
タ７に対し最初の８ビツトのデータが転送され
る。
前記８ビツトのデータ転送が終わると、第一
の直接記憶アクセス制御装置８は、ホスト制御
部１に対し転送完了通知を行い、同時に第二の
直接アクセス制御装置９に対しデータ転送要求
指示を出す。
の直接記憶アクセス制御装置８は、ホスト制御
部１に対し転送完了通知を行い、同時に第二の
直接アクセス制御装置９に対しデータ転送要求
指示を出す。
データ転送要求指示によつて第二の直接記憶
アクセス制御装置９の制御によつて、バツフア
レジスタ７からローカル記憶装置５２に対し８
ビツトのデータが転送される。
アクセス制御装置９の制御によつて、バツフア
レジスタ７からローカル記憶装置５２に対し８
ビツトのデータが転送される。
前記８ビツトのデータ転送が終わると、第二
の直接記憶アクセス制御装置９は、ローカル制
御部５２に対し転送完了通知を行い、同時に第
一の直接記憶アクセス制御装置８に対しデータ
転送要求指示を出す。
の直接記憶アクセス制御装置９は、ローカル制
御部５２に対し転送完了通知を行い、同時に第
一の直接記憶アクセス制御装置８に対しデータ
転送要求指示を出す。
これによつて第一の直接記憶アクセス制御装
置８は主記憶装置４からバツフアレジスタ７へ
次の８ビツトのデータ転送を行ない、この８ビ
ツトのデータ転送が終るとホスト制御部へ転送
完了通知を行ない、同時に第二直接記憶アクセ
ス制御装置に対しデータ転送要求指示を示す。
置８は主記憶装置４からバツフアレジスタ７へ
次の８ビツトのデータ転送を行ない、この８ビ
ツトのデータ転送が終るとホスト制御部へ転送
完了通知を行ない、同時に第二直接記憶アクセ
ス制御装置に対しデータ転送要求指示を示す。
このように第２の所定ビツト長以後のデータ転
送は第一、第二直接記憶アクセス制御装置の制御
によつて、ホスト記憶装置４に記憶される例えば
256バイトのデータは、バツフアレジスタ７を経
て、８ビツトずつローカル記憶装置５２に対して
転送される。
送は第一、第二直接記憶アクセス制御装置の制御
によつて、ホスト記憶装置４に記憶される例えば
256バイトのデータは、バツフアレジスタ７を経
て、８ビツトずつローカル記憶装置５２に対して
転送される。
一方ローカル記憶装置から主記憶装置に対する
データ転送は例えば256バイトのデータを送出す
る場合ローカル制御部よりのデータ転送要求コマ
ンドによつて第二直接記憶アクセス制御装置がロ
ーカル記憶装置よりバツフアレジスタへ最初の８
ビツトのデータを転送し、そのビツトの転送終了
によつてローカル制御部に対し転送完了通知をな
し、同時に第一直接記憶アクセス制御装置に対し
データ転送要求指示を出し、この指示にもとずい
て第一直接記憶アクセス制御装置はバツフアレジ
スタから主記憶装置へ最初の８ビツトのデータ転
送を行ない、そのビツトの転送が終了するとホス
ト制御部に対し転送完了通知をなすと共に第二直
接記憶アクセス制御装置にデータ転送要求指示を
出す様にしており、これによつてローカル記憶装
置から主記憶装置への256バイトの１バイト８ビ
ツト毎のデータ転送が行なわれる。
データ転送は例えば256バイトのデータを送出す
る場合ローカル制御部よりのデータ転送要求コマ
ンドによつて第二直接記憶アクセス制御装置がロ
ーカル記憶装置よりバツフアレジスタへ最初の８
ビツトのデータを転送し、そのビツトの転送終了
によつてローカル制御部に対し転送完了通知をな
し、同時に第一直接記憶アクセス制御装置に対し
データ転送要求指示を出し、この指示にもとずい
て第一直接記憶アクセス制御装置はバツフアレジ
スタから主記憶装置へ最初の８ビツトのデータ転
送を行ない、そのビツトの転送が終了するとホス
ト制御部に対し転送完了通知をなすと共に第二直
接記憶アクセス制御装置にデータ転送要求指示を
出す様にしており、これによつてローカル記憶装
置から主記憶装置への256バイトの１バイト８ビ
ツト毎のデータ転送が行なわれる。
ホスト制御部１の内部バスがデータ転送のため
に占有される時間は、バツフアレジスタ７へのデ
ータ転送の間のみであり、同じくローカル制御部
２２の内部バスがデータ転送の為に占有される時
間は、バツフアレジスタ７からのデータ転送の間
のみである。
に占有される時間は、バツフアレジスタ７へのデ
ータ転送の間のみであり、同じくローカル制御部
２２の内部バスがデータ転送の為に占有される時
間は、バツフアレジスタ７からのデータ転送の間
のみである。
従つてホスト制御部１およびローカル制御部２
１，２２……２ｎがデータ転送のために占有され
る時間を短縮することができる。
１，２２……２ｎがデータ転送のために占有され
る時間を短縮することができる。
以上説明したように、本発明によればホスト制
御部あるいはローカル制御部がデータ転送のため
に占有される時間を短縮できるので、交換処理能
力を向上できるという効果が得られる。
御部あるいはローカル制御部がデータ転送のため
に占有される時間を短縮できるので、交換処理能
力を向上できるという効果が得られる。
第１図は本発明一実施例のブロツク図、第２図
は従来例のブロツク図である。 図中、１はホスト制御部、２１〜２ｎはローカ
ル制御部、４は主記憶装置、５１〜５ｎはローカ
ル記憶装置、７はバツフアレジスタ、８は第一の
直接記憶アクセス制御装置、９は第二の直接記憶
アクセス制御装置である。
は従来例のブロツク図である。 図中、１はホスト制御部、２１〜２ｎはローカ
ル制御部、４は主記憶装置、５１〜５ｎはローカ
ル記憶装置、７はバツフアレジスタ、８は第一の
直接記憶アクセス制御装置、９は第二の直接記憶
アクセス制御装置である。
Claims (1)
- １ 個々の回線に接続され、かつローカル記憶装
置を有する複数のローカル制御部には共通に主記
憶装置を有するホスト制御部が接続される構成に
おいて、ホスト制御部と複数のローカル制御部と
の間にはバス制御部を備え、バス制御部にはバツ
フアレジスタのほか第一及び第二直接記憶アクセ
ス制御装置を有し、バツフアレジスタは主記憶装
置とローカル記憶装置との間に接続され、第一直
接記憶アクセス制御装置はホスト制御部より複数
の所定ビツト長のデータ転送の際送出されるデー
タ転送要求コマンドにもとずき起動し最初の所定
ビツト長を、以後の各所定ビツト長は第二直接記
憶アクセス制御装置よりのデータ転送要求指示に
よつて、主記憶装置からバツフアレジスタへの直
接記憶アクセスモードによる所定ビツト長毎のデ
ータ転送の制御を行ない、所定ビツト長毎の転送
終了の際ホスト制御部に転送完了通知なすと共に
第二直接記憶アクセス制御装置へデータ転送要求
指示を送出する機能を有し、第二直接記憶アクセ
ス制御装置は第一直接記憶アクセス制御装置より
のデータ転送要求指示によつて起動し、バツフア
レジスタからローカル記憶装置への直接記憶アク
セスモードによる所定ビツト長毎のデータ転送の
制御を行ない、所定ビツト長毎の転送終了後はロ
ーカル制御部に対し転送完了通知を出すと共に第
一直接記憶アクセス制御装置に対し、データ転送
要求指示を送出する機能を有することを特徴とす
るデータ交換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048000A JPS61206346A (ja) | 1985-03-11 | 1985-03-11 | デ−タ交換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048000A JPS61206346A (ja) | 1985-03-11 | 1985-03-11 | デ−タ交換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61206346A JPS61206346A (ja) | 1986-09-12 |
| JPH0511453B2 true JPH0511453B2 (ja) | 1993-02-15 |
Family
ID=12791043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048000A Granted JPS61206346A (ja) | 1985-03-11 | 1985-03-11 | デ−タ交換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206346A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204752A (ja) * | 1990-01-05 | 1991-09-06 | Fuji Electric Co Ltd | Ｄｍａ転送装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110125A (en) * | 1980-02-06 | 1981-09-01 | Toshiba Corp | Data processing device |
| JPS57192151A (en) * | 1981-05-21 | 1982-11-26 | Fujitsu Ltd | Communicating system for packet signal |
-
1985
- 1985-03-11 JP JP60048000A patent/JPS61206346A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110125A (en) * | 1980-02-06 | 1981-09-01 | Toshiba Corp | Data processing device |
| JPS57192151A (en) * | 1981-05-21 | 1982-11-26 | Fujitsu Ltd | Communicating system for packet signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61206346A (ja) | 1986-09-12 |
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