JPS61206346A - デ−タ交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 蓄積交換方式のデータ交換装置において、ホスト制御部
とローカル制御部との間に交換単位のデータを一時記憶
するバッファレジスタを設け、それぞれの間において直
接記憶アクセスモードによるデータ転送を行うことによ
り、ホスト制御部およびローカル制御部の処理能力を向
上する。

〔産業上の利用分野〕

本発明は、データ蓄積機能を備え９人回線からのデータ
信号と選択信号とを−たん蓄積し、出回線を選択したの
ち、これを他のデータ交換装置等に送出する例えばパケ
ット交換方式等のデータ交換装置に関するものである。

例えばパケット交換方式は、交換するデータ信号を一定
長の交換単位すなわちパケット単位に分割して交換する
方式であり１人回線からのデータ信号と選択信号とを−
たん蓄積したのち出回線を選択し、蓄積したデータ信号
゛と選択信号とを次のデータ交換機（あるいは加入者に
直接）転送する装置であり、接続制御・径路選択制御・
パケットの順序制御その他各種の処理が行われるが、こ
れらの処理は、接続される全回線に共通の交換制御を司
るホスト制御部と１回線毎の制御の処理を司る複数のロ
ーカル制御部とによって分担して行われる。

また１人回線からのデータ信号はこれに接続されるロー
カル制御部のローカル記憶装置に蓄積さされ、出回線が
選択されるとホスト制御部のホスト記憶装置、および出
回線に接続されるローカル制御部のローカル記憶装置を
経て出回線から転送される。

この際、ホスト制御部あるいはローカル制御部における
処理効率がデータの転送のために低下されないことが望
ましい。

〔従来の技術〕

第２図はデータ交換装置の従来例の構成を示すブロック
図であり。

１はデータ交換装置に接続される全回線に共通の交換制
御を司るホスト制御部、２１・２２・・・２ｎは回線３
１・３２・・・３ｎ毎の制御を司るローカル制御部、４
はホスト制御部１に設けられる主記憶装置（ＭＭ）、　
５１・５２・・・５ｎは、それぞれローカル制御部２１
・２２・・・２ｎに設けられるローカル記憶装置（ＬＭ
）である。

例えば回線３１からのデータ信号（選択信号を含む）が
受信されると、このデータ信号は−たんローカル記憶装
置５１に蓄積され、ホスト制御部１において例えば回線
３２が出回線として選択されると。

ローカル記憶装置５１に蓄積されていたデータ信号は、
ホスト記憶装置４を経てローカル記憶装置５２に転送さ
れ１回線３２から相手側のデータ交換装置に送出される
。

〔発明が解決しようとする問題点〕

上記構成のデータ交換装置においては１例えばローカル
記憶装置５１からローカル記憶装置５２にデータ信号を
転送するとき、ホスト制御部１およびローカル制御部２
１・２２が長時間にわたって占有され、その間、径路選
択制御・パケットの順序制御等の制御のための処理を一
時中断しなければならず、したがってデー交換能率が低
下されるという問題点がある。

〔問題点を解決するための手段〕

本発明になるデータ交換装置は、ホスト制御部と複数の
ローカル制御部との間に、送受信データを一時記憶する
バッファレジスタと、ホスト制御部に設けられる主記憶
装置とバッファレジスタとの間の直接記憶アクセスモー
ドによるデータ転送の制御を行う第一の直接記憶アクセ
ス制御装置と。

ローカル制御部に設けられるローカル記憶装置とバッフ
ァレジスタとの間の直接記憶アクセスモードによるデー
タ転送の制御を行う第二の直接記憶アクセス制御装置と
を設けることによって、前記問題点の解消を図ったもの
である゛。

〔作用〕

すなわちホスト制御部とローカル制御部との間のデータ
信号の転送を、バッファレジスタを介し直接記憶アクセ
スモードによって行うことによって、ホスト制御部ある
いはローカル制御部がデータ転送のために占有される時
間を短縮し、径路選択制御・パケットの順序制御等の制
御が中断さる時間を短縮することによって、交換処理能
力を向上させることができる。

〔実施例〕

以下に本発明の要旨を実施例によって具体的に説明する
。

第１図は本発明一実施例の構成を示すブロック図であり
、第２図従来例と共通する符号の他。

６はホスト制御部１と複数のローカル制御部２１・２２
・・・２ｎとの間に設けられデータの送受信を制御する
バス制御部。

７はバス制御部６に設けられ送受信データを所定ビット
長（例えば８ビツト）ずつ一時記憶するバッファレジス
タ（ＢＲ）　。

８はホスト制御部１に設けられる主記憶装置４とバッフ
ァレジスタ７との間の直接記憶アクセスモードによるデ
ータ転送の制御を行う第一の直接記憶アクセス制御装置
（ＤＭＡＣ）　。

９はローカル制御部２１・２２・・・２ｎに設けられる
ローカル記憶装置５１・５２・・・５ｎとバッファレジ
スタ７との間の直接記憶アクセスモードによるデータ転
送の制御を行う第二の直接記憶アクセス制御装置である
。

以上のような構成により１例えばホスト記憶装置４から
ローカル記憶装置５２に対するデータ転送は次のように
して行われる。

■ホスト制御部ｌは第一の直接記憶アクセス制御装置８
に対しデータ転送要求指示を出す。

■第一の直接記憶アクセス制御装置８の制御によって、
ホスト記憶装置４からバッファレジスタ７に対し８ビツ
トのデータが転送される。

■前記８ビットのデータ転送が終わると、第一の直接記
憶アクセス制御装置８は、ホスト制御部１に対し転送完
了報告を行い、同時に転送完了報告を第二の直接アクセ
ス制御装置９に対するデータ転送要求支持として出す。

■第二の直接記憶アクセス制御装置９の制御によって、
バッファレジスタ７からローカル記憶装置５２に対し８
ビツトのデータが転送される。

■前記８ビットのデータ転送が終わると、第二の直接記
憶アクセス制御装置９は、ローカル制御部５２に対し転
送完了報告を行い、同時に転送完了報告を第一の直接記
憶アクセス制御装置８に対するデータ転送要求支持とし
て出す。

以下同様にして、ホスト記憶装置４に記憶される例えば
２５６バイトのデータは、バッファレジスタ７を経て、
８ビツトずつローカル記憶装置５２に対して転送される
。

ホスト制御部１の内部バスがデータ転送のために占有さ
れる時間は、バッファレジスタ７へのデータ転送の間の
みであり、同じくローカル制御部２２の内部バスがデー
タ転送の為に占有される時間は、バッファレジスタ７か
らのデータ転送の間のみである。

従ってホスト制御部１およびローカル制御部２１・２２
・・・２ｎがデータ転送のために占有される時間を短縮
することができる。

〔発明の効果〕

以上説明したように２本発明によればホスト制御部ある
いはローカル制御部がデータ転送のために占有される時
間を短縮できるので、交換処理能力を向上できるという
効果が得られる。

【図面の簡単な説明】

第１図は本発明一実施例のブロック図。 第２図は従来例のブロック図である。 図中。 １はホスト制御部。 ２１〜２ｎはローカル制御部。 ４はホスト記憶装置。 ５１〜５ｎはローカル記憶装置。 ７はバッファレジスタ。 ８は第一の直接記憶アクセス制御装置。 ９は第二の直接記憶アクセス制御装置である。

Claims (1)

1. 【特許請求の範囲】 接続される全回線に共通の交換制御を司るホスト制御部
   （１）と、 回線毎に設けられ各回線毎の制御を司るローカル制御部
   （２１〜２ｎ）と、 ホスト制御部（１）と複数のローカル制御部（２１〜２
   ｎ）との間に設けられ送受信データを一時記憶するバッ
   ファレジスタ（７）と、 ホスト制御部（１）に設けられる主記憶装置（４）とバ
   ッファレジスタ（７）との間の直接記憶アクセスモード
   によるデータ転送の制御を行う第一の直接記憶アクセス
   制御装置（８）と、 ローカル制御部（２１〜２ｎ）に設けられる各ローカル
   記憶装置（５１〜５ｎ）とバッファレジスタ（７）との
   間の直接記憶アクセスモードによるデータ転送の制御を
   行う第二の直接記憶アクセス制御装置（９）とを備える
   ことを特徴とするデータ交換装置。